KR930017025A - 멀티시리얼 액세스 메모리 - Google Patents

멀티시리얼 액세스 메모리 Download PDF

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KR930017025A
KR930017025A KR1019930001341A KR930001341A KR930017025A KR 930017025 A KR930017025 A KR 930017025A KR 1019930001341 A KR1019930001341 A KR 1019930001341A KR 930001341 A KR930001341 A KR 930001341A KR 930017025 A KR930017025 A KR 930017025A
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아쓰시 다까스기
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고스기 노부미쓰
오끼덴끼고오교 가부시끼가이샤
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Abstract

간단한 회로구성이며, 용이한 콘트롤에 의해 복잡한 시리얼 액세스 콘트롤 동작을 고속으로 실현한다. 복수개의 메모리 셀 어레이(141,142) 사이를 데이타 레지스터 메모리 셀 어레이 접속수단(134)으로 접속하고, 그 접속수단(134)을 사용하여 메모리 데이타를 전송하기 위한 어드레스를 어드레스 수단에 의해서 콘트롤 한다. 이것에 의해 메모리 셀 어레이(141,142)에 축적된 메모리 데이타를 고속으로 메모리 소자 내부에서 전송할 수 있다.

Description

멀티시리얼 액세스 메모리
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1의 실시예를 나타내는 멀티시리얼 액세스 메모리의 구성 블록도이다. 제3도는 제2도의 주요부분의 회로도이다. 제6도는 제1도의 주요부분의 회로도이다.

Claims (41)

  1. 데이터 격납용의 메모리 셀 어레이, 이 메모리 셀 어레이에 대한 전송 데이터의 일시 기억수단, 및 이 전송데이터의 출력을 행하는 출력수단을 각각 갖고 시리얼로 데이터의 입출력을 행하는 복수개의 시리얼 액세스 메모리와, 상기 각 시리얼 액세스 메모리 사이의 메모리 데이터의 전송을 행하는 전송수단과, 상기 전송수단을 사용하여 상기 메모리 데이터를 전송하기 위한 어드레스를 콘트롤하는 어드레스 수단과를, 동일 칩상에 형성한 것을 특징으로 하는 멀티시리얼 액세스 메모리.
  2. 동일 칩상에 병렬로 형성되고, 시리얼로 데이터의 입출력을 하는 복수(N)개의 시리얼 액세스 메모리와, 상기 제k번째(단 k=1∼N-1)의 시리얼 액세스 메모리의 시리얼 리이드를 위한 데이터 전송시에, 그 전송 데이터를 상기 제k+1번째의 시리얼 액세스 메모리로 라이트 전송하는 전송수단과, 상기 각 시리얼 액세스 메모리를 상호의 전송 콘트롤 이외에 독립으로 콘트롤하는 분할 메모리 콘트롤수단과, 상기 제1번째의 시리얼 액세스 메모리의 라이트 전송용 X 어드레스 발생 수단을 이니셜 세트 어드레스 카운터로 하고, 그 이니셜 세트 어드레스 카운터의 콘트롤 클록을 Y 어드레스 발생 수단인 리세트 부착 어드레스 카운터의 리세트 신호로 한 시리얼 라이트 어드레스 카운터 수단과, 상기 제k번째의 시리얼 액세스 메모리의 리이드 전송용 X어드레스 발생 수단과 제k+1번째의 시리얼 액세스 메모리의 라이트 전송용의 X어드레스 발생수단을 이니셜 세트 어드레스 카운터로 하고 그 k번째의 리이드 전송용 이니셜 세트 어드레스 카운터의 콘트롤 클록을 제k번째의 시리얼 액세스 메모리의 Y어드레스 발생수단인 리세트 부착 어드레스 카운터의 리세트 신호로 하고 k+1번째의 라이트 전송용 X 어드레스 발생 수단인 이니셜 세트 어드레스 카운터의 콘트롤 클록으로 한 시리얼 리이드.라이트 어드레스 카운터 수단과, 상기 제N번째의 시리얼 액세스 메모리의 리이드 전송용 X어드레스 발생 수단을 이니셜 세트 어드레스 카운터로 하고, 그 N번째의 리이드 전송용 이니셜 세트 어드레스 카운터의 콘트롤 클록을 제N번째의 시리얼 액세스 메모리의 Y 어드레스 발생수단인 리세트 부착 어드레스 카운터의 리세트 신호로 한 시리얼 리이드 어드레스 카운터 수단과를, 갖춘 것을 특징으로 하는 멀티시리얼 액세스 메모리.
  3. 동일 칩상에 병렬로 형성되고, 시리얼로 데이터의 입출력을 하는 복수(N)개의 시리얼 액세스 메모리와, 상기 제k번째(단 k=1∼N-1)의 시리얼 액세스 메모리의 시리얼 리이드를 위한 데이터 전송시에, 그 전송 데이터를 상기 제k+1번째의 시리얼 액세스 메모리로 라이트 전송하는 전송수단과, 상기 각 시리얼 액세스 메모리를 상호의 전송 콘트롤 이외에 독립으로 콘트롤하는 분할 메모리 콘트롤 수단과, 상기 제1번째의 시리얼 액세스 메모리의 라이트 전송용 X 어드레스 발생 수단을 이니셜 세트 어드레스 카운터로 하고, 그 이니셜 세트 어드레스 카운터의 콘트롤 클록을 Y 어드레스 발생 수단인 리세트 부착 어드레스 카운터의 리세트 신호로 한 시리얼 라이트 어드레스 카운터 수단과, 상기 제K번째의 시리얼 액세스 메모리의 리이드 전송용 X어드레스 발생 수단을 이니셜 세트 어드레스 카운터로 하고, 제k+1번째의 시리얼 액세스 메모리의 라이트 전송용의 X 어드레스 발생수단을 상기 제k번째의 시리얼 액세스 메모리의 리이드 전송용 X어드레스 발생수단의 이니셜 세트용 신호를 리세트 신호로서 사용하는 리세트 부착 어드레스 카운터로 하고, 그 k번째의 리이드 전송용 이니셜 세트 어드레스 카운터의 콘트롤 클록을 제k번째의 시리얼 액세스 메모리의 Y어드레스 발생 수단인 리세트 부착 어드레스 카운터의 리세트 신호로 한 시리얼 리이드 라이트 어드레스 카운터 수단과, 상기 제N번째의 시리얼 액세스 메모리의 리이드 전송용 X어드레스 발생 수단을 이니셜 세트 어드레스 카운터하고, 그N번째의 리이드 전송용 이니셜 세트 어드레스 카운터의 콘트롤 클록을 제N번째의 시리얼 액세스 메모리의 Y어드레스 발생수단인 리세트 부착 어드레스 카운터의 리세트 신호로 한 시리얼 리이드 어드레스 카운터 수단과를, 갖춘것을 특징으로 하는 멀티시리얼 액세스 메모리.
  4. 동일 칩상에 병렬로 형성되고, 시리얼로 데이터의 입출력을 하는 복수 (N)개의 시리얼 액세스 메모리와, 상기 제K번째(단 k=1∼N-1)의 시리얼 액세스 메모리의 시리얼 리이드를 위한 데이터 전송시에, 그 전송 데이터를 상기 제k+1번째의 시리얼 액세스 메모리로 라이트 전송하는 전송수단과, 상기 각 시리얼 액세스 메모리를 상호의 전송 콘트롤 이외에 독립으로 콘트롤하는 분할 메모리 콘트롤 수단과, 상기 제1번째의 시리얼 액세스 메모리의 라이트 전송용 X 어드레스 발생 수단을 이니셜 세트 어드레스 카운터로 하고, 그 이니셜 세트 어드레스 카운터의 콘트롤 클록을 Y 어드레스 발생 수단인 리세트 부착 어드레스 카운터의 리세트 신호로 한 시리얼 라이트 어드레스 카운터 수단과, 상기 제k번째의 시리얼 액세스 메모리의 리이드 전송용 X어드레스 발생수단과, 제k+1번째의 시리얼 액세스 메모리의 라이트 전송용의 X어드레스 발생 수단을 각각 공통 리세트 신호에 의하여 리세트 되는 리세트 부착 어드레스 카운터로 하고, 그 K번째의 리이드 전송용 리세트 부착 어드레스 카운터의 콘트롤 클록을 제k번째의 시리얼 액세스 메모리의 Y어드레스 발생 수단인 리세트 부착 어드레스 카운터의 리세트 신호로한 시리얼 리이드.라이트 어드레스 카운트 수단과, 상기 제N번째의 시리얼 액세스 메모리의 리이드 전송용 X어드레스 발생 수단을 이니셜 세트 어드레스 카운터로 하고, 그N번째의 리이드 전송용 이니셜 세트 어드레스 카운터의 콘트롤 클록을 제N번째의 시리얼 액세스 메모리의 Y어드레스 발생수단인 리세트 부착 어드레스 카운터의 리세트 신호로 한 시리얼 리이드 어드레스 카운터 수단과를, 갖춘 것을 특징으로 하는 멀티시리얼 액세스 메모리.
  5. 동일 칩상에 병렬로 형성되고, 시리얼로 데이터의 입출력을 하는 복수(N)개의 시리얼 액세스 메모리와, 상기 제K번째(단 K=1∼N-1)의 시리얼 액세스 메모리의 시리얼 리이드를 위한 데이터 전송시에, 그 전송 데이터를 상기 제K+1번째의 시리얼 액세스 메모리로 라이트 전송하는 전송수단과, 상기 각 시리얼 액세스 메모리를 상호의 전송 콘트롤 이외에 독립으로 콘트롤하는 분할 메모리 콘트롤 수단과, 상기 제1번째의 시리얼 액세스 메모리의 라이트 전송용 X어드레스 발생 수단을 리세트 신호에 의하여 리세트되는 리세트 부착 어드레스 카운터로 하고, 그 리세트 부착 어드레스 카운터의 콘트롤 클록을 제1번째의 시리얼 액세스 메모리의 Y어드레스 발생수단인 리세트 부착 어드레스 카운터의 리세트 신호로한 시리얼 라이트 어드레스 카운터 수단과, 상기 제1번째의 시리얼 액세스 메모리의 라이트 전송용 X어드레스 발생 수단과, 제K+1번째의 시리얼 액세스 메모리의 라이트 전송용의 X 어드레스 발생 수단을 각각 공통 리세트 신호에 의하여 리세트 되는 리세트 부착 어드레스 카운터로 하고, 그 k번째의 리이드 전송용 리세트 부착 어드레스 카운터의 콘트롤 클록을 제K번째의 시리얼 액세스 메모리의 Y어드레스 발생 수단인 리세트 부착 어드레스 카운터의 리세트 신호로 한 시리얼 리이드. 라이트 어드레스 카운트 수단과, 상기 제N번째의 시리얼 액세스 메모리의 리이드 전송용 X 어드레스 발생 수단을 이니셜 세트 어드레스 카운터로 하고, 그 N번째의 리이드 전송용 이니셜 세트 어드레스 카운터의 콘트롤 클록을 제N번째의 시리얼 액세스 메모리의 Y어드레스 발생수단인 리세트 부착 어드레스 카운터의 리세트 신호로 한 시리얼 리이드 어드레스 카운터 수단과를, 갖춘 것을 특징으로 하는 멀티시리얼 액세스 메모리.
  6. 동일 칩상에 병렬로 형성되고, 시리얼로 데이터의 입출력을 하는 복수(N)개의 시리얼 액세스 메모리와, 상기 제K번째(단 K=1∼N-1)의 시리얼 액세스 메모리의 시리얼 리이드를 위한 데이터 전송시에, 그 전송 데이터를 상기 제K+1번째의 시리얼 액세스 메모리로 라이트 전송하는 전송수단과, 상기 각 시리얼 액세스 메모리를 상호의 전송 콘트롤 이외에 독립으로 콘트롤하는 분할 메모리 콘트롤 수단과, 상기 제1번째의 시리얼 액세스 메모리의 라이트 전송용 X어드레스 발생 수단을 이니셜 세트 어드레스 카운터로 하고, 그 이니셜 세트 어드레스 카운터의 콘트롤 클록을 Y어드레스 발생수단인 리세트 부착 어드레스 카운터의 리세트 신호로 한 시리얼 라이트 어드레스 카운터 수단과, 상기 제K번째의 시리얼 액세스 메모리의 리이드 전송용 X 어드레스 발생 수단과, 제K+1번째의 시리얼 액세스 메모리의 라이트 전송용의 X어드레스 발생수단을 이니셜 세트 어드레스 카운터로 하고, 그 k번째의 리이드 전송용 이니셜 세트 어드레스 카운터 콘트롤 클록을 제1번째의 시리얼 액세스 메모리의 라이트용 Y 어드레스 이외의 Y어드레스 발생을 위한 단일로 존재하는 공통 Y어드레스 발생수단인 리세트 부착 어드레스 카운터의 리세트 신호로 하고, K+1번째의 라이트 전송용X어드레스 발생수단인 이니셜 세트 어드레스 카운터의 콘트롤 클럭으로한 시리얼 리이드.라이트 어드레스 카운터 수단과, 상기 제K번째의 시리얼 액세스 메모리의 리이드 전송용 X어드레스 발생수단을 이니셜 세트 어드레스 카운터로 한 시리얼 리이드 어드레스 카운터 수단과를, 갖춘 것을 특징으로 하는 멀티시리얼 액세스 메모리.
  7. 동일 칩상에 병렬로 형성되고, 시리얼로 데이터의 입출력을 하는 복수(N)개의 시리얼 액세스 메모리와, 상기 제K번째(단 k=1∼N-1)의 시리얼 액세스 메모리의 시리얼 리이드를 위한 데이터 전송시에, 그 전송 데이터를 상기 제k+1번째의 시리얼 액세스 메모리로 라이트 전송하는 전송수단과, 상기 각 시리얼 액세스 메모리를 상호의 전송 콘트롤 이외에 독립으로 콘트롤하는 분할 메모리 콘트롤 수단과, 상기 제1번째의 시리얼 액세스 메모리의 라이트 전송용 X어드레스 발생 수단을 이니셜 세트 어드레스 카운터로 하고, 그 이니셜 세트 어드레스 카운터의 콘트롤 클록을 Y 어드레스 발생 수단인 리세트 부착 어드레스 카운터의 리세트 신호로 한 시리얼 라이트 어드레스 카운터 수단과, 상기 제K번째의 시리얼 액세스 메모리의 리이드 전송용 X어드레스 발생 수단을 이니셜 세트 어드레스 카운터로 하고 제K+1번째의 시리얼 액세스 메모리의 라이트 전송용 X어드레스 발생수단을 상기 제k번째의 시리얼 액세스 메모리의 리이드 전송용 X어드레스 발생수단의 이니셜 세트용 신호를 리세트 신호로서 사용하는 리세트 부착 어드레스 카운터로 하고, 그 k번째의 리이드 전송용 이니셜 세트 어드레스 카운터의 콘트롤 클록을 제 K번째의 시리얼 액세스 메모리의 라이트용 Y어드레스 이외의 Y어드레스 발생을 위한 단일로 존재하는 공통 Y어드레스 발생수단인 리세트 부착 어드레스 카운터의 리세트 신호로한 시리얼 리이드. 라이트 어드레스 카운트 수단과, 상기 제N번째의 시리얼 액세스 메모리의 리이드 전송용 X어드레스 발생수단을 이니셜 세트 어드레스 카운터로 한 시리얼 리이드 어드레스 카운터 수단과를, 갖춘 것을 특징으로 하는 멀티 시리얼 액세스 메모리.
  8. 동일 칩상에 병렬로 형성되고, 시리얼로 데이터의 입출력을 하는 복수(N)개의 시리얼 액세스 메모리와, 상기 제k번째 (단 k=1∼N-1)의 시리얼 액세스 메모리의 시리얼 리이드를 위한 데이터 전송시에, 그 전송 데이터를 상기 제k+1번째의 시리얼 액세스 메모리로 라이트 전송하는 전송수단과, 상기 각 시리얼 액세스 메모리를 상호의 전송 콘트롤 이외에 독립으로 콘트롤하는 분할 메모리 콘트롤 수단과, 상기 제1번째의 시리얼 액세스 메모리의 라이트 전송용 X 어드레스 발생 수단을 이니셜 세트 어드레스 카운터로 하고, 그 이니셜 세트 어드레스카운터의 콘트롤 클록을 Y 어드레스 발생 수단인 리세트 부착 어드레스 카운터의 리세트 신호로 한 시리얼 라이트 어드레스 카운터 수단과, 상기 제k번째의 시리얼 액세스 메모리의 리이드 전송용 X어드레스 발생 수단과, 제k+1번째의 시리얼 액세스 메모리의 라이트 전송용의 X 어드레스 발생수단을 각각 공통 리세트 신호에 의하여 리세트되는 리세트 부착 어드레스 카운터로 하고, 그 k번째의 리이드 전송용 리세트 부착 어드레스 카운터의 콘트롤 클록을 제1번째의 시리얼 액세스 메모리의 라이트용 Y어드레스 이외의 Y어드레스 발생을 위한 단일로 존재하는 공통 Y 어드레스 발생수단인 리세트 부착 어드레스 카운터의 리세트 신호로 한 시리얼 리이드. 라이트 어드레스 카운터 수단과, 상기 제N번째의 시리얼 액세스 메모리의 리이드 전송용 X어드레스 발생수단을 이니셜 세트 어드레스 카운터로 한 시리얼 라이드 어드레스 카운터 수단과를, 갖춘 것을 특징으로 하는 멀티시리얼 액세스 메모리.
  9. 동일 칩상에 병렬로 형성되고, 시리얼로 데이터의 입출력을 하는 복수(N)개의 시리얼 액세스 메모리와, 상기 제k번째(단 k=1∼N-1)의 시리얼 액세스 메모리의 시리얼 리이드를 위한 데이터 전송시에, 그 전송 데이터를 상기 제k+1번째의 시리얼 액세스 메모리로 라이트 전송하는 전송수단과, 상기 각 시리얼 액세스 메모리를 상호의 전송 콘트롤 이외에 독립으로 콘트롤하는 분할 메모리 콘트롤 수단과, 상기 제1번째의 시리얼 액세스 메모리의 라이트 전송용 X어드레스 발생 수단을 리세트 신호에 의하여 리세트 되는 리세트 부착 어드레스 카운터로하고, 그 리세트 부착 어드레스 카운터의 콘트롤 클록을 제1번째의 시리얼 액세스 메모리의 Y어드레스 발생수단인 리세트 부착 어드레스 카운터의 리세트 신호로한 시리얼 라이트 어드레스 카운터 수단과, 상기 제k번째의 시리얼 액세스 메모리의 리이드 전송용 X 어드레스 발생수단과, 제k+1번째의 시리얼 액세스 메모리의 라이트 전송용의 X 어드레스 발생 수단을 각각 공통 리세트 신호에 의하여 리세트 되는 리세트 부착 어드레스 카운터로 하고, 제1번째의 리이드 전송용 리세트 부착 어드레스 카운터의 콘트롤 클록을 제1번째의 시리얼 액세스 메모리의 라이트용 Y어드레스 이외의 Y어드레스 발생을 위한 단일로 존재하는 공통 Y어드레스 발생 수단인 리세트 부착 어드레스 카운터의 리세트 신호로 한 시리얼 리이드. 라이트 어드레스 카운터 수단과, 상기 제N번째의 시리얼 액세스 메모리의 리이드 전송용 X 어드레스 발생수단을 이니셜 세트 어드레스 카운터로 한 시리얼 리이드 어드레스 카운터 수단과를, 갖춘 것을 특징으로 하는 멀티 시리얼 액세스 메모리.
  10. 동일 칩상에 병렬로 형성되고, 시리얼로 데이터의 입출력을 하는 복수(N)개의 시리얼 액세스 메모리와, 상기 제k번째(단 k=1∼N-1)의 시리얼 액세스 메모리의 시리얼 리이드를 위한 데이터 전송시에, 그 전송 데이터를 상기 제k+1번째의 시리얼 액세스 메모리로 라이트 전송하는 전송수단과, 상기 각 시리얼 액세스 메모리를 상호의 전송 콘트롤 이외에 독립으로 콘트롤하는 분할 메모리 콘트롤 수단과, 상기 제1번째의 시리얼 액세스 메모리의 라이트 전송용 X 어드레스 발생수단을 이니셜 세트 어드레스 카운터로 하고, 그 이니셜 세트 어드레스 카운터의 콘트롤 클록을 Y 어드레스 발생 수단인 리세트 부착 어드레스 카운터의 리세트 신호로 한 시리얼 라이트 어드레스 카운터 수단과, 상기 모든 시리얼 액세스 메모리의 리이드 전송용 X 어드레스 발생수단을 단일의 공통 이니셜 세트 어드레스 카운터로 하고, 제k+1번째의 시리얼 액세스 메모리의 라이트 전송용의 X 어드레스 발생수단을 이니셜 세트 어드레스 카운터로 하고, 그 공통 리이드 전송용 이니셜 세트 어드레스 카운터의 콘트롤 클록을 제1번째의 시리얼 액세스 메모리의 라이트용 Y 어드레스 이외의 Y 어드레스 발생을 위한 단일로 존재하는 공통 Y 어드레스 발생수단인 리세트 부착 어드레스 카운터의 리세트 신호로 하고 K+1번째의 라이트 전송용 X 어드레스 발생수단인 이니셜 세트 어드레스 카운터의 콘트롤 클록으로 한 시리얼 리이드. 라이트 어드레스 카운터 수단과, 상기 공통 리이드 전송용 이니셜 세트 어드레스 카운터의 출력을 상기 제 N번째의 시리얼 액세스 메모리의 리이드 전송 콘트롤 신호로 개폐하는 게이트로 구성된 어드레스 절환 회로와를, 갖춘 것을 특징으로 하는 멀티시리얼 액세스 메모리.
  11. 동일 칩상에 병렬로 형성되고, 시리얼로 데이터의 입출력을 하는 복수(N)개의 시리얼 액세스 메모리와, 상기 제k번째(단 k=1∼N-1)의 시리얼 액세스 메모리의 시리얼 리이드를 위한 데이터 전송시에, 그 전송 데이터를 상기 제k+1번째의 시리얼 액세스 메모리로 라이트 전송하는 전송수단과, 상기 각 시리얼 액세스 메모리를 상호의 전송 콘트롤 이외에 독립으로 콘트롤하는 분할 메모리 콘트롤 수단과, 상기 제1번째의 시리얼 액세스 메모리의 라이트 전송용 X 어드레스 발생 수단을 이니셜 세트 어드레스 카운터로 하고, 그 이니셜 세트 어드레스 카운터의 콘트롤 클록을 Y어드레스 발생 수단인 리세트 부착 어드레스 카운터의 리세트 신호로 한 시리얼 라이트 어드레스 카운터 수단과, 상기 모든 시리얼 액세스 메모리의 리이드 전송용 X어드레스 발생수단을 단일의 공통 이니셜 세트 어드레스 카운터로 하고, 제K+1번째의 시리얼 액세스 메모리의 라이드 전송용의 X 어드레스 발생수단을 리세트 부착 어드레스 카운터로 하고, 그 공통 리이드 전송용 이니셜 세트 어드레스 카운터의 콘트롤 클록을 제1번째의 시리얼 액세스 메모리의 라이트용 Y 어드레스 이외의 Y 어드레스 발생을 위한 단일로 존재하는 공통 Y 어드레스 발생수단인 리세트 부착 어드레스 카운터의 리세트 신호로 하고 K+1번째의 라이트 전송용 X 어드레스 발생수단인 리세트 부착 어드레스 카운터의 콘트롤 클록으로 한 시리얼 리이드. 라이트 어드레스 카운터 수단과, 상기 공통 리이드 전송용 이니셜 세트 어드레스 카운터의 출력을 상기 제N번째의 시리얼 액세스 메모리의 리이드 전송 콘트롤 신호로 개폐하는 게이트로 구성된 어드레스 절환 회로와를, 갖춘 것을 특징으로 하는 멀티시리얼 액세스 메모리.
  12. 동일 칩상에 병렬로 형성되고, 시리얼로 데이터의 입출력을 하는 복수(N)개의 시리얼 액세스 메모리와, 상기 제k번째(단 k=1∼N-1)의 시리얼 액세스 메모리의 시리얼 리이드를 위한 데이터 전송시에, 그 전송 데이터를 상기 제k+1번째의 시리얼 액세스 메모리로 라이트 전송하는 전송수단과, 상기 각 시리얼 액세스 메모리를 상호의 전송 콘트롤 이외에 독립으로 콘트롤하는 분할 메모리 콘트롤 수단과, 상기 제1번째의 시리얼 액세스 메모리의 라이트 전송용 X어드레스 발생 수단을 이니셜 세트 어드레스 카운터로 하고, 그 이니셜 세트 어드레스 카운터의 콘트롤 클록을 Y어드레스 발생 수단인 리세트 부착 어드레스 카운터의 리세트 신호로 한 시리얼 라이트 어드레스 카운터 수단과, 상기 모든 시리얼 액세스 메모리의 리이드 전송용 X어드레스 발생수단을 단일의 공통 리세트 부착 어드레스 카운터로 하고, 제K+1번째의 시리얼 액세스 메모리의 라이드 전송용의 X 어드레스 발생수단을 리세트 부착 어드레스 카운터로 하고, 그 공통 리이드 전송용 리세트 부착 어드레스 카운터의 콘트롤 클록을 제1번째의 시리얼 액세스 메모리의 라이트용 Y어드레스 이외의 Y 어드레스 발생을 위한 단일로 존재하는 공통 Y어드레스 발생수단인 리세트 부착 어드레스 카운터의 리세트 신호로 하고 K+1번째의 라이트 전송용 X 어드레스 발생수단인 리세트 부착 어드레스 카운터의 콘트롤 클록으로 한 시리얼 리이드. 라이트 어드레스 카운터 수단과, 상기 공통 리이드 전송용 리세트 부착 어드레스 카운터의 출력을 상기 제N번째의 시리얼 액세스 메모리의 리이드 전송 콘트롤 신호로 개폐하는 게이트로 구성된 어드레스 절환 회로와를, 갖춘 것을 특징으로 하는 멀티시리얼 액세스 메모리.
  13. 동일 칩상에 병렬로 형성되고, 시리얼로 데이터의 입출력을 하는 복수(N)개의 시리얼 액세스 메모리와, 상기 제k번째(단 k=1∼N-1)의 시리얼 액세스 메모리의 시리얼 리이드를 위한 데이터 전송시에, 그 전송 데이터를 상기 제K+1번째의 시리얼 액세스 메모리로 라이트 전송하는 전송수단과, 상기 각 시리얼 액세스 메모리를 상호의 전송 콘트롤 이외에 독립으로 콘트롤하는 분할 메모리 콘트롤 수단과, 상기 제1번째의 시리얼 액세스 메모리의 라이트 전송용 X어드레스 발생 수단을 리세트 신호에 의하여 리세트 되는 리세트 부착 어드레스 카운터로 하고, 그 리세트 부착 어드레스 카운터의 콘트롤 클록을 제1번째의 시리얼 액세스 메모리의 어드레스 발생수단인 리세트 부착 어드레스 카운터의 리세트 신호로 한 시리얼 라이트 어드레스 카운터 수단과, 상기 모든 시리얼 액세스 메모리의 리이드 전송용 X어드레스 발생수단을 단일의 공통 리세트 부착 어드레스 카운터로 하고, 제k+1번째의 시리얼 액세스 메모리의 라이트 전송용의 X 어드레스 발생수단을 리세트 부착 어드레스 카운터로 하고, 그 공통 리이드 전송용 리세트 부착 어드레스 카운터의 콘트롤 클록을 제1번째의 시리얼 액세스 메모리의 라이트용 Y 어드레스 이외의 Y 어드레스 발생을 위한 단일로 존재하는 공통 Y어드레스 발생수단인 리세트 부착 어드레스 카운터의 리세트 신호로 하고 k+1번째의 라이트 전송용 X 어드레스 발생수단인 리세트 부착 어드레스 카운터의 콘트롤 클록으로 한 시리얼 리이드.라이트 어드레스 카운터 수단과, 상기 공통 리이드 전송용 리세트 부착 어드레스 카운터의 출력을 상기 제N번째의 시리얼 액세스 메모리의 리이드 전송 콘트롤 신호로 개폐하는 게이트로 구성된 어드레스 절환 회로와를, 갖춘 것을 특징으로 하는 멀티시리얼 액세스 메모리.
  14. 동일 칩상에 병렬로 형성되고, 시리얼로 데이터의 입출력을 하는 복수(N)개의 시리얼 액세스 메모리와, 상기 제K번째(단 K=1∼N-1)의 시리얼 액세스 메모리의 시리얼 리이드를 위한 데이터 전송시에, 그 전송 데이터를 상기 제K+1번째의 시리얼 액세스 메모리로 라이트 전송하는 전송수단과, 상기 각 시리얼 액세스 메모리를 상호의 전송 콘트롤 이외에 독립으로 콘트롤하는 분할 메모리 콘트롤 수단과, 상기 제1번째의 시리얼 액세스 메모리의 라이트 전송용 X어드레스 발생 수단을 이니셜 세트 어드레스 카운터로 하고, 그 이니셜 세트 어드레스 카운터의 콘트롤 클록을 제1번째의 시리얼 액세스 메모리의 라이트 전송용 Y어드레스 발생수단인 리세트 부착 어드레스 카운터의 리세트 신호로 하고, 그 제1번째의 시리얼 액세스 메모리의 라이트 전송용 Y어드레스 발생수단의 출력을 모든 시리얼 액세스 메모리의 리이드 액세스용의 Y 어드레스 수단의 Y어드레스로 하여 공통으로 사용하는 시리얼 라이트 어드레스 카운터 수단과, 상기 모든 시리얼 액세스 메모리의 리이드 전송용 X 어드레스 발생수단을 단일의 공통 이니셜 세트 어드레스 카운터로 하고, 제K+1번째의 시리얼 액세스 메모리의 라이트 전송용의 X 어드레스 발생수단을 이니셜 세트 어드레스 카운터로 하고, 그 공통 리이드 전송용 이니셜 세트 어드레스 카운터의 콘트롤 클록을 K+1번째의 라이트 전송용 X 어드레스 발생수단인 이니셜 세트 어드레스 카운터의 콘트롤 클록으로 한 시리얼 리이드·라이트 어드레스 카운터 수단과, 상기 공통 리이드 전송용 이니셜 세트 어드레스 카운터의 출력을 상기 제N번째의 시리얼 액세스 메모리의 리이드 전송 콘트롤 신호로 개폐하여 게이트로 구성된 어드레스 절화 회로와를, 갖춘 것을 특징으로 하는 멀티시리얼 액세스 메모리.
  15. 동일 칩상에 병렬로 형성되고, 시리얼로 데이터의 입출력을 하는 복수(N)개의 시리얼 액세스 메모리와, 상기 제k번째(단 k=1∼N-1)의 시리얼 액세스 메모리의 시리얼 리이드를 위한 데이터 전송시에, 그 전송 데이터를 상기 제K+1번째의 시리얼 액세스 메모리로 라이트 전송하는 전송수단과, 상기 각 시리얼 액세스 메모리를 상호의 전송 콘트롤 이외에 독립으로 콘트롤하는 분할 메모리 콘트롤 수단과, 상기 제1번째의 시리얼 액세스 메모리의 라이트 전송용 X 어드레스 발생 수단을 이니셜 세트 어드레스 카운터로 하로, 그 이니셜 세트 어드레스 카운터의 콘트롤 클록을 제1번째의 시리얼 액세스 메모리의 라이트 전송용 Y 어드레스 발생수단인 리세트 부착 어드레스 카운터의 리세트 신호로 하고, 그 제1번째의 시리얼 액세스 메모리의 라이트 전송용 Y 어드레스 발생수단의 출력을 모든 시리얼 액세스 메모리의 리이드 액세스용의 Y어드레스 수단의 Y어드레스로 하여 공통으로 사용하는 시리얼 라이트 어드레스 카운터 수단과, 상기 모든 시리얼 액세스 메모리의 리이드 전송용 X 어드레스 발생수단을 단일의 공통 이니셜 세트 어드레스 카운터로 하고, 제K+1번째의 시리얼 액세스 메모리의 라이트 전송용의 X 어드레스 발생수단을 리세트 부착 어드레스 카운터로 하고, 그 공통 리이드 전송용 이니셜 세트 어드레스 카운터의 콘트롤 클록을 제K+1번째의 라이트 전송용 X 어드레스 발생수단인 리세트 부착 어드레스 카운터의 콘트롤 클록으로 한 시리얼 리이드. 라이트 어드레스 카운터 수단과, 상기 공통 리이드 전송용 이니셜 세트 어드레스 카운터의 출력을 상기 제N번째의 시리얼 액세스 메모리의 리이드 전송 콘트롤 신호로 개폐하는 게이트로 구성된 어드레스 절환 회로와를, 갖춘 것을 특징으로 하는 멀티시리얼 액세스 메모리.
  16. 동일 칩상에 병렬로 형성되고, 시리얼로 데이터의 입출력을 하는 복수(N)개의 시리얼 액세스 메모리와, 상기 제k번째(단 k=1∼N-1)의 시리얼 액세스 메모리의 시리얼 리이드를 위한 데이터 전송시에, 그 전송 데이터를 상기 제K+1번째의 시리얼 액세스 메모리로 라이트 전송하는 전송수단과, 상기 각 시리얼 액세스 메모리를 상호의 전송 콘트롤 이외에 독립으로 콘트롤하는 분할 메모리 콘트롤 수단과, 상기 제1번째의 시리얼 액세스 메모리의 라이트 전송용 X 어드레스 발생 수단을 이니셜 세트 어드레스 카운터로 하고, 그 이니셜 세트 어드레스 카운터의 콘트롤 클록을 제1번째의 시리얼 액세스 메모리의 라이트 전송용 Y어드레스 발생수단인 리세트 부착 어드레스 카운터의 리세트 신호로 하고, 그 제1번째의 시리얼 액세스 메모리의 라이트 전송용 Y 어드레스 발생 수단의 출력을 모든 시리얼 액세스 메모리의 리이드 액세스용의 Y 어드레스 수단의 Y 어드레스로 하여 공통으로 사용하는 시리얼 라이트 어드레스 카운터 수단과, 상기 모든 시리얼 액세스 메모리의 리이드 전송용 X 어드레스 발생수단을 단일의 공통 리세트 부착 어드레스 카운터로 하고, 제k+1번째의 시리얼 액세스 메모리의 라이트 전송용의 X 어드레스 발생수단을 리세트 부착 어드레스 카운터로 하고, 그 공통 리이드 전송용 리세트 부착 어드레스 카운터의 콘트롤 클록을 K+1번째의 라이트 전송용 X 어드레스 발생수단인 리세트 부착 어드레스 카운터의 콘트롤 클록으로 한 시리얼 리이드. 라이트 어드레스 카운터 수단과, 상기 공통 리이드 전송용 리세트 부착 어드레스 카운터의 출력을 상기 제N번째의 시리얼 액세스 메모리의 리이드 전송 콘트롤 신호로 개폐하는 게이트로 구성된 어드레스 절환 회로와를, 갖춘 것을 특징으로 하는 멀티시리얼 액세스 메모리.
  17. 동일 칩상에 병렬로 형성되고, 시리얼로 데이터의 입출력을 하는 복수(N)개의 시리얼 액세스 메모리와, 상기 제k번째(단 k=1∼N-1)의 시리얼 액세스 메모리의 시리얼 리이드를 위한 데이터 전송시에, 그 전송 데이터를 상기 제k+1번째의 시리얼 액세스 메모리로 라이트 전송하는 전송수단과, 상기 각 시리얼 액세스 메모리를 상호의 전송 콘트롤 이외에 독립으로 콘트롤하는 분할 메모리 콘트롤 수단과, 상기 제1번째의 시리얼 액세스 메모리의 라이트 전송용 X 어드레스 발생 수단을 리세트 신호에 의하여 리세트 되는 리세트 부착 어드레스 카운터로 하고, 그 리세트 부착 어드레스 카운터의 콘트롤 클록을 제1번째의 시리얼 액세스 메모리의 Y 어드레스 발생수단인 리세트 부착 어드레스 카운터의 리세트 신호로 하고, 그 제1번째의 시리얼 액세스 메모리의 라이트 전송용 Y 어드레스 발생 수단의 출력을 모든 시리얼 액세스 메모리의 리이드 액세스용의 Y어드레스 수단의 Y 어드레스로서 공통으로 사용하는 시리얼 라이트 어드레스 카운터 수단과, 상기 제K번째의 시리얼 액세스 메모리의 리이드 전송용 X 어드레스 발생수단과, 제K+1번째의 시리얼 액세스 메모리의 라이트 전송용의 X 어드레스 발생수단을 각각 공통 리세트 신호에 의하여 리세트 되는 리세트 부착 어드레스 카운터로한 시리얼 리이드.라이트 어드레스 카운터 수단과, 상기 공통 리이드 전송용 리세트 부착 어드레스 카운터의 출력을 상기 제N번째의 시리얼 액세스 메모리의 리이드 전송 콘트롤 신호로 하는 게이트로 구성된 어드레스 절환 회로와를, 갖춘 것을 특징으로 하는 멀티시리얼 액세스 메모리.
  18. 동일 칩상에 병렬로 형성되고, 각각 독립한 어드레스를 X 어드레스 수단 및 Y 어드레스 수단으로 디코드하여 그 디코드 결과에 의거하여 시리얼로 데이타의 입출력을 하는 복수(N)개의 시리얼 액세스 메모리와, 상기 제k번째(단 k=1∼N-1)의 시리얼 액세스 메모리의 시리얼 리이드를 위한 데이터 전송시에, 그 전송 데이타를 상기 제K+1번째의 시리얼 액세스 메모리로 라이트 전송하는 전송수단과, 상기 시리얼 액세스 메모리 개객의 리이드 데이타의 독출을 할 것인가, 앞의 출력상태를 유지할 것인가를 콘트롤 하는 리이드 인에이블 신호를 포함하는 각종의 신호를 입력하고, 상기 각 시리얼 액세스 메모리를 상호의 전송 콘트롤 이외에 독립적으로 콘트롤 하는 분할 메모리 콘트롤 수단을 구비한 것을 특징으로 하는 멀티시리얼 액세스 메모리.
  19. 동일 칩상에 병렬로 형성되고, 각각 독립한 어드레스를 X 어드레스 수단 및 Y 어드레스 수단으로 디코드하여 그 디코드 결과에 의거하여 시리얼로 데이터의 입력을 하는 동시에 출력 수단으로 부터 시리얼로 데이타의 출력을 하는 복수(N)개의 시리얼 액세스 메모리와, 상기 제k(단 k=1∼N-1)번째의 시리얼 액세스 메모리의 시리얼 리이드를 위한 데이타 전송시에 그의 전송 데이타를 상기 제k+1번째의 시리얼 액세스 메모리에 라이트 전송하는 전송수단과, 상기 각 시리얼 액세스 메모리를 상호의 전송 콘트롤 이외에, 독립적으로 콘트롤하는 분할 메모리 콘트롤 수단과, 상기 각 시리얼 액세스 메모리의 출력수단에 대한 임피던스의 콘트롤을 하는 출력 임피던스 콘트롤 수단을 구비한 것을 특징으로 하는 멀티시리얼 액세스 메모리.
  20. 동일 칩상에 병렬로 형성되고, 각각 독립된 어드레스를 X어드레스 수단 및 Y어드레스 수단으로 디코드하여 그 디코드 결과에 의거하여 시리얼로 데이타의 입력을 하는 동시에 출력수단으로 부터 시리얼로 데이타의 출력을 하는 복수(N)개의 시리얼 액세스 메모리와, 상기 제K(단 K=1∼N-1)번째의 시리얼 액세스 메모리의 시리얼 리이드를 위한 데이타 전송시에, 그 전송 데이타를 상기 제K+1번째의 시리얼 액세스 메모리로 라이트 전송하는 전송수단과, 상기 각 시리얼 액세스 메모리 개객의 리이드 데이타의 독출을 할 것인가, 앞의 출력상태를 유지할 것인가를 콘트롤하는 리이드 인에이블 신호를 포함하는 각종의 신호를 입력하고, 상기 각 시리얼 액세스 메모리를 상호의 전송 콘트롤 이외에, 독립적으로 콘트롤 하는 분할 메모리 콘트롤수단과, 상기 각 시리얼 액세스 메모리의 출력수단에 대한 임피던스의 콘트롤을 하는 출력 임피던스 콘트롤 수단을 구비한 것을 특징으로 하는 멀티시리얼액세스 메모리.
  21. 동일 칩상에 병렬로 형성되고, 각각 독립한 어드레스를 X어드레스 수단 및 Y어드레스 수단으로 디코드하여 그 디코드 결과에 의거하여 입력 수단 및 출력수단에 의해서 시리얼로 데이타의 입출력을 하는 복수 (N)개의 시리얼 액세스 메모리와, 상기 제K(단 K=1∼N-1)번째의 시리얼 액세스 메모리의 시리얼 리이드를 위한 데이타 전송시에 그의 전송 데이타를 상기 제K+1번째의 시리얼 액세스 메모리에 라이트 전송하는 전송수단과, 상기 시리얼 액세스 메모리 개개의 리이드 데이타의 독출을 할것인가, 앞의 출력 상태를 유지할 것인가를 콘트롤 하는 리이드 인엔이블 신호를 포함하는 각종의 신호를 입력하고 상기 각 시리얼 액세스 메모리를 상호의 전송 콘트롤 이외에, 독립적으로 콘트롤 하는 분할 메모리 콘트롤 수단과, 상기 각 시리얼 액세스 메모리의 입력수단 및 출력 수단을 동시에 디스에이블로 하는 신호를 발생시키는 I/O디스에이블 신호발생수단을 구비한 것을 특징으로 하는 멀티시리얼 액세스 메모리.
  22. 동일 칩상에 병렬로 형성되고, 각각 독립한 어드레스를 X어드레스 수단 및 Y어드레스 수단으로 디코드하여 그 디코드 결과에 의거하여 입력 수단 및 출력수단에 의해서 시리얼로 데이타의 입출력을 하는 복수 (N)개의 시리얼 액세스 메모리와, 상기 제K(단 K=1∼N-1)번째의 시리얼 액세스 메모리의 시리얼 리이드를 위한 데이타 전송시에 그의 전송 데이타를 상기 제K+1번째의 시리얼 액세스 메모리에 라이트 전송하는 전송수단과, 상기 각 시리얼 액세스 메모리를 상호의 전송 콘트롤 이외에 독립적으로 콘트롤 하는 분할 메모리 콘트롤 수단과, 상기각 시리얼 액세스 메모리의 출력수단에 대한 임피던스의 콘트롤을 하는 출력 임피던스 콘트롤 수단과, 상기 각 시리얼 액세스 메모리의 입력수단 및 출력수단을 동시에 디스에이블로 하는 신호를 발생시키는 I/O디스에이블 신호발생수단을 구비한 것을 특징으로 하는 멀티시리얼 액세스 메모리.
  23. 동일 칩상에 병렬로 형성되고, 각각 독립한 어드레스를 X어드레스 수단 및 Y어드레스 수단으로 디코드하여 그 디토드 결과에 의거하여 입력 수단 및 출력수단에 의해서 시리얼로 데이타의 입출력을 하는 복수 (N)개의 시리얼 액세스 메모리와, 상기 제K(단 K=1∼N-1)번째의 시리얼 액세스 메모리의 시리얼 리이드를 위한 데이타 전송시에 그의 전송 데이타를 상기 제K+1번째의 시리얼 액세스 메모리에 라이트 전송하는 전송수단과, 상기 시리얼 엑세스 메모리 개개의 리이드 데이타의 독출을 할 것인가, 앞의 출력 상태를 유지할 것인가를 콘트롤 하는 리이드 인에이블 신호를 포함하는 각종의 신호를 입력하고 상기 각 시리얼 액세스 메모리를 상호의 전송 콘트롤 이외에, 독립적으로 콘트롤 하는 분할 메모리 콘트롤 수단과, 상기 각 시리얼 액세스 메모리의 출력수단에 대한 임피던스의 콘트롤을 하는 출력 임피던스 콘트롤 수단과, 상기 각 시리얼 액세스 메모리의 입력수단 및 출력수단을 동시에 디스에이블로 하는 신호를 발생시키는 I/O디스에이블 신호발생수단을 구비한 것을 특징으로 하는 멀티시리얼 액세스 메모리.
  24. 동일 칩상에 병렬로 형성되고, 각각 독립한 어드레스를 디코드하는 각 독립한 X어드레스 수단, 이 어드레스를 디코드하는 독립한 제1번째의 라이트용 Y어드레스 수단,및 이 어드레스를 디코드하는 제1번째∼제N번째까지의 공통의 라이트용 Y어드레스 수단을 가지며, 그것들의 디코드 결과에 의거하여 시리얼로 데이타의 입출력을 하는 복수 (N)개의 시리얼 액세스 메모리와, 상기 제K(단 K=1∼N-1)번째의 시리얼 액세스 메모리의 시리얼 리이드를 위한 데이타 전송시에 그의 전송 데이타를 상기 제K+1번째의 시리얼 액세스 메모리에 라이트 전송하는 전송수단과, 상기 시리얼 액세스 메모리 개객의 리이드 데이타의 독출을 할 것인가, 앞의 출력상태를 유지할 것인가를 콘트롤 하는 리이드 인에이블 신호를 포함하는 각종의 신호를 입력하고, 상기 각 시리얼 액세스 메모리를 상호의 전송 콘트롤 이외에, 독립적으로 콘트롤 하는 분할 메모리 콘트롤 수단을 구비한 것을 특징으로 하는 멀티시리얼 액세스 메모리.
  25. 동일 칩상에 병렬로 형성되고, 각각 독립한 어드레스를 디코드하는 각 독립된 X 어드레스 수단, 이 어드레스를 디코드하는 독립된 제1번째의 라이드 Y 어드레스 수단, 및 이 어드레스를 디코드하는 제1번째∼제N번째까지의 공통의 리이드용 Y어드레스 수단을 가지며, 그것들의 디코드 결과에 의거하여 시리얼로 데이타의 입력을 하면 공통으로 출력수단으로 부터 시리얼로 데이타의 출력을 하는 복수(N)개의 시리얼 액세스 메모리와, 상기제k(단 k=1∼N-1)번째의 시리얼 액세스 메모리의 시리얼 리이드를 위한 데이타 전송시에 그 전송 데이타를 상기 제K+1번째의 시리얼 액세스 메모리에 라이트 전송하는 전송수단과, 상기 각 시리얼 액세스 메모리를 상호의 전송 콘트롤 이외에 독립적으로 콘트롤 하는 분할 메모리 콘트롤 수단과, 상기 각 시리얼 액세스 메모리의 출력수단에 대한 임피던스의 콘트롤을 하는 출력 임피던스 콘트롤 수단을 구비한 것을 특징으로 하는 멀티시리얼 액세스 메모리.
  26. 동일 칩상에 병렬로 형성되고, 각각 독립한 어드레스를 디코드하는 각 독립된 X 어드레스 수단, 이 어드레스를 디코드하는 독립된 제1번째의 라이드 Y 어드레스 수단, 및 이 어드레스를 디코드하는 제1번째∼제N번째까지의 공통의 리이드용 Y어드레스 수단을 가지며, 그것들의 디코드 결과에 의거하여 시리얼로 데이타의 입력을 하면 공통으로 출력수단으로 부터 시리얼로 데이타의 출력을 하는 복수(N)개의 시리얼 액세스 메모리와, 상기 제k(단 k=1∼N-1)번째의 시리얼 액세스 메모리의 시리얼 리이드를 위한 데이타 전송시에 그 전송 데이타를 상기 제K+1번째의 시리얼 액세스 메모리에 라이트 전송하는 전송수단과, 상기 시리얼 액세스 메모리 개개의 리이드 데이타의 독출을 할 것인가, 앞의 출력상태를 유지할 것인가를 콘트롤 하는 리이드 인에이블 신호를 포함하는 각종의 신호를 입력하고 상기 각 시리얼 액세스 메모리를 상호의 전송 콘트롤 이외에, 독립적으로 콘트롤 하는 분할 메모리 콘트롤 수단과, 상기 각 시리얼 액세스 메모리의 출력수단에 대한 임피던스의 콘트롤을 하는 출력 임피던스 콘트롤 수단을 구비한 것을 특징으로 하는 멀티시리얼 액세스 메모리.
  27. 동일 칩상에 병렬로 형성되고, 각각 독립한 어드레스를 디코드하는 각 독립된 X 어드레스 수단, 이 어드레스를 디코드하는 독립된 제1번째의 라이드용 Y 어드레스 수단, 및 이 어드레스를 디코드하는 제1번째∼제N번째까지의 공통의 리이드용 Y어드레스 수단을 가지며, 그것들의 디코드 결과에 의거하여 입력 수단 및 출력 수단에 의해서 시리얼로 데이타의 입출력을 하는 복수(N)개의 시리얼 액세스 메모리와, 상기제K(단 K=1∼N-1)번째의 시리얼 액세스 메모리의 시리얼 리이드를 위한 데이타 전송시에, 그 전송 데이타를 상기 제K+1번째의 시리얼 액세스 메모리에 라이트 전송하는 전송수단과, 상기 시리얼 액세스 메모리 개개의 리이드 데이타의 독출을 할 것인가, 앞의 출력상태를 유지할 것인가를 콘트롤 하는 리이드 인에이블 신호를 포함하는 각종의 신호를 입력하고, 상기 각 시리얼 액세스 메모리를 상호의 전송 콘트롤 이외에 독립적으로 콘트롤 하는 분할 메모리 콘트롤 수단과, 상기 각 시리얼 액세스 메모리의 입력수단 및 출력수단을 동시에 디스에이블로 하는 신호를 발생시키는 I/O디스에이블 신호 발생수단을 구비한 것을 특징으로 하는 멀티시리얼 액세스 메모리.
  28. 동일 칩상에 병렬로 형성되고, 각각 독립한 어드레스를 디코드하는 각 독립된 X 어드레스 수단, 이 어드레스를 디코드하는 독립된 제1번째의 라이드용 Y 어드레스 수단, 및 이 어드레스를 디코드하는 제1번째∼제N번째까지의 공통의 리이드용 Y어드레스 수단을 가지며, 그것들의 디코드 결과에 의거하여 입력수단 및 출력수단에 의해서 시리얼로 데이타의 입출력을 하는 복수(N)개의 시리얼 액세스 메모리와, 상기n번째의 시리얼 액세스메모리의 시리얼 리이드를 위한 데이타 전송시에, 그 전송데이타를 상기 제K+1번째의 시리얼 액세스 메모리에 라이트 전송하는 전송수단과, 상기 각 시리얼 액세스 메모리를 상호의 전송콘트롤 이외에, 독립적으로 콘트롤하는 분할 메모리 콘트롤 수단과,상기 각 시리얼 액세스 메모리의 출력수단에 대한 임피던스의 콘트롤을 하는 출력임피던스 콘트롤 수단과, 상기 각 시리얼 액세스 메모리의 입력수단 및 출력수단을 동시에 디스에이블로 하는 신호를 발생시키는 I/O디스에이블 신호 발생수단을 구비한 것을 특징으로 하는 멀티시리얼 액세스 메모리.
  29. 동일 칩상에 병렬로 형성되고, 각각 독립한 어드레스를 디코드하는 각 독립된 X 어드레스 수단, 이 어드레스를 디코드하는 독립된 제1번째의 라이드용 Y 어드레스 수단, 및 이 어드레스를 디코드하는 제1번째∼제N번째 까지의 공통의 리이드용 Y어드레스 수단을 가지며, 그것들의 디코드 결과에 의거하여 입력 수단 및 출력 수단에 의해서 시리얼로 데이타의 입출력을 하는 복수(N)개의 시리얼 액세스 메모리와, 상기제K(단 K=1∼N-1)번째의 시리얼 액세스 메모리의 시리얼 리이드를 위한 데이타 전송시에 그 전송 데이타를 상기 제K+1번째의 시리얼 액세스 메모리에 라이트 전송하는 전송수단과, 상기 시리얼 액세스 메모리 개개의 리이드 데이타의 독출을 할것인가, 앞의 출력상태를 유지할 것인가를 콘트롤 하는 리이드 인에이블 신호를 포함하는 각종의 신호를 입력하고, 상기 각 시리얼 액세스 메모리를 상호의 전송 콘트롤 이외에, 독립적으로 콘트롤 하는 분할 메모리 콘트롤 수단과, 상기 각 시리얼 액세스 메모리의 출력수단에 대한 임피던스의 콘트롤을 하는 출력 임피던스 콘트롤 수단을 구비한 것을 특징으로 하는 멀티시리얼 액세스 메모리.
  30. 동일 칩상에 병렬로 형성되고, 각각 독립한 어드레스를 X 어드레스 수단 및 Y 어드레스 수단으로 디코드하여 그 디코드 결과에 의거하여 시리얼로 데이타의 입출력을 하는 복수 (N)개의 시리얼 액세스 메모리와, 상기 각 독립한 X 어드레스 수단과 상기 제1번째의 라이트용 Y 어드레스 수단을 겸하는 제1번째~제N번째 까지의 공통의 라이트/리이드용 공통 Y 어드레스 발생수단과, 상기 제k(단 k=1∼N-1)번째의 시리얼 액세스 메모리의 시리얼 리이드를 위한 데이타 전송시에 그 전송 데이타를 상기 제K+1번째의 시리얼 액세스 메모리에 라이트 전송하는 전송수단과, 상기 시리얼 액세스 메모리 개개의 리이드 데이타의 독출을 할 것인가 앞의 출력상태를 유지할 것인가를 콘트롤하는 라이드 인에이블 신호를 포함하는 각종의 신호를 입력하고 상기 각 시리얼 액세스 메모리를 상호의 전송 콘트롤 이외에 독립적으로 콘트롤 하는 분할 메모리 콘트롤 수단을 구비한 것을 특징으로 하는 멀티시리얼 액세스 메모리.
  31. 동일 칩상에 병렬로 형성되고, 각각 독립한 어드레스를 X어드레스 수단 및 Y어드레스 수단으로 디코드하여 그 디코드 결과에 의거하여 입력 수단 및 출력수단에 의해서 시리얼로 데이타의 입력을 하는 복수(N)개의 시리얼 액세스 메모리와, 상기 각 독립한 X어드레스 수단과 상기 제1번째의 라이트용 Y 어드레스 수단을 겸하는 제1번째∼제N번째 까지의 공통의 라이트/리이드용 공통Y 어드레스 발생수단과, 상기 제K(단 K=1∼N-1)번째의 시리얼 액세스 메모리의 시리얼 리이드를 위한 데이타 전송시에, 그 전송 데이타를 상기 제K+1번째의 시리얼 액세스 메모리에 라이트 전송하는 전송수단과, 상기 각 시리얼 액세스 메모리를 상호의 전송 콘트롤 이외에, 독립적으로 콘트롤 하는 분할 메모리 콘트롤 수단과, 상기 각 시리얼 액세스 메모리의 출력수단에 대한 임피던스의 콘트롤을 하는 출력 임피던스 콘트롤 수단을 구비한 것을 특징으로 하는 멀티시리얼 액세스 메모리.
  32. 동일 칩상에 병렬로 형성되고, 각각 독립한 어드레스를 X어드레스 수단 및 Y어드레스 수단으로 디코드하여 그 디코드 결과에 의거하여 입력 수단 및 출력수단에 의해서 시리얼로 데이타의 입력을 하는 복수(N) 개의 시리얼 액세스 메모리와, 상기 각 독립한 X어드레스 수단과 상기 제1번째의 라이트용 Y 어드레스 수단을 겸하는 제1번째∼제N번째 까지의 공통의 라이트/리이드용 공통Y 어드레스 발생수단과, 상기 제k(단 k=1∼N-1)번째의 시리얼 액세스 메모리의 시리얼 리이드를 위한 데이타 전송시에, 그 전송 데이타를 상기 제K+1번째의 시리얼 액세스 메모리에 라이트 전송하는 전송수단과, 상기 시리얼 액세스 메모리 개개의 리이드 데이타의 독출을 할 것이가, 앞의 출력상태를 유지할 것인가를 콘트롤 하는 리이드 인에이블 신호를 포함하는 각종의 신호를 입력하고, 상기 각 시리얼 액세스 메모리를 상호의 전송 콘트롤 이외에 독립적으로 콘트롤 하는 분할 메모리 콘트롤 수단과, 상기 각 시리얼 액세스 메모리의 출력수단에 대한 임피던스의 콘트롤을 하는 출력 임피던스 콘트롤 수단을 구비한 것을 특징으로 하는 멀티시리얼 액세스 메모리.
  33. 동일 칩상에 병렬로 형성되고, 각각 독립한 어드레스를 X어드레스 수단 및 Y어드레스 수단으로 디코드하여 그 디코드 결과에 의거하여 입력 수단 및 출력수단에 의해서 시리얼로 데이타의 입력을 하는 복수(N)개의 시리얼 액세스 메모리와, 상기 각 독립한 X어드레스 수단과 상기 제1번째의 라이트용 Y 어드레스 수단을 겸하는 제1번째∼제N번째 까지의 공통의 라이트/리이드용 공통Y 어드레스 발생수단과, 상기 제k(단 k=1∼N-1)번째의 시리얼 액세스 메모리의 시리얼 리이드를 위한 데이타 전송시에, 그 전송 데이타를 상기 제K+1번째의 시리얼 액세스 메모리에 라이트 전송하는 전송수단과, 상기 시리얼 액세스 메모리 개개의 리이드 데이타의 독출을 할 것인가, 앞의 출력상태를 유지할 것인가를 콘트롤 하는 리이드 인에이블 신호를 포함하는 각종의 신호를 입력하고, 상기 각 시리얼 액세스 메모리를 상호의 전송 콘트롤 이외에, 독립적으로 콘트롤 하는 분할 메모리 콘트롤 수단과, 상기 각 시리얼 액세스 메모리의 입력수단 및 출력수단을 동시에 디스에이블로 하는 발생시키는 I/O디스에이블 신호 발생 수단을 구비한 것을 특징으로 하는 멀티시리얼 액세스 메모리.
  34. 동일 칩상에 병렬로 형성되고, 각각 독립한 어드레스를 X어드레스 수단 및 Y어드레스 수단으로 디코드하여 그 디코드 결과에 의거하여 입력 수단 및 출력수단에 의해서 시리얼로 데이타의 입력을 하는 복수(N)개의 시리얼 액세스 메모리와, 상기 각 독립한 X어드레스 수단과 상기 제1번째의 라이트용 Y 어드레스 수단을 겸하는 제1번째∼제N번째 까지의 공통의 라이트/리이드용 공통Y 어드레스 발생수단과, 상기 제k(단 k=1∼N-1) 번째의 시리얼 액세스 메모리의 시리얼 리이드를 위한 데이타 전송시에, 그 전송 데이타를 상기 제k+1번째의 시리얼 액세스 메모리에 라이트 전송하는 전송수단과, 상기 각 시리얼 액세스 메모리를 상호의 전송 콘트롤 이외에, 독립적으로 콘트롤 하는 분할 메모리 콘트롤 수단과, 상기 각 시리얼 액세스 메모리의 출력수단에 대한 임피던스의 콘트롤을 하는 임피던스 콘트롤 수단과, 상기 각 시리얼 애겟스 메모리의 입력수단 및 출력수단을 동시에 디스에이블로 하는 신호를 발생시키는 I/O디스에이블 신호발생수단을 구비한 것을 특징으로 하는 멀티시리얼 액세스 메모리.
  35. 동일 칩상에 병렬로 형성되고, 각각 독립한 어드레스를 X어드레스 수단 및 Y어드레스 수단으로 디코드하여 그 디코드 결과에 의거하여 입력 수단 및 출력수단에 의해서 시리얼로 데이타의 입력을 하는 복수(N)개의 시리얼 액세스 메모리와, 상기 각 독립한 X어드레스 수단과 상기 제1번째의 라이트용 Y 어드레스 수단을 겸하는 제1번째∼제N번째 까지의 공통의 라이트/리이드용 공통Y 어드레스 발생수단과, 상기 제k(단 k=1∼N-1) 번째의 시리얼 액세스 메모리의 시리얼 리이드를 위한 데이타 전송시에, 그 전송 데이타를 상기 제k+1번째의 시리얼 액세스 메모리에 라이트 전송하는 전송수단과, 상기 시리얼 액세스 메모리 개개의 리이드 데이타의 독출을 할 것인가, 앞의 출력 상태를 유지할 것인가를 콘트롤 하는 리이드 인에이블 신호를 포함하는 각종의 신호를 입력하고, 상기 각 시리얼 액세스 메모리를 상호의 전송 콘트롤 이외에, 독립적으로 콘트롤하는 분할 메모리 콘트롤수단과, 상기 각 시리얼 액세스 메모리의 출력수단에 대한 임피던스의 콘트롤을 하는 출력 임피던스 콘트롤 수단과, 상기 각 시리얼 액세스 메모리의 입력수단 및 출력수단을 동시에 디스에이블로 하는 신호를 발생시키는 I/O디스에이블 신호 발생 수단을 구비한 것을 특징으로 하는 멀티시리얼 액세스 메모리.
  36. 동일 칩상에 병렬로 형성되고 각각 독립한 어드레스를 X어드레스 수단 및 Y어드레스 수단으로 디코드하여 그 디코드 결과에 의거하여 시리얼로 데이타의 입출력을 하는 복수(N)개의 시리얼 액세스 메모리와, 상기 각 시리얼 액세스 메모리 공통의 독립한 X 어드레스 수단과 상기 제1번째의 라이트용 Y 어드레스 수단을 겸하는 제1번째∼제N번째 까지의 공통의 라이트/리이드용 공통Y 어드레스 발생수단과, 상기 제k(단 k=1∼N-1)번째의 시리얼 액세스 메모리의 시리얼 리이드를 위한 데이타 전송시에 그 전송 데이타를 상기 제k+1번째의 시리얼 액세스 메모리에 라이트 전송하는 전송수단과, 상기 시리얼 액세스 메모리 개개의 리이드 데이타의 독출을 할것인가, 앞의 출력 상태를 유지할 것인가를 콘트롤 하는 리이드 인에이블 신호를 포함하는 각종의 신호를 입력하고, 상기 각 시리얼 액세스 메모리를 상호의 전송 콘트롤 이외에, 독립적으로 콘트롤 하는 분할 메모리 콘트롤 수단을 구비한 것을 특징으로 하는 멀티시리얼 액세스 메모리.
  37. 동일 칩상에 병렬로 형성되고, 각각 독립한 어드레스를 X어드레스 수단 및 Y어드레스 수단으로 디코드하여 그 디코드 결과에 의거하여 입력 수단 및 출력수단에 의해서 시리얼로 데이타의 입력을 하는 복수(N)개의 시리얼 액세스 메모리와, 상기 각 시리얼 액세스 메모리 공통의 X 어드레스 수단과 상기 제1번째의 라이트용 Y 어드레스 수단을 겸하는 제1번째∼제N번째 까지의 공통의 라이트/리이드용 공통 Y 어드레스 발생수단과, 상기 제k(단 k=1∼N-1)번째의 시리얼 액세스 메모리의 시리얼 리이드를 위한 데이타 전송시에 그 전송 데이타를 상기 제k+1번째의 시리얼 액세스 메모리에 라이트 전송하는 전송수단과, 상기 각 시리얼 액세스 메모리를 상호의 전송 콘트롤 이외에, 독립적으로 콘트롤 하는 분할 메모리 콘트롤 수단과, 상기 각 시리얼 액세스 메모리의 출력수단에 대한 임피던스의 콘트롤을 하는 출력 임피던스 콘트롤 수단을 구비한 것을 특징으로 하는 멀티시리얼 액세스 메모리.
  38. 동일 칩상에 병렬로 형성되고, 각각 독립한 어드레스를 X어드레스 수단 및 Y어드레스 수단으로 디코드하여 그 디코드 결과에 의거하여 입력 수단 및 출력수단에 의해서 시리얼로 데이타의 입출력을 하는 복수(N)개의 시리얼 액세스 메모리와, 상기 각 시리얼 액세스 메모리 공통의 독립한 X 어드레스 수단과 상기 제1번째의 라이트용 Y 어드레스 수단을 겸하는 제1번째∼제N번째 까지의 공통의 라이트/리이드용 공통Y 어드레스 발생수단과, 상기 제k(단 k=1∼N-1)번째의 시리얼 액세스 메모리의 시리얼 리이드를 위한 데이타 전송시에 그 전송 데이타를 상기 제k+1번째의 시리얼 액세스 메모리에 라이트 전송하는 전송수단과, 상기 시리얼 액세스 메모리 개개의 리이드 데이타의 독촉을 할 것인가, 앞의 출력상태를 유지할 것인가를 콘트롤 하는 리이드 인에이블 신호를 포함하는 각종의 신호를 입력하고, 상기 각 시리얼 액세스 메모리를 상호의 전송 콘트롤 이외에, 독립적으로 콘트롤 하는 분할 메모리 콘트롤 수단과, 상기 각 시리얼 액세스 메모리의 출력수단에 대한 임피던스의 콘트롤을 하는 출력 임피던스 콘트롤 수단을 구비한 것을 특징으로 하는 멀티시리얼 엑세스 메모리.
  39. 동일 칩상에 병렬로 형성되고, 각각 독립한 어드레스를 X 어드레스 수단 및 Y 어드레스 수단으로 디코드하여 그 디코드 결과에 의거하여 입력 수단 및 출력수단에 의해서 시리얼로 데이타의 입출력을 하는 복수(N)개의 시리얼 액세스 메모리와, 상기 각 시리얼 액세스 메모리 공통의 X 어드레스 수단과 상기 제1번째의 라이트용 Y 어드레스 수단을 겸하는 제1번째∼제N번째 까지의 공통의 라이트/리이드용 공통 Y 어드레스 발생수단과, 상기 제k(단 k=1∼N-1)번째의 시리얼 액세스 메모리의 시리얼 리이드를 위한 데이타 전송시에 그 전송 데이타를 상기 제k+1번째의 시리얼 액세스 메모리에 라이트 전송하는 전송수단과, 상기 시리얼 엑세스 메모리 개개의 리이드 데이타의 독출을 할 것인가, 앞의 출력상태를 유지할 것인가를 콘트롤 하는 리이드 인에이블 신호를 포함하는 각종의 신호를 입력하고, 상기 각 시리얼 액세스 메모리를 상호의 전송 콘트롤 이외에, 독립적으로 콘트롤 하는 분할 메모리 콘트롤 수단과, 상기 각 시리얼 액세스 메모리의 입력수단 및 출력수단을 동시에 디스에이블로 하는 신호를 발생시키는 I/O디스에이블 신호 발생수단을 구비한 것을 특징으로 하는 멀티시리얼 액세스 메모리.
  40. 동일 칩상에 병렬로 형성되고, 각각 독립한 어드레스를 X어드레스 수단 및 Y어드레스 수단으로 디코드하여 그 디코드 결과에 의거하여 입력 수단 및 출력수단에 의해서 시리얼로 데이타의 입출력을 하는 복수(N)개의 시리얼 액세스 메모리와, 상기 각 시리얼 액세스 메모리 공통의 X 어드레스 수단과 상기 제1번째의 라이트용 Y 어드레스 수단을 겸하는 제1번째∼제N번째 까지의 공통의 라이트/리이드용 공통Y 어드레스 발생수단과, 상기 제k(단 k=1∼N-1) 번째의 시리얼 액세스 메모리의 시리얼 리이드를 위한 데이타 전송시에 그 전송데이타를상기 제k+1번째의 시리얼 액세스 메모리에 라이트 전송하는 전송수단과, 상기 각 시리얼 액세스 메모리를 상호의 전송 콘트롤 이외에, 독립적으로 콘트롤 하는 분할 메모리 콘트롤 수단과, 상기 각 시리얼 액세스 메모리의 출력수단에 대한 임피던스의 콘트롤을 하는 출력 임피던스 콘트롤 수단과, 상기 각 시리얼 액세스 메모리의 입력 수단 및 출력수단을 동시에 디스에이블로 하는 신호를 발생시키는 I/O디스에이블 신호 발생수단을 구비한 것을 특징으로 하는 멀키시리얼 액세스 메모리.
  41. 동일 칩상에 병렬로 형성되고, 각각 독립한 어드레스를 X어드레스 수단 및 Y어드레스 수단으로 디코드하여 그 디코드 결과에 의거하여 입력 수단 및 출력수단에 의해서 시리얼로 데이타의 입출력을 하는 복수(N)개의 시리얼 액세스 메모리와, 상기 각 시리얼 액세스 메모리 공통의 X 어드레스 수단과 상기 제1번째의 라이트용 Y 어드레스 수단을 겸하는 제1번째∼제N번째 까지의 공통의 라이트/리이드용 공통Y 어드레스 발생수단과, 상기 제k(단 k=1∼N-1)번째의 시리얼 액세스 메모리의 시리얼 리이드를 위한 데이타 전송시에 그 전송 데이타를 상기 제k+1번째의 시리얼 액세스 메모리에 라이트 전송하는 전송수단과, 상기 각 시리얼 액세스 메모리를 상호의 전송 콘트롤 이외에, 독립적으로 콘트롤 하는 분할 메모리 수단과, 상기 각 시리얼 액세스 메모리의 출력수단에 대한 임피던스의 콘트롤을 하는 출력임피던스 콘트롤 수단과, 상기 각 시리얼 액세스 메모리의 입력수단 및 출력수단을 동시에 디스에이블로 하는 신호를 발생시키는 I/O 디스에이블 신호 발생숟을 구비한 것을 특징으로 하는 멀티시리얼 액세스 메모리.
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