JPH0955098A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH0955098A
JPH0955098A JP7208188A JP20818895A JPH0955098A JP H0955098 A JPH0955098 A JP H0955098A JP 7208188 A JP7208188 A JP 7208188A JP 20818895 A JP20818895 A JP 20818895A JP H0955098 A JPH0955098 A JP H0955098A
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JP
Japan
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signal
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circuit
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mode
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Withdrawn
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JP7208188A
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Tomio Suzuki
富夫 鈴木
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Mitsubishi Electric Corp
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Mitsubishi Electric Corp
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Publication date
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Priority to DE19632830A priority patent/DE19632830C2/de
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    • G—PHYSICS
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    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
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    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
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    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/46—Test trigger logic

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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

(57)【要約】 【課題】 バーンインテストモードセット動作後に、外
部から電気的に容易に動作モード状態を確認することが
可能な半導体記憶装置を提供する。 【解決手段】 半導体記憶装置１０１中のバーンインモ
ード設定回路４６は、外部制御信号の第１の組合せによ
りバーンインモードが設定されたことを検出すると、バ
ーンインモード検出信号φBBを活性状態にする。降圧回
路１４は、バーンインモード検出信号φBBに応答して、
降圧動作を停止する。バーンインモード状態出力コント
ロール回路４７は、バーンインモード中に外部制御信号
の第２の組合せにより、外部から動作モードの確認が要
求されたことを検出すると、動作モード確認信号φwcbr
を活性状態とする。出力バッファ回路４９ｄは、信号φ
wcbrに応答して、バーンインモード検出信号φBBに応じ
た信号を入出力端子１９ｄに出力する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に、半導体記憶装置のテストの信頼性を向上する
ための構成に関する。より特定的には、この発明は、テ
スト動作時においてテストモード動作中であることを外
部から電気的に検出することが可能な半導体記憶装置の
構成に関する。
【０００２】
【従来の技術】半導体記憶装置の記憶容量の増大と回路
の複雑化に伴って、その出荷直前の段階において、製造
工程中に発生し潜在化している不良要因を有するチップ
が、一定の頻度で存在することは避けられない。
【０００３】すなわち、半導体記憶装置の構成要素であ
るＭＯＳトランジスタのゲート絶縁膜不良、配線間の層
間絶縁膜不良、配線不良および製造工程時に混入したパ
ーティクルに起因する不良が潜在化している場合があ
り、これをそのまま製品として出荷したのではいわゆる
「初期故障モード」での故障発生の原因となる。
【０００４】そこで、半導体記憶装置を高温高電圧の条
件下で動作させ、上記初期不良を顕在化させて、出荷前
の不良品を排除する、いわゆる「バーンイン」テストに
よるスクリーニングを行なうことが一般的である。一方
で、この「バーンイン」テスト時間は、単純な書込・読
込サイクルでもメモリ容量に比例して長くなり、テスト
時間の増大はチップコストの上昇に直結する。
【０００５】したがって、テストボード上に複数の半導
体記憶装置を配置し、多数の半導体記憶装置を並列にテ
ストする構成として、上記テスト時間の増大の抑制が図
られる。
【０００６】ところで、半導体記憶装置は、いわゆるＴ
ＴＬ（トランジスタトランジスタロジック）との互換性
の要請により、一般に標準電源電圧５Ｖで動作する。し
かしながら、微細トランジスタの耐圧低下とともに信頼
性の確保が困難になる。そこで、外部電源電圧は５Ｖ一
定のまま、半導体記憶装置内部において、電源電圧を、
たとえば内部電源電圧３．３Ｖに低下させる内部降圧回
路を搭載することが一般的である。
【０００７】上記のような内部降圧回路を搭載する半導
体記憶装置に対して、「バーンイン」テストを行なうた
めには、上記内部降圧回路の動作を停止させ、半導体記
憶装置の内部回路を外部電源電圧で動作させることが必
要である。このため、ユーザ側では使用しないが、メー
カ側で「バーンイン」テスト時に、外部からの制御信号
により半導体記憶装置の動作モードをテストモードとす
るための特殊テストモード回路が盛り込まれている。つ
まり、外部からの制御信号によりバーンインテストモー
ドが指定されたことが検知されると、内部降圧回路の動
作を停止する信号が発生される。
【０００８】上記のような、外部からの制御信号によっ
て、半導体記憶装置を所定のテストモード状態とするこ
とは、「バーンイン」テストに限らず、その他種々のテ
スト時においても行なわれる。
【０００９】バーンインテストにおいて、複数の半導体
記憶装置を並列テストする場合、上記のように外部制御
信号により各半導体記憶装置をバーンインテストモード
とすることが必要である。しかしながら、誤動作等によ
りバーンインテストモードにならない半導体記憶装置が
あると、外部電源電圧を上昇して動作させた場合も、当
該半導体記憶装置は内部降圧回路により発生する内部電
源電圧で動作することになる。このような状態では、加
速試験を行なうというバーンインテストの目的が達成で
きず、バーンインテスト結果の信頼性も損なわれること
になってしまう。
【００１０】そこで、従来は、たとえば、降圧回路を備
えた半導体記憶装置におけるバーンインテストでは、通
常動作時とバーンインモード時の個々の半導体記憶装置
の消費電流の差を測定し、バーンインモードに設定され
ているかどうかの判定を行なっていた。
【００１１】
【発明が解決しようとする課題】従来の半導体記憶装置
は、上記のとおり、「バーンイン」テスト等の特殊テス
トモード動作中に、各半導体記憶装置が特殊テストモー
ドに設定されているかどうかを容易に判定するための方
法が存在しなかった。
【００１２】このため、個々の半導体記憶装置に対し
て、消費電流の差による判定を行なうと、テスト時間の
増大を招く。しかも、バーンインテストモードが設定さ
れているかどうかの判定は、バーンインテスト中におい
ても適宜モニタする必要があり、これを上記のような方
法に依っていたのでは、ますますテスト時間の増大を招
き、ひいてはチップコストの上昇につながるという問題
点があった。
【００１３】したがって、この発明の目的は、バーンイ
ンテストなどの特殊テストモードに設定されていること
を外部から容易に判定することが可能な半導体記憶装置
を提供することである。
【００１４】この発明の他の目的は、特殊テストモード
が設定されていることを、通常の半導体記憶装置の読出
速度を劣化させることなく外部から確認することが可能
な半導体記憶装置を提供することである。
【００１５】
【課題を解決するための手段】請求項１記載の半導体記
憶装置は、行列状に配置される複数のメモリセルを有す
るメモリセルアレイと、外部アドレス信号に応じて対応
するメモリセルとの間で記憶データの読出動作を行なう
メモリセル選択手段と、動作モード指定信号に応答し
て、動作モード指定信号により予め定められた特定の動
作モードが指定されたことを検出し、モード検出信号を
活性とするモード検出手段と、複数の外部制御信号の所
定の組合せに応答して、動作モードの確認が要求された
ことを検出し、動作モード確認信号を活性とする動作確
認制御手段と、メモリセル選択手段により読出された記
憶データとモード検出信号を受けて、出力制御信号およ
び動作モード確認信号に応じて、いずれか一方を出力す
る出力バッファ手段とを備える。
【００１６】請求項２記載の半導体記憶装置は、請求項
１記載の半導体記憶装置の構成に加えて、出力される信
号に応じて電位レベルが制御される出力ノードをさらに
備え、出力バッファ手段は、出力制御信号および動作モ
ード確認信号がともに不活性の場合出力ノードを高イン
ピーダンス状態とし、出力制御信号が活性、動作モード
確認信号が不活性の場合、出力ノードを記憶データに応
じた電位とし、出力制御信号が不活性、動作モード確認
信号が活性の場合、出力ノードをモード検出信号に応じ
た電位とする。
【００１７】請求項３記載の半導体記憶装置は、請求項
２記載の半導体記憶装置の構成において、出力バッファ
手段は、記憶データを受けて出力制御信号に応じて、第
１の内部出力信号の対を出力する第１の出力制御手段を
含み、第１の出力制御手段は、第１の内部出力信号対と
して、出力制御信号が活性の場合記憶データに対応する
互いに相補な信号を、出力制御信号が不活性な場合とも
に不活性な信号を出力し、モード検出信号を受けて、動
作モード確認信号に応じて、第２の内部出力信号の対を
出力する第２の出力制御手段をさらに含み、第２の出力
制御手段は、第２の内部出力信号対として、動作モード
確認信号が活性な場合、モード検出信号に対応する互い
に相補な信号を、動作モード確認信号が不活性な場合、
ともに不活性な信号を出力し、第１および第２の内部出
力信号を受けて、ともに不活性な場合は不活性な駆動信
号対を、いずれか一方が活性な場合は対応する互いに相
補な駆動信号対を出力する駆動信号選択手段と、ゲート
電位が駆動信号対により制御され、第１および第２の電
源間に直列に接続され、かつ互いの接続点が出力ノード
に接続する第１導電型の第１のＭＯＳトランジスタ対と
をさらに含む。
【００１８】請求項４記載の半導体記憶装置は、請求項
２記載の半導体記憶装置の構成において、出力バッファ
手段は、記憶データを受けて出力制御信号に応じて、第
１の内部出力信号の対を出力する第１の出力制御手段を
含み、第１の出力制御手段は、第１の内部出力信号とし
て、出力制御信号が活性な場合記憶データに対応する互
いに相補な信号を、出力制御信号が不活性な場合ともに
不活性な信号を出力し、モード検出信号を受けて、動作
モード確認信号に応じて、第２の内部信号の対を出力す
る第２の出力制御手段をさらに含み、第２の出力制御手
段は、第２の内部出力信号として、動作モード確認信号
が活性な場合モード検出信号に対応する互いに相補な信
号を、動作モード確認信号が不活性な場合ともに不活性
な信号を出力し、ゲート電位が第１の内部信号対により
制御され、第１および第２の電源間に直列に接続され、
かつ互いの接続点が出力ノードに接続する第１導電型の
第１のＭＯＳトランジスタ対と、ゲート電位が第２の内
部信号対により制御され、第１および第２の電源間に直
列に接続され、かつ互いの接続点が出力ノードに接続す
る第１導電型の第２のＭＯＳトランジスタ対とをさらに
含む。
【００１９】請求項５記載の半導体記憶装置は、請求項
４記載の半導体記憶装置の構成において、第２のＭＯＳ
トランジスタ対のゲート幅が、第１のＭＯＳトランジス
タ対のゲート幅より小さい。
【００２０】
【発明の実施の形態】
［実施の形態１］図１は、本発明の実施の形態１の半導
体記憶装置１０１の構成を示す概略ブロック図である。
【００２１】図１において、半導体記憶装置１０１は、
外部制御信号入力端子（ノード）２ないし５を介して与
えられる外部制御信号／Ｗ、／ＯＥ、／ＲＡＳおよび／
ＣＡＳを受けて、内部制御信号を発生する制御信号発生
回路４１と、メモリセルが行列状に配列されるメモリセ
ルアレイ１７と、アドレス信号入力端子（ノード）８を
介して与えられる外部アドレス信号Ａ０〜Ａｉを受け、
制御信号発生回路４１の制御の下に内部行アドレス信号
および内部列アドレス信号を発生するアドレスバッファ
回路４２と、制御信号発生回路４１の制御の下に、活性
化され、アドレスバッファ回路４２から与えられる内部
行アドレス信号をデコードし、メモリセルアレイ１７の
行（ワード線）を選択するロウデコーダ回路４３を含
む。
【００２２】外部制御信号入力端子（ノード）２へ与え
られる信号／Ｗは、データ書込を指定するライトイネー
ブル信号である。外部制御信号入力端子（ノード）３へ
与えられる信号／ＯＥは、データ出力を指定する出力イ
ネーブル信号である。外部制御信号入力端子（ノード）
４へ与えられる信号／ＲＡＳは、半導体記憶装置の内部
動作を開始させ、かつ内部動作の活性期間を決定する行
アドレスストローブ信号である。この信号／ＲＡＳの活
性時、ロウデコーダ回路４３等のメモリセルアレイ１７
の行を選択する動作に関連する回路は活性状態とされ
る。外部制御信号入力端子（ノード）５へ与えられる信
号／ＣＡＳは、列アドレスストローブ信号であり、メモ
リセルアレイ１７における列を選択する回路を活性状態
とする。
【００２３】制御信号発生回路４１は、外部行ストロー
ブ信号／ＲＡＳに応じて、内部行ストローブ信号ＺＲＡ
ＳＦおよび外部行ストローブ信号／ＲＡＳの値を一旦ラ
ッチ回路（図示せず）において保持した後、内部行スト
ローブ信号ＺＲＡＳＦよりも一定の遅延時間をもって変
化するラッチ内部行ストローブ信号ＺＲＡＬＦを出力す
る。制御信号発生回路４１は、さらに、外部列ストロー
ブ信号／ＣＡＳに応じて、内部列ストローブ信号ＺＣＡ
ＳＦを、外部ライトイネーブル信号／Ｗに応じて、内部
ライトイネーブル信号ＺＷＥＦをそれぞれ出力する。
【００２４】半導体記憶装置１０１は、さらに、制御信
号発生回路４１の制御の下に活性化され、アドレスバッ
ファ回路４２からの内部列アドレス信号をデコードし、
メモリセルアレイ１７の列を選択する列選択信号を発生
するコラムデコーダ回路４５と、メモリセルアレイ１７
の選択された行に接続するメモリセルのデータを検知し
増幅するセンスアンプと、コラムデコーダ回路４５から
の列選択信号に応答してメモリセルアレイ１７の選択さ
れた列を内部データバス４８に接続するＩＯゲートと、
制御信号発生回路４１の制御の下に、データ読出時、内
部データバス４８に読出された内部読出データから外部
読出データＤＱ０〜ＤＱｊを生成して、データ入出力端
子１９ａ〜１９ｄへ出力する出力バッファ回路４９ａ〜
４９ｄを含む。図１においては、センスアンプとＩＯゲ
ートは１つのブロック１８で示す。出力バッファ回路４
９ａ〜４９ｄは、出力イネーブル信号／ＯＥに応じて制
御信号発生回路４１で発生される内部出力イネーブル信
号ＯＥＭの活性化（“Ｈ”レベルへの変化）に従って活
性状態とされる。
【００２５】半導体記憶装置１０１は、さらに、外部制
御信号／Ｗ、／ＯＥ、／ＲＡＳ、／ＣＡＳおよび外部ア
ドレス信号Ａ０〜Ａｉのうちの特定の外部アドレス信
号、たとえば、Ａ０とＡ１を受けて、バーンインモード
が指定されたことを検出し、バーンインモード検出信号
φBBを活性状態（“Ｌ”レベル状態）とするバーンイン
モード設定回路４６と、バーンインモード中において、
外部制御信号／Ｗ、／ＲＡＳ、／ＣＡＳおよび／ＯＥを
受けて制御信号発生回路４１から出力される信号ＺＲＡ
ＳＦ、ＺＲＡＬＦ、ＺＣＡＳＦおよびＺＷＥＦならびに
外部制御信号／ＯＥ（ＥＸＴ．／ＯＥ）の変化に応じ
て、動作モードの確認が要求されたことを検出し、動作
モード確認信号φwcbrを活性状態（“Ｌ”レベル状態）
とするバーンインモード状態出力コントロール回路４７
とを含む。
【００２６】出力バッファ回路４９ｄは、メモリセルア
レイ１７からの読出データＲＤ４とバーンインモード検
出信号φBBを受けて、内部出力イネーブル信号ＯＥＭお
よび動作モード確認信号φwcbrに制御されて以下の動作
をする。すなわち、内部出力イネーブル信号および動作
モード確認信号φwcbrがともに不活性な状態（信号ＯＥ
Ｍは“Ｌ”レベル、信号φwcbrは“Ｈ”レベル）では、
入出力端子１９ｄを高インピーダンス状態にする。内部
出力イネーブル信号ＯＥＭが活性状態（“Ｈ”レベル）
であって、動作モード確認信号φwcbrが不活性状態
（“Ｈ”レベル）である場合は、メモリセルアレイ１７
からの読出信号ＲＤ４を入出力端子１７ｄに出力する。
内部出力イネーブル信号ＯＥＭが不活性（“Ｌ”レベ
ル）であって、動作モード確認信号φwcbrが活性状態
（“Ｌ”レベル）である場合は、バーンインモード検出
信号φBBを入出力端子１９ｄに出力する。
【００２７】半導体記憶装置１０１は、さらに、外部電
源電圧ＥＸＴ．ＶCCを受けて、バーンイン検出信号φBB
に応じて、内部電源電圧ｉｎｔ．ＶCCとして、降圧電圧
ＶDLあるいは外部電源電圧ＥＸＴ．ＶCCを出力する降圧
回路１４を含む。降圧回路１４は、バーンインモード検
出信号φBBが不活性状態（“Ｌ”レベル）である場合
は、降圧電圧ＶDLを出力し、バーンインモード検出信号
φBBが活性状態（“Ｌ”レベル）である場合は、外部電
源電圧ＥＸＴ．ＶCCを出力する。
【００２８】次に、この発明に係る半導体記憶装置１０
１の動作をそのタイミングチャート図である図２を参照
して、簡単に説明する。
【００２９】以下の説明においては、「バーンイン」テ
ストについて説明するが、外部制御信号によって指定さ
れる特殊テストモードとしては他の動作モードであって
もよい。
【００３０】バーンインテスト動作モードは、３つの期
間を含む。バーンインテストを設定するセット動作期間
と、実際にバーンインテストが行なわれるバーンインテ
ストモード期間と、このバーンインテストをリセットす
るリセット動作期間である。
【００３１】セット動作においては、外部制御信号／Ｒ
ＡＳ（ＥＸＴ．／ＲＡＳ）の立下がり前に、信号／ＣＡ
Ｓおよび／Ｗがともに活性状態の“Ｌ”レベルとされ、
かつ外部アドレス信号のうち、たとえば、信号Ａ０が通
常動作時に与えられるハイレベル（ＶＩＨ）よりも十分
高い電圧レベルに設定される。さらに、外部アドレス信
号、たとえば、Ａ１を“Ｈ”レベルに設定する。すなわ
ち、いわゆる「ＷＣＢＲ＋スーパーＶCC」条件と外部ア
ドレス信号Ａ１が“Ｈ”レベルであるという条件が同時
に満たされることにより、バーンインテストモードがセ
ットされる。この条件が満足されると、バーンインモー
ド設定回路４６は、出力バッファ回路４９ｄおよび降圧
回路１４へバーンインモードが指定されたことを示す活
性なバーンインモード検出信号φBBを与える。
【００３２】降圧回路１４は、バーンインモード検出信
号φBBに応答して、降圧動作を停止し、外部電源電圧Ｅ
ＸＴ．ＶCCをそのまま出力する。したがって、以後は半
導体記憶装置１０１は、通常の動作電源電圧よりも高い
外部電源電圧ＥＸＴ．ＶCCで動作することとなり、加速
試験が実行される。
【００３３】バーンインテストモード中は、半導体記憶
装置１０１に対して、書込・読出サイクル等が実施さ
れ、動作不良が発生するか否かのテストが行なわれるこ
とになる。
【００３４】バーンインテストモード中において、外部
から半導体記憶装置１０１がバーンインモードに設定さ
れているか否かを検出するためには、たとえば、外部制
御信号／ＲＡＳの立下がり前に、信号／ＣＡＳおよび／
Ｗがともに活性状態の“Ｌ”レベルとされる、いわゆる
「ＷＣＢＲ条件」を満たすように、外部制御信号が変化
される。バーンインテストモード中において、この条件
が満たされたことをバーンインモード状態出力コントロ
ール回路４７が検出すると、バーンインモード状態出力
コントロール回路４７は、活性な動作モード確認信号φ
wcbrを出力バッファ回路４９ｄに与える。出力バッファ
回路４９ｄは、この動作モード確認信号φwcbrに応答し
て、バーンインモード検出信号φBBに応じた信号を入出
力端子１９ｄに出力する。
【００３５】したがって、バーンインモードの設定が指
定されたことをバーンインモード設定回路４６が正しく
検出し、バーンインモード検出信号φBBが活性状態
（“Ｌ”レベル）となっているか、あるいは検出が正し
く行なわれず、バーンインモード検出信号φBBが不活性
状態（“Ｈ”レベル）のままであるかを入出力端子１９
ｄの出力をモニタすることにより外部から確認すること
ができる。
【００３６】バーンインテストモードの終了において
は、再びＷＣＢＲ＋スーパーＶCC条件が指定され、かつ
外部アドレス信号Ａ１が“Ｌ”レベルに設定される。こ
の条件が満足されたことを、バーンインモード設定回路
４６が検出すると、バーンインモード設定回路４６は不
活性なバーンインモード検出信号φBB（“Ｈ”レベル）
を出力バッファ回路４９ｄおよび降圧回路１４に与え
る。
【００３７】降圧回路１４は、バーンインモード検出信
号φBBに応答して、再び降圧動作を開始し、外部電源電
圧ＥＸＴ．ＶCCを降圧した電圧ＶDLを内部電源電圧ｉｎ
ｔ．ＶCCとして半導体記憶装置１０１中の回路に供給す
る。
【００３８】なお、上記の例では、バーンインモードが
設定されているか否かの確認を、いわゆる「ＷＣＢＲ条
件」を満たすように外部制御信号を変化させることによ
り行なったが、外部制御信号の変化の組合せとしてはこ
の構成に限られず、別の組合せであっても構わない。
【００３９】図３は、降圧回路１４の動作を概念的に示
すブロック図である。図３において、電圧変換回路１２
は、外部電源電圧ＥＸＴ．ＶCCレベルを降圧電源電圧レ
ベルであるＶDLに変換する。スイッチ回路１３は、バー
ンインモード検出信号φBBに応じて、降圧回路１４の出
力を、バーンインモード時にはＥＸＴ．ＶCCレベルに、
通常動作時にはＶDLレベルに切換える。この降圧回路１
４の出力ｉｎｔ．ＶCCは、入出力回路１５、周辺回路１
６およびメモリセルアレイ１７等にそれぞれ供給され
る。
【００４０】図４は、降圧回路１４の回路構成の一例を
示す概略ブロック図である。定電圧発生回路５２は、降
圧された電源電圧ＶDLに相当する定電圧ＶREF を出力す
る。ＰチャネルＭＯＳトランジスタＱ１およびＱ２のソ
ースは、ともに外部電源電圧ＥＸＴ．ＶCCと接続し、ド
レインはともに抵抗体５６の一端に接続する。抵抗体５
６の他端は、接地ＶSSと接続している。ＰチャネルＭＯ
ＳトランジスタＱ１およびＱ２のドレインと抵抗体５６
との接続点の電位が、内部電源電圧ｉｎｔ．ＶCCとして
出力される。差動増幅器５３は、基準電位ＶREF と降圧
電源電圧ＶDLを抵抗体５６により分圧した電圧とを入力
として、その出力信号により、ＰチャネルＭＯＳトラン
ジスタＱ１のゲート電位を制御している。したがって、
ＰチャネルＭＯＳトランジスタＱ１を流れる電流値は、
差動増幅器５３からの負帰還によって制御され、トラン
ジスタＱ２が遮断状態のとき、接続点の電位である降圧
電圧ＶDLは一定値を保持する。
【００４１】ＰチャネルＭＯＳトランジスタＱ２のゲー
ト電位は、バーンインモード検出信号φBBによって制御
され、バーンインモード検出信号φBBが不活性状態
（“Ｈ”レベル）では、非導通状態となって、降圧回路
１４の出力ｉｎｔ．ＶCCとして降圧電圧ＶDLが出力され
る。一方、バーンインモード検出信号φBBが活性状態
（“Ｌ”レベル）では、ＰチャネルＭＯＳトランジスタ
Ｑ２は導通状態となって、降圧回路１４は、内部電源電
圧ｉｎｔ．ＶCCとして、外部電源電圧ＥＸＴ．ＶCCをそ
のまま出力することになる。
【００４２】図５は、外部電源電圧ＥＸＴ．ＶCCと内部
電源電圧ｉｎｔ．ＶCCとの関係を示すグラフであり、図
５（ａ）は、通常動作モードにおける関係を、図５
（ｂ）は、バーンインモードにおける関係をそれぞれ示
している。
【００４３】図５（ａ）を参照して、通常動作時におい
ては、入出力回路１５等に印加される内部電源電圧ｉｎ
ｔ．ＶCCレベルは、外部電源電圧ＥＸＴ．ＶCCが一定値
以上の領域では、一定値ＶDLに固定される。たとえば、
外部電源電圧ＥＸＴ．ＶCC＝５Ｖのとき、内部電源電圧
ｉｎｔ．ＶCC＝３．３Ｖ（＝ＶDL）となるように、電圧
変換回路１２が設計されている。
【００４４】バーンインモード時においては、図５
（ｂ）を参照して、内部電源電圧ｉｎｔ．ＶCCは、外部
電源電圧ＥＸＴ．ＶCCと等しくなっている。通常バーン
インモード時は、ｉｎｔ．ＶCC＝４．５Ｖまたはそれ以
上の電圧をメモリセルアレイ１７等に印加することによ
り、加速試験によるスクリーニングを行なっている。
【００４５】図６は、図１に示したバーンインモード設
定回路４６の具体的構成を示す回路図である。図６にお
いて、バーンインモード設定回路４６は、外部アドレス
信号入力端子８のうち、アドレス信号Ａ０が入力される
端子８ａとノードＮａの間に直列に接続されるＰチャネ
ルＭＯＳトランジスタ４６ａおよび４６ｂと、ノードＮ
ａと接地ノードＶSSの間に接続される高抵抗の抵抗素子
４６ｃを含む。ＭＯＳトランジスタ４６ａは、そのソー
スがアドレス入力端子８ａに接続され、そのゲートおよ
びドレインが相互接続される。ＭＯＳトランジスタ４６
ｂは、そのソースがＭＯＳトランジスタ４６ａのゲート
およびドレインに接続され、そのゲートに動作電源電圧
ＶCCを受け、そのドレインがノードＮａに接続される。
ＭＯＳトランジスタ４６ａおよび４６ｂは、十分大きな
電流駆動力を有するものとする。
【００４６】バーンインモード設定回路４６は、さら
に、ノードＮａ上の信号電位を増幅する２段の縦続接続
されたインバータ４６ｄおよび４６ｅと、制御信号／Ｗ
および／ＣＡＳを受けるゲート回路４６ｆと、インバー
タ４６ｅの出力信号とゲート回路４６ｆの出力信号を受
けるゲート回路４６ｇと、制御信号／ＲＡＳに応答し
て、ゲート回路４６ｇの出力信号をノードＮｂへ伝達す
るトランスファゲート３４ｈと、ノードＮｂ上の信号電
位をラッチする２段のインバータで構成されるラッチ回
路４６ｉと、制御信号／ＲＡＳに応答して、信号φBSを
接地電位レベルに放電するトランスファゲート４６ｊ
と、信号ＲＡＳに応答してノードＮｂの信号をφBSとし
て出力するトランスファゲート４６ｋとを含む。ゲート
回路４６ｆは、信号／Ｗおよび／ＣＡＳがともに“Ｌ”
レベルのときに“Ｈ”レベルの信号を出力する。ゲート
回路４６ｇは、インバータ回路４６ｅの出力信号および
ゲート回路４６ｆの出力信号がともに“Ｈ”レベルのと
きに“Ｈ”レベルの信号を出力する。トランスファゲー
ト４６ｈおよび４６ｊは、ＮチャネルＭＯＳトランジス
タで構成され、信号／ＲＡＳが“Ｈ”レベルのときに導
通する。トランスファゲート３４ｋは、たとえばＮチャ
ネルＭＯＳトランジスタで構成され、信号ＲＡＳが
“Ｈ”レベルのときに導通する。制御信号／Ｗ、／ＣＡ
Ｓおよび／ＲＡＳは図示しないバッファ回路の出力信号
であってもよく、また外部制御信号入力端子へ与えられ
る信号であってもよい。
【００４７】バーンインモード設定回路４６は、さら
に、外部アドレス信号Ａ１および信号φBSを入力とする
ゲート回路４６ｌと、外部アドレス信号Ａ１の反転信号
／Ａ１と信号φBSを入力とするゲート回路４６ｍと、Ｓ
Ｒフリップフロップ回路４６ｎをさらに含む。ゲート回
路４６ｌは、外部アドレス信号Ａ１および信号φBSがと
もに“Ｈ”レベルのときに“Ｈ”レベルの信号を出力
し、ゲート回路４６ｍは、信号／Ａ１および信号φBSが
ともに“Ｈ”レベルのときに“Ｈ”レベルの信号を出力
する。したがって、信号φBSが“Ｈ”レベルのときは、
ゲート回路４６ｌおよび４６ｍの出力信号は、外部アド
レス信号Ａ１に対応する互いに相補な出力となり、信号
φBSが“Ｌ”レベルのときは、ゲート回路４６ｌおよび
４６ｍの出力は、ともに“Ｌ”レベルとなる。
【００４８】ＳＲフリップフロップ回路４６ｎは、セッ
ト信号として、ゲート回路４６ｌの出力を受け、リセッ
ト信号Ｒとして、ゲート回路４６ｍの出力信号を受け
る。フリップフロップ回路４６ｍの出力信号の反転信号
／Ｑが、バーンインモード検出信号φBBとして出力され
る。
【００４９】次に、この図６に示すバーンインモード設
定回路４６の動作を、その動作波形である図７を参照し
て説明する。
【００５０】バーンインテストモードの設定に対するセ
ットリセットに関連する動作以外の動作モード（バーン
インテスト動作およびメモリアクセス動作等）において
は、外部アドレス入力端子８ａへ与えられる外部アドレ
ス信号Ａ１は、“Ｌ”レベルまたは仕様値で決定される
ハイレベル（ＶＩＨ）のレベルにある。ＭＯＳトランジ
スタ４６ｂは、そのソース（トランジスタ４６ａに接続
されるノード）の電位が、ＶCC＋Ｖthp 以上のときに導
通する。ＭＯＳトランジスタ４６ａは、導通時、外部ア
ドレス入力端子８ａへ与えられた信号電位をそのしきい
値電圧Ｖthp 分低下させてＭＯＳトランジスタ４６ｂの
ソースへ伝達する。
【００５１】したがって、ＭＯＳトランジスタ４６ａお
よび４６ｂは、外部アドレス入力端子８ａへ与えられる
電圧レベルがＶCC＋２・Ｖthp 以上となったときに、と
もに導通する。外部アドレス信号Ａ０の電圧レベルが通
常の“Ｈ”レベルであるＶＩＨ以下の場合には、したが
って、ＭＯＳトランジスタ４６ｂは非導通状態にあり、
抵抗４６ｃには電流が流れず、ノードＮａは接地電位レ
ベルに維持される。したがって、ゲート回路４６ｆの出
力信号の論理レベルにかかわらず、ゲート回路４６ｇの
出力信号は“Ｌ”レベルを維持し、信号／ＲＡＳがトグ
ルされても、バーンインモードセット指示信号φBSは
“Ｌ”レベルを維持する。
【００５２】一方、この外部アドレス信号入力端子８ａ
へ与えられる信号Ａ０のレベルが所定の条件、すなわ
ち、（ＶCC＋２・Ｖthp ）以上に設定されると、トラン
ジスタ４６ａおよび４６ｂが導通し、抵抗４６ｃに電流
が流れる。トランジスタ４６ａおよび４６ｂの電流駆動
能力は十分大きく、またそれらのオン抵抗は、抵抗素子
４６ｃの抵抗値よりも十分小さい。抵抗素子４６ｃに微
小電流が流れ、ノードＮａの電位が“Ｈ”レベル（ＶCC
レベル）に上昇し、インバータ回路４６ｄおよび４６ｅ
により増幅され、ゲート回路４６ｇへ与えられる。
【００５３】信号／Ｗおよび／ＣＡＳがともに“Ｌ”レ
ベルであるため、ゲート回路４６ｆの出力信号も“Ｈ”
レベルとなり、ゲート回路４６ｇの出力信号は“Ｈ”レ
ベルとされる。信号／ＲＡＳが“Ｈ”レベルのとき、ト
ランスファゲート４６ｈは導通状態にあり、このゲート
回路４６ｇの出力信号がノードＮｂに伝達されて、ラッ
チ回路４６ｉによりラッチされる。
【００５４】信号ＲＡＳは、信号／ＲＡＳと相補な信号
であり、この状態においては、トランスファゲート４６
ｋは非導通状態にある。信号φBSは、トランスファゲー
ト４６ｊが導通状態にあるため、“Ｌ”レベルに維持さ
れている。
【００５５】信号／ＲＡＳが“Ｌ”レベルに立下がる
と、トランスファゲート４６ｈが非導通状態とされ、ゲ
ート回路４６ｇの出力部はノードＮｂと分離される。ト
ランスファゲート４６ｊもまた非導通状態となる。この
とき、信号ＲＡＳがハイレベルになり、トランスファゲ
ート４６ｋが導通して、信号φBSが“Ｈ”レベルへ立上
がる。
【００５６】このとき、外部アドレス信号Ａ１が“Ｈ”
レベルであると、ゲート回路４６ｌの出力信号は“Ｈ”
レベルに、ゲート回路４６ｍの出力は“Ｌ”レベルとな
る。したがって、ＳＲフリップフロップ回路４６ｎの出
力信号がセットされ、出力信号の反転信号である信号／
Ｑが“Ｌ”レベルに立下がる。すなわち、バーンインモ
ード検出信号φBBが“Ｌ”レベルに立下がることにな
る。
【００５７】信号／ＲＡＳが“Ｈ”レベルへ立下がり、
バーンインモードセット動作が完了すると、トランスフ
ァゲート４６ｈは導通状態とされ、一方、トランスファ
ゲート４６ｋが非導通状態とされる。これにより、ノー
ドＮｂの信号電位の伝達が禁止される。トランスファゲ
ート４６ｊが信号／ＲＡＳにより導通状態となり、バー
ンインモードセット指示信号φBSが“Ｌ”レベルとな
る。このとき、ゲート回路４６ｌおよび４６ｍの出力
は、外部アドレス信号Ａ１の信号レベルに関わりなく、
“Ｌ”レベルとなる。したがって、ＳＲフリップフロッ
プ回路４６ｎから出力されるバーンインモード検出信号
φBBは、“Ｌ”レベルを維持することになる。
【００５８】バーンインモードリセット動作において
も、同様に、ＷＣＢＲ＋スーパーＶCCの条件が満足され
るため、信号φBSは、制御信号／ＲＡＳに従って変化す
る。つまり、再びバーンインモードセット指示信号φBS
が“Ｈ”レベルに立上がり、このとき、外部アドレス信
号Ａ１が“Ｌ”レベルに維持されていると、信号／Ａ１
は“Ｈ”レベルであるため、ゲート回路４６ｍの出力信
号は“Ｈ”レベルに、ゲート回路４６ｌの出力は“Ｌ”
レベルとなる。したがって、ＳＲフリップフロップ回路
４６ｎはリセットされるので、その出力信号の反転信号
であるバーンインモード検出信号φBBは、不活性状態
（“Ｈ”レベル）に変化する。
【００５９】なお、スーパーＶCC条件を検出するための
ＭＯＳトランジスタ４６ａは複数個設けられてもよい。
【００６０】図８は、図１に示した半導体記憶装置１０
１における出力バッファ回路４９ａの構成を示す回路図
である。なお、出力バッファ回路４９ｂおよび４９ｃの
構成も、同様である。
【００６１】出力バッファ回路４９ａは、ＮＡＮＤゲー
ト回路５０ａ、５０ｂ、インバータ回路５０ｃ、５０
ｄ、５０ｅおよびＮチャネルＭＯＳトランジスタ５０
ｆ、５０ｇを含む。
【００６２】電源電位ＶCCと、接地電位ＶSSとの間に、
ＮチャネルＭＯＳトランジスタ５０ｆおよび５０ｇが直
列に接続される。トランジスタ５０ｆおよび５０ｇの間
のノードＮ１が、外部出力端子１９ａと接続される。
【００６３】ＮＡＮＤゲート５０ａは、入力端子に内部
出力イネーブル信号ＯＥＭとデータバス４８からの信号
ＲＤ１とを受ける。ＮＡＮＤゲート５０ａの出力端子と
トランジスタ５０ｆのゲートとの間にインバータ回路５
０ｃが接続される。
【００６４】ＮＡＮＤゲート５０ｂは、信号ＯＥＭとデ
ータバス４８からの信号ＲＤ１がインバータ回路５０ｅ
により反転された信号とを受ける。ＮＡＮＤゲート５０
ｂの出力端子とトランジスタ５０ｇのゲートとの間にイ
ンバータ回路５０ｄが接続される。
【００６５】したがって、出力バッファ回路４９ａは以
下のような動作をする。信号ＯＥＭが“Ｌ”レベルであ
る場合は、信号ＲＤ１の値にかかわらず、トランジスタ
５０ｆおよび５０ｇはオフ状態であるので、外部出力端
子１９ａは高インピーダンス状態である。
【００６６】一方、信号ＯＥＭが“Ｈ”レベルである場
合、読出データＲＤ１が“Ｈ”レベルのときは、ＮＡＮ
Ｄゲート回路５０ａの出力は“Ｌ”レベルとなって、イ
ンバータ回路５０ｃの出力信号は“Ｈ”レベルとなる。
つまり、ＮチャネルＭＯＳトランジスタ５０ｆは導通状
態となる。これに対して、ＮＡＮＤゲート回路５０ｂの
出力は、“Ｈ”レベルであって、インバータ回路５０ｄ
の出力は“Ｌ”レベルとなる。つまりＮチャネルＭＯＳ
トランジスタ５０ｇは遮断状態となる。したがって、出
力端子１９ａの電位は“Ｈ”レベルとなる。
【００６７】一方、読出データＲＤ１が“Ｌ”レベルの
場合は、上述したのと各信号レベルは反対の値となり、
ＮチャネルＭＯＳトランジスタ５０ｆは遮断状態に、Ｎ
チャネルＭＯＳトランジスタ５０ｇは導通状態となる。
したがって、出力端子１９ａは“Ｌ”レベルになる。
【００６８】図９は、出力バッファ回路４９ｄの構成を
示す回路図である。出力バッファ回路４９ａ〜４９ｃと
異なる点は、メモリセル１７からの読出データＲＤ４だ
けでなく、バーンインモード検出信号φBBに対応する信
号を選択的に出力できる構成となっていることである。
【００６９】すなわち、出力バッファ回路４９ｄは、大
きくは、出力駆動回路５０１と読出データ出力制御回路
５０３とバーンインモード検出信号出力制御回路５０４
とを含む。バーンインモード検出信号出力制御回路５０
４は、バーンインモード検出信号φBBおよび動作モード
確認信号φwcbrを受けるＮＯＲ回路５１ａと、バーンイ
ンモード検出信号φBBを受けるインバータ回路５１ｃ
と、インバータ回路５１ｃの出力と動作モード確認信号
φwcbrを受けるＮＯＲ回路５１ｂとを含む。読出データ
出力制御回路５０３は、内部出力イネーブル信号ＯＥＭ
と読出データＲＤ４の論理積と、ＮＯＲ回路５１ａの出
力を受け否定論理和信号を出力する複合ゲート回路５１
ｄと、読出信号ＲＤ４を受けるインバータ回路５１ｆ
と、インバータ回路５１ｆの出力と信号ＯＥＭの論理積
値とＮＯＲ回路５１ｂの出力との否定論理和信号を出力
する複合ゲート５１ｅとを含む。したがって、複合ゲー
ト回路５１ｄおよび５１ｅの１つの入力には、バーンイ
ンモード検出信号出力制御回路５０４からのバーンイン
モード検出信号φBBに応じた信号がそれぞれ入力し、２
つ目の入力には、それぞれ読出信号ＲＤ４およびその反
転信号が入力する。複合ゲート回路５１ｄおよび５１ｅ
においては、まずこの読出信号ＲＤ４およびその反転信
号と内部出力イネーブル信号ＯＥＭとの論理積がそれぞ
れ生成される。すなわち、信号ＯＥＭの値に応じて、上
記論理積値は、信号ＲＤ４の値にかかわらず“Ｌ”レベ
ルとなるか、信号ＲＤ４の値に応じた互いに相補な値と
なる。一方、バーンインモード検出信号出力制御回路５
０４の出力も、動作モード確認信号φwcbrに応じて、バ
ーンインモード検出信号φBBの値にかかわらず“Ｌ”レ
ベルとなるか、信号φBBに応じた互いに相補な信号対と
なる。したがって、複合ゲート回路５１ｄおよび５１ｅ
の出力は、内部出力イネーブル信号ＯＥＭにより制御さ
れる読出信号ＲＤ４に応じた信号対と動作モード確認信
号φwcbrにより制御されるバーンインモード検出信号φ
BBに応じた信号対のうち、いずれか互いに相補な信号と
なっている信号対を選択的に出力することになる。
【００７０】出力駆動回路５０１は、電源電位ＶCCと接
地電位ＶSSとの間に直列に接続されるＮチャネルＭＯＳ
トランジスタ５０ｆおよび５０ｇと、複合論理ゲート回
路５１ｄとＮチャネルＭＯＳトランジスタ５０ｆのゲー
トとの間に接続されるインバータ回路５０ｃと、複合ゲ
ート回路５１ｅの出力とＮチャネルＭＯＳトランジスタ
５０ｇのゲートとの間に接続されるインバータ回路５０
ｄとを含む。ＮチャネルＭＯＳトランジスタ５０ｆと５
０ｇの接続点は、入出力端子１９ｄと接続している。
【００７１】以下、出力バッファ回路４９ｄの動作につ
いてさらに詳しく説明する。まず、通常動作時における
出力バッファ回路４９ｄの動作について説明する。この
場合、動作モード確認信号φwcbrは常に不活性（“Ｈ”
レベル）状態である。したがって、ＮＯＲ回路５１ａお
よび５１ｂの出力は、バーンインモード検出信号φBBの
レベルに関わりなく、ともに“Ｌ”レベルである。した
がって、ＮＯＲ回路５１ａの出力を一方の入力として受
ける複合ゲート回路５１ｄの出力は、信号ＯＥＭと読出
信号ＲＤ４の論理積値と、“Ｌ”レベルの信号との否定
論理和値となるので、信号ＯＥＭと読出信号ＲＤ４の論
理積値の反転信号となる。同様にして、複合ゲート回路
５１ｅの出力は、信号ＯＥＭと読出信号ＲＤ４の反転信
号との論理積値の反転信号となる。
【００７２】したがって、信号ＯＥＭが“Ｌ”レベルで
ある場合、読出信号ＲＤ４の信号レベルに関わりなく、
複合論理ゲート回路５１ｄおよび５１ｅの出力は、とも
に“Ｈ”レベルとなる。ＮチャネルＭＯＳトランジスタ
５０ｆおよび５０ｇのゲートには、複合論理ゲート５１
ｄおよび５１ｅの出力信号の反転信号が入力するので、
ＮチャネルＭＯＳトランジスタ５０ｆおよび５０ｇはと
もに非導通状態となる。すなわち、入出力端子１９ｄは
高インピーダンス状態となる。
【００７３】一方、信号ＯＥＭが“Ｈ”レベルであっ
て、読出信号ＲＤ４も“Ｈ”レベルである場合、複合論
理ゲート５１ｄの出力信号は、“Ｌ”レベルとなってそ
の反転信号がゲートに入力するＮチャネルＭＯＳトラン
ジスタ５０ｆは導通状態となる。これに対して、複合ゲ
ート回路５１ｅの出力信号は、“Ｈ”レベルとなるの
で、その反転信号がゲートに入力するＮチャネルＭＯＳ
トランジスタ５０ｇは遮断状態となる。すなわち、入出
力端子１９ｄの電位は“Ｈ”レベルとなる。
【００７４】信号ＯＥＭが“Ｈ”レベルであって、読出
信号ＲＤ４が“Ｌ”レベルである場合は、上記とは逆
に、ＮチャネルＭＯＳトランジスタ５０ｆは遮断状態と
なり、ＮチャネルＭＯＳトランジスタ５０ｇは導通状態
となる。したがって、入出力端子１９ｄの電位は、
“Ｌ”レベルとなる。
【００７５】すなわち、通常動作においては、信号ＯＥ
Ｍが“Ｌ”レベルである場合は、出力端子１９ｄは高イ
ンピーダンス状態となり、信号ＯＥＭが“Ｈ”レベルで
ある場合は、入出力端子１９ｄの電位は、読出信号ＲＤ
４に応じた電位となる。
【００７６】次に、外部制御信号／ＲＡＳ、／ＣＡＳお
よび／Ｗと外部アドレス信号Ａ０が、前述した「ＷＣＢ
Ｒ＋スーパーＶCC」条件を満たすように変化された後の
出力バッファ回路４９ｄの動作について説明する。この
とき、信号ＯＥＭは常に“Ｌ”レベルである。
【００７７】この場合、半導体記憶装置１０１が正常に
バーンインテストモードに設定されているときは、バー
ンインモード検出信号φBBは、活性状態（“Ｌ”レベ
ル）となっている。図１０は、このような状態におい
て、外部から半導体記憶装置１０１の動作モードの確認
を行なった場合の出力バッファ回路４９ｄの動作を示す
タイミングチャートである。
【００７８】バーンインテストモード中において、外部
から半導体記憶装置１０１の動作モードを確認するため
に、前述のように、たとえば外部制御信号／ＲＡＳ、／
ＣＡＳおよび／Ｗを「ＷＣＢＲ条件」を満たすように変
化させると、バーンインモード状態出力コントロール回
路４７が、動作モード確認要求がされたことを検出し
て、動作モード確認信号φwcbrを活性状態（“Ｌ”レベ
ル）に変化させる。このとき、入力信号φBBおよびφ
wcbrがともに“Ｌ”レベルとなるＮＯＲ回路５１ａの出
力は、“Ｈ”レベルとなる。これに対して、一方の入力
である信号φwcbrが“Ｌ”レベルであり、他方の入力で
ある信号φBBの反転信号が“Ｈ”レベルであるＮＯＲ回
路５１ｂの出力は“Ｌ”レベルである。
【００７９】したがって、ＮＯＲ回路５１ａの出力信号
を一方の入力とする複合ゲート回路５１ｄの出力信号
は、“Ｌ”レベルとなる。複合ゲート回路５１ｄの出力
信号の反転信号がゲートに入力するＮチャネルＭＯＳト
ランジスタ５０ｆは、導通状態となる。
【００８０】これに対して、ＮＯＲ回路５１ｂの出力信
号を一方の入力とする複合ゲート回路５１ｅの出力信号
は、“Ｈ”レベルとなる。この信号の反転信号がゲート
に入力するＮチャネルＭＯＳトランジスタ５０ｇは非導
通状態となる。したがって、入出力端子１９ｄは、高イ
ンピーダンス状態から、その出力が“Ｈ”レベルである
状態に変化する。
【００８１】以上の動作により、バーンインテストモー
ド中において、外部から外部制御信号の組合せにより、
半導体記憶装置１０１に対して動作モードの確認を要求
すると、バーンインモード動作を制御するバーンインモ
ード検出信号φBBが活性状態の場合は、入出力端子１９
ｄの電位が“Ｈ”レベルとなって、半導体記憶装置１０
１がバーンインテストモード状態であることを確認する
ことが可能である。
【００８２】一方、図１１は、外部制御信号／ＲＡＳ、
／ＣＡＳおよび／Ｗと外部アドレス信号Ａ０とを「ＷＣ
ＢＲ＋スーパーＶCC条件」を満たすように変化させた場
合に、当該半導体記憶装置１０１が誤動作等により正常
にバーンインモードに設定されなかったときの外部から
の動作モード確認要求に対する出力バッファ回路４９ｄ
の動作を示すタイミングチャートである。
【００８３】この場合、バーンインモード検出信号φBB
は不活性状態（“Ｈ”レベル）のままである。外部から
の動作モード確認要求として、外部制御信号／ＲＡＳ、
／ＣＡＳおよび／Ｗが「ＷＣＢＲ条件」を満たすように
変化されると、動作モード確認信号φwcbrは“Ｌ”レベ
ルに変化する。バーンインモード検出信号φBBは“Ｈ”
レベルであるから、ＮＯＲゲート回路５１ａの出力は
“Ｌ”レベルとなり、ＮＯＲゲート回路５１ｂの出力は
“Ｈ”レベルとなる。
【００８４】したがって、複合ゲート回路５１ｄの出力
信号は“Ｈ”レベルとなるので、その反転信号をゲート
に受けるＮチャネルＭＯＳトランジスタ５０ｆは遮断状
態となる。一方、複合ゲート回路５１ｅの出力信号は
“Ｌ”レベルとなり、その反転信号をゲートに受けるＮ
チャネルＭＯＳトランジスタ５０ｇは導通状態となる。
つまり、入出力端子１９ｄは、高インピーダンス状態か
らその電位が“Ｌ”レベルである状態へと変化する。
【００８５】以上の動作により、外部制御信号／ＲＡ
Ｓ、／ＣＡＳおよび／Ｗと外部アドレス信号Ａ０を「Ｗ
ＣＢＲ＋スーパーＶCC条件」を満たすように変化させる
ことで、半導体記憶装置１０１に対するバーンインモー
ドセット動作が完了した後、外部制御信号の組合せによ
り動作モード確認要求がなされると、バーンインモード
検出信号φBBの状態に応じた電位変化が入出力端子１９
ｄに現われることになる。
【００８６】したがって、たとえば、多数の半導体記憶
装置１０１を並列にバーンインテストを行なっている場
合でも、容易に各半導体記憶装置１０１がバーンインテ
スト動作を行なっているか否かを確認することが可能で
ある。すなわち、各半導体記憶装置１０１の動作モード
の確認に要する時間を短縮することが可能でテスト時間
の短縮やバーンインテストの信頼性の向上を達成するこ
とが可能である。
【００８７】図１２は、バーンインモード状態出力コン
トロール回路４７の構成を示す回路図である。
【００８８】図１２を参照して、バーンインモード状態
出力コントロール回路４７は、外部行アドレスストロー
ブ信号／ＲＡＳを受けて、制御信号発生回路４１におい
て発生されるＺＲＡＳＦ信号またはこの信号から一定時
間遅延して変化するＺＲＡＬＦ信号のいずれかが“Ｌ”
レベルのとき“Ｈ”レベルを出力するＮＡＮＤ回路９１
と、前記ＮＡＮＤ回路９１の出力を受けるインバータ回
路９９と、インバータ回路９９の出力を受けるインバー
タ回路９Ａと、外部列アドレスストローブ信号／ＣＡＳ
に応じて制御信号発生回路４１で発生されるＺＣＡＳＦ
信号を受けて、インバータ回路９９および９Ａの出力信
号によって制御され、インバータ回路９９および９Ａの
出力がそれぞれ“Ｌ”レベルおよび“Ｈ”レベルのとき
活性状態となるクロックドインバータ回路９５と、イン
バータ回路９９および９Ａの出力信号により制御され、
インバータ回路９９および９Ａの出力がそれぞれ“Ｈ”
レベルおよび“Ｌ”レベルのとき活性状態となるクロッ
クドインバータ回路９６とインバータ回路９Ｂとで構成
されるラッチ回路９Ｆと、ラッチ回路９Ｆの出力を受け
るインバータ回路９Ｄと、信号ＺＲＡＳＦおよび信号Ｚ
ＲＡＬＦを受けるＮＯＲ回路９３と、ＮＯＲ回路９３の
出力とインバータ回路９Ｄの出力を受けるＮＡＮＤ回路
９２と、外部ライトイネーブル信号／Ｗに応じて制御信
号発生回路４１で発生される信号ＺＷＥＦを受け、イン
バータ回路９９および９Ａの出力信号により制御され、
インバータ回路９９および９Ａの出力がそれぞれ“Ｌ”
レベルおよび“Ｈ”レベルのときに活性状態となるクロ
ックドインバータ回路９７と、インバータ回路９９およ
び９Ａの出力信号により制御され、インバータ回路９９
および９Ａの出力がそれぞれ“Ｈ”レベルおよび“Ｌ”
レベルのときに活性状態となるクロックドインバータ回
路９８とインバータ回路９Ｃとで構成されるラッチ回路
９Ｇと、ラッチ回路９Ｇの出力と、ＮＡＮＤ回路９２と
の出力を受けるＮＯＲ回路９４と、ＮＯＲ回路９４の出
力を受けるインバータ回路９Ｅと、外部出力イネーブル
信号ＥＸＴ．ＯＥを受けるバッファ回路９Ｈと、バッフ
ァ回路９Ｈの出力とインバータ回路９Ｅの出力とを受け
るＮＯＲ回路９Ｊと、ＮＯＲ回路９Ｊの出力を受けて動
作モード確認信号φwcbrを出力するインバータ回路９Ｋ
とを含む。
【００８９】図１３は、バーンインモード状態出力コン
トロール回路４７の動作を示すタイミングチャートであ
る。
【００９０】図１３を参照して、以下バーンインモード
状態出力コントロール回路４７の動作について説明す
る。
【００９１】以下では、外部出力イネーブル信号ＥＸ
Ｔ．ＯＥは活性状態（“Ｌ”レベル）であるものとす
る。時刻ｔ１において、外部制御信号／ＣＡＳおよび／
Ｗが“Ｈ”レベルから活性状態である“Ｌ”レベルに変
化すると、それに応じて制御信号発生回路４１は、時刻
ｔ２において内部列ストローブ信号ＺＣＡＳＦおよび内
部ライトイネーブル信号ＺＷＥＦをともに“Ｌ”レベル
に変化させる。このとき、信号ＺＲＡＳＦおよび信号Ｚ
ＲＡＬＦはともに“Ｈ”レベルであるため、ＮＡＮＤ回
路９１の出力は“Ｌ”レベルであって、インバータ回路
９９および９Ａの出力は、それぞれ“Ｈ”レベルおよび
“Ｌ”レベルとなる。したがって、クロックドインバー
タ９５および９７は活性状態となって、それぞれ信号Ｚ
ＣＡＳＦおよび信号ＺＷＥＦの反転信号を出力する。
【００９２】時刻ｔ３において、外部行ストローブ信号
／ＲＡＳが、“Ｈ”レベルから“Ｌ”レベルに変化する
と、それに応答して制御信号発生回路４１は、時刻ｔ４
において内部行ストローブ信号ＺＲＡＳＦを“Ｌ”レベ
ルに変化させる。このときＮＡＮＤ回路９１の出力信号
も“Ｈ”レベルに変化し、インバータ回路９９および９
Ａの出力は、それぞれ“Ｌ”レベルおよび“Ｈ”レベル
に変化する。したがって、ラッチ回路９Ｆおよび９Ｇは
開状態となって、クロックドインバータ回路９５および
９７の出力信号をそれぞれ保持する。つまり、以後ラッ
チ回路９Ｆおよび９Ｇの状態がリセットされるまで、ラ
ッチ回路９Ｆおよび９Ｇはともに“Ｌ”レベルの信号を
出力することになる。
【００９３】インバータ回路９Ｄは、ラッチ回路９Ｆの
出力を受けて、“Ｈ”レベルの信号を出力している。時
刻ｔ４からｔ５の間の期間は、内部行ストローブ信号Ｚ
ＲＡＳＦは“Ｌ”レベルであり、内部ラッチ行ストロー
ブ信号ＺＲＡＬＦは“Ｈ”レベルであるので、ＮＯＲゲ
ート回路９３の出力は、“Ｌ”レベルである。したがっ
て、ＮＯＲゲート回路９３の出力とインバータ回路９Ｄ
の出力を受けるＮＡＮＤ回路９２の出力は“Ｌ”レベル
である。ＮＡＮＤ回路９２の出力とラッチ回路９Ｇの出
力を受けるＮＯＲゲート回路の出力は、“Ｌ”レベルで
あって、このＮＯＲゲート回路９４の出力を受けるイン
バータ回路９Ｅの出力信号は、“Ｈ”レベルである。し
たがって、一方の入力が“Ｌ”レベルであり、他方の入
力が“Ｈ”レベルであるＮＯＲゲート回路９Ｊの出力
は、“Ｌ”レベルであって、インバータ回路９Ｋの出力
信号である動作モード確認信号φwcbrは“Ｈ”レベルで
ある。
【００９４】時刻ｔ５において、内部ラッチ行ストロー
ブ信号ＺＲＡＬＦが“Ｈ”レベルから“Ｌ”レベルに変
化すると、ＮＯＲ回路９３の出力は、“Ｈ”レベルに変
化する。したがって、ＮＡＮＤ回路９２の出力信号も
“Ｌ”レベルに変化し、それに応じてＮＯＲゲート回路
９４の出力も“Ｈ”レベルに変化するので、時刻ｔ６に
おいてＮＯＲ回路９４の出力を受けるインバータ回路９
Ｅの出力信号が“Ｌ”レベルとなるのに応じて、信号φ
wcbrも“Ｌ”レベルに変化することになる。
【００９５】すなわち、外部制御信号／ＲＡＳ、／ＣＡ
Ｓおよび／Ｗが、いわゆる「ＷＣＢＲ条件」を満たすよ
うに変化することにより、動作モード確認信号φ
wcbrは、“Ｈ”レベルから“Ｌ”レベルに変化すること
になる。
【００９６】時刻ｔ９において、外部行ストローブ信号
／ＲＡＳが“Ｌ”レベルから“Ｈ”レベルに変化するこ
とに応答して、時刻ｔ１０において、制御信号発生回路
４１が内部行ストローブ信号ＺＲＡＳＦを“Ｌ”レベル
から“Ｈ”レベルに変化させる。このとき、信号ＺＲＡ
ＳＦおよび信号ＺＲＡＬＦを受けるＮＯＲゲート回路９
３の出力は、“Ｌ”レベルに変化する。したがって、Ｎ
ＯＲゲート回路９３の出力を一方の入力として受けるＮ
ＡＮＤ回路９２の出力は、他方の入力であるインバータ
回路９Ｄの信号レベルにかかわらず、“Ｈ”レベルに変
化する。ＮＡＮＤゲート回路９２の出力を一方の入力と
して受けるＮＯＲゲート回路９４の出力は、他方の入力
であるラッチ回路９Ｇの出力信号レベルにかかわらず、
“Ｌ”レベルとなる。したがって、その反転信号と
“Ｌ”レベルの信号を受けるＮＯＲゲート回路９Ｊの出
力の反転信号である動作モード確認信号φwcbrは、時刻
ｔ１１において、“Ｈ”レベルに変化することになる。
【００９７】以上説明したとおり、外部出力イネーブル
信号ＥＸＴ．ＯＥが“Ｌ”レベルの場合、バーンインモ
ード状態出力コントロール回路４７は、外部制御信号／
ＲＡＳ、／ＣＡＳおよび／Ｗが、いわゆる「ＷＣＢＲ条
件」を満たしたときに、出力信号φwcbrを活性状態
（“Ｌ”レベル）に変化させることになる。
【００９８】一方、外部出力イネーブル信号ＥＸＴ．Ｏ
Ｅが不活性状態（“Ｈ”レベル）の場合、バーンインモ
ード状態出力コントロール回路４７の出力信号φ
wcbrは、常に非活性状態（“Ｈ”レベル）を維持する。
【００９９】つまり、多数の半導体記憶装置１０１を並
列にテストしている場合、外部からの外部出力イネーブ
ル信号ＥＸＴ．ＯＥによって指定された半導体記憶装置
が入出力端子１９ｄにバーンインモード検出信号φBBに
応じた信号を出力することになる。
【０１００】バーンインモード動作中に、動作モード確
認信号φwcbrを活性状態とするために、上記の構成では
「ＷＣＢＲ条件」を満たすように外部制御信号を変化さ
せる構成としたが、上記のような構成に限定されること
なく、他の外部制御信号の組合せを用いることも可能で
ある。
【０１０１】以上のような構成により、バーンインモー
ド中において、外部制御信号の組合せにより、動作モー
ド確認信号φwcbrを活性状態とすることで、入出力端子
１９ｄの電位レベルを、バーンインモード検出信号φBB
の電位レベルに応じて変化させることが可能である。す
なわち、入出力端子１９ｄの電位レベルをモニタするこ
とで、半導体記憶装置１０１がバーンインモードに設定
されているか否かを確認することが可能となる。
【０１０２】［実施の形態２］図１４は、本発明の実施
の形態２の半導体記憶装置１０１における入出力端子１
９ｄに信号を出力する出力バッファ回路４９ｆの構成を
示す回路図である。
【０１０３】その他の部分の構成は、実施の形態１にお
ける半導体記憶装置１０１と同様であり、以下ではその
説明を省略する。
【０１０４】実施の形態２における出力バッファ回路４
９ｆが、実施の形態１における４９ｄと異なる点は、以
下の２点である。
【０１０５】すなわち、第１には、読出データ出力制御
回路５０６においては、信号ＯＥＭおよび読出データ信
号ＲＤ４をＮＡＮＤ回路５２ａが受け、信号ＯＥＭと読
出データ信号ＲＤ４がインバータ回路５２ｃで反転され
た信号をＮＡＮＤ回路５２ｂが受ける構成となっている
点である。
【０１０６】第２には、出力駆動回路５０５において、
読出データ出力制御回路５０６からの出力信号に応じて
制御される１対のＮチャネルＭＯＳトランジスタ５０ｆ
および５０ｇと並列に、バーンインモード検出信号出力
制御回路５０４からの出力信号に応じて制御されるもう
１対のＮチャネルＭＯＳトランジスタ５２ｈおよび５２
ｉを有する構成となっている点である。ここで、１対の
ＮチャネルＭＯＳトランジスタ５２ｈおよび５２ｉのゲ
ート幅は、もう１対のＮチャネルＭＯＳトランジスタ５
２ｆおよび５２ｇのゲート幅よりも小さな値に設定して
ある。
【０１０７】実施の形態１における出力バッファ回路４
９ｄにおいては、出力駆動回路５０１は、通常動作にお
いては読出データ出力制御回路５０３からの出力信号に
応じて制御され、バーンインモードにおいては、バーン
インモード検出信号出力制御回路５０４からの出力信号
に応じて制御される構成となっていた。このように、出
力駆動回路５０１を、読出データの出力とバーンインモ
ード検出信号の出力とに共有する構成とするために、複
合ゲート回路５１ｄおよび５１ｅを用いる必要があっ
た。しかしながら、一般に、ＣＭＯＳゲート回路の動作
速度は、入力信号数の増加とともに低下する傾向がある
ので、このような構成では通常動作におけるメモリセル
１７からの記憶データの読出動作速度が劣化してしまう
という欠点を有していた。
【０１０８】実施の形態２においては、上記のような問
題点を解決するために、通常動作において読出データに
応じて入出力端子１９ｄの電位を制御するＮチャネルＭ
ＯＳトランジスタ対５２ｆおよび５２ｇと、バーンイン
モードにおいてバーンインモード検出信号に応じて入出
力端子１９ｄの電位を制御するＮチャネルＭＯＳトラン
ジスタ対５２ｈおよび５２ｉとを別個に設ける構成とし
ている。
【０１０９】すなわち、出力バッファ回路４９ｆは、大
きくは、バーンインモード検出信号出力制御回路５０４
と、出力駆動回路５０５と、読出データ出力制御回路５
０６とを含む。
【０１１０】バーンインモード検出信号出力制御回路５
０４は、バーンインモード検出信号φBBと動作モード確
認信号φwcbrとを受けるＮＯＲゲート回路５１ａと、信
号φ BBを受けるインバータ回路５１ｃと、インバータ回
路５１ｃの出力と信号φwcbrを受けるＮＯＲゲート回路
５１ｂとを含む。
【０１１１】読出データ出力制御回路５０６は、内部ラ
イトイネーブル信号ＯＥＭと読出データ信号ＲＤ４とを
受けるＮＡＮＤ回路５２ａと、読出データ信号ＲＤ４を
受けるインバータ回路５２ｃと、インバータ回路５２の
出力と信号ＯＥＭとを受けるＮＡＮＤ回路５２ｂとを含
む。
【０１１２】出力駆動回路５０５は、電源電位ＶCCと接
地電位ＶSSとの間に直列に接続される１対のＮチャネル
ＭＯＳトランジスタ５２ｆおよび５２ｇと、もう１対の
ＮチャネルＭＯＳトランジスタ５２ｈおよび５２ｉと、
ＮＡＮＤ回路５２ａとＮチャネルＭＯＳトランジスタ５
２ｆのゲートとの間に接続されるインバータ回路５２ｄ
と、ＮＡＮＤ回路５２ｂとＮチャネルＭＯＳトランジス
タ５２ｇのゲートとの間に接続されるインバータ回路５
２ｅとを含む。ＮチャネルＭＯＳトランジスタ５２ｈの
ゲートとＮＯＲゲート回路５１ａの出力とが接続し、Ｎ
チャネルＭＯＳトランジスタ５２ｉのゲートとＮＯＲゲ
ート回路５１ｂの出力とが接続している。
【０１１３】したがって、通常動作においては、実施の
形態１におけるのと同様に、信号ＯＥＭが“Ｌ”レベル
の場合は、ＮＡＮＤ回路５２ａおよび５２ｂの出力信号
はともに“Ｈ”レベルとなって、その反転信号によって
制御されるＮチャネルＭＯＳトランジスタ５２ｆおよび
５２ｇはともに遮断状態となり、それらの接続点に接続
される入出力端子１９ｄは高インピーダンス状態とな
る。
【０１１４】信号ＯＥＭが“Ｈ”レベルである場合は、
読出データＲＤ４が“Ｈ”レベルの場合、ＮチャネルＭ
ＯＳトランジスタ５２ｆが導通状態に、ＮチャネルＭＯ
Ｓトランジスタ５２ｇが遮断状態となって、入出力端子
１９ｄの電位は“Ｈ”レベルとなる。一方、信号ＯＥＭ
が“Ｈ”レベルであって、読出データＲＤ４が“Ｌ”レ
ベルである場合は、ＮチャネルＭＯＳトランジスタ５２
ｆは遮断状態に、ＮチャネルＭＯＳトランジスタ５２ｇ
は導通状態となって、入出力端子１９ｄの電位は“Ｌ”
レベルとなる。
【０１１５】すなわち、信号ＯＥＭが“Ｌ”レベルであ
る場合は、入出力端子１９ｄは高インピーダンス状態で
あり、信号ＯＥＭが“Ｈ”レベルである場合は、入出力
端子１９ｄの電位は、読出データＲＤ４に応じて変化す
ることになる。
【０１１６】バーンインモードにおいては、バーンイン
モード検出信号は活性状態（“Ｌ”レベル）であるの
で、動作モード確認信号φwcbrが活性状態（“Ｌ”レベ
ル）となると、ＮＯＲゲート回路５１ａの出力信号は
“Ｈ”レベルに、ＮＯＲゲート回路５１ｂの出力は
“Ｌ”レベルとなる。したがって、ＮチャネルＭＯＳト
ランジスタ５２ｈは導通状態に、ＮチャネルＭＯＳトラ
ンジスタ５２ｉは遮断状態となって、入出力端子１９ｄ
の電位は“Ｈ”レベルとなる。
【０１１７】一方、動作モード確認信号φwcbrが“Ｌ”
レベルとなったときに、バーンインモード検出信号φBB
が不活性状態（“Ｈ”レベル）である場合は、Ｎチャネ
ルＭＯＳトランジスタ５２ｉは導通状態に、Ｎチャネル
ＭＯＳトランジスタ５２ｈは遮断状態となって、入出力
端子１９ｄの電位は“Ｌ”レベルとなる。
【０１１８】すなわち、実施の形態１と同様に、上記の
ような構成によっても、バーンインモード中に、外部制
御信号の組合せにより、動作モード確認信号φwcbrを活
性状態とし、入出力端子１９ｄの電位をモニタすること
で、半導体記憶装置１０１がバーンインモードに設定さ
れているか否かを外部から確認することが可能である。
このとき、通常動作時に入出力端子１９ｄの電位を制御
する信号の伝達経路中には複合ゲートが存在せず、本質
的に図８と同様の構成となっているので、読出速度が低
下することもない。
【０１１９】しかも、動作モードの確認動作において
は、入出力端子１９ｄの電位は、通常動作における記憶
データの読出動作における場合ほど高速に変化する必要
はない。そこで、ＮチャネルＭＯＳトランジスタ対５２
ｆおよび５２ｇに比べて、ＮチャネルＭＯＳトランジス
タ対５２ｈおよび５２ｉの電流駆動能力は小さくするこ
とが可能であり、ＮチャネルＭＯＳトランジスタ５２ｈ
および５２ｉの、たとえば、ゲート幅をＮチャネルＭＯ
Ｓトランジスタ対５２ｆおよび５２ｇのゲート幅よりも
小さくすることが可能である。したがって、出力駆動回
路５０５において、ＮチャネルＭＯＳトランジスタ対５
２ｆおよび５２ｇの他にＮチャネルＭＯＳトランジスタ
対５２ｈおよび５２ｉを設けた場合においても、レイア
ウト面積の増大を抑制することが可能である。
【図面の簡単な説明】
【図１】 本発明の実施の形態１の半導体記憶装置の構
成を示す概略ブロック図である。
【図２】 実施の形態１の動作を示すタイミングチャー
トである。
【図３】 実施の形態１における降圧回路の構成を示す
概略ブロック図である。
【図４】 実施の形態１における降圧回路の構成を示す
回路図である。
【図５】 降圧回路の動作を示す動作説明図であり、
（ａ）は通常動作における降圧回路の動作を、（ｂ）は
バーンインモードにおける降圧回路の動作を示す動作説
明図である。
【図６】 実施の形態１におけるバーンインモード設定
回路の構成を示す回路図である。
【図７】 バーンインモード設定回路の動作を示すタイ
ミングチャートである。
【図８】 実施の形態１における第１の出力バッファ回
路の構成を示す回路図である。
【図９】 実施の形態１における第２の出力バッファ回
路の構成を示す回路図である。
【図１０】 第２の出力バッファ回路の動作を示す第１
のタイミングチャートである。
【図１１】 第２の出力バッファ回路の動作を示す第２
のタイミングチャートである。
【図１２】 実施の形態１におけるバーンインモード状
態出力コントロール回路の構成を示す回路図である。
【図１３】 バーンインモード状態出力コントロール回
路の動作を示すタイミングチャートである。
【図１４】 実施の形態２における出力バッファ回路の
構成を示す回路図である。
【符号の説明】
２ ライトイネーブル信号入力端子、３ アウトプット
イネーブル信号入力端子、４ 行ストローブ信号入力端
子、５ 列ストローブ信号入力端子、８ 外部アドレス
信号入力端子、１２ 電圧変換回路、１３ スイッチ回
路、１４ 降圧回路、１５ 入出力回路、１６ 周辺回
路、１７ メモリセルアレイ、１８ センスアンプ＋Ｉ
Ｏ回路、１９ａ、１９ｂ、１９ｃ、１９ｄ 入出力端
子、４１制御信号発生回路、４２ アドレスバッファ回
路、４３ ロウデコーダ回路、４５ コラムデコーダ回
路、４６ バーンインモード設定回路、４７ バーンイ
ンモード状態出力コントロール回路、４８ データバ
ス、４９ａ、４９ｂ、４９ｃ、４９ｄ、４９ｆ 出力バ
ッファ回路。

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 行列状に配置される複数のメモリセルを
    有するメモリセルアレイと、 外部アドレス信号に応じて、対応するメモリセルとの間
    で記憶データの読出動作を行なうメモリセル選択手段
    と、 動作モード指定信号に応答して、前記動作モード指定信
    号により予め定められた特定の動作モードが指定された
    ことを検出し、モード検出信号を活性とするモード検出
    手段と、 複数の外部制御信号の所定の組合せに応答して、前記動
    作モードの確認が要求されたことを検出し、動作モード
    確認信号を活性とする動作確認制御手段と、 前記メモリセル選択手段により読出された前記記憶デー
    タと前記モード検出信号を受けて、外部からの出力制御
    信号および前記動作モード確認信号に応じて、いずれか
    一方を出力する出力バッファ手段とを備える、半導体記
    憶装置。
  2. 【請求項２】 出力されるべき信号に応じて、電位レベ
    ルが制御される出力ノードをさらに備え、 前記出力バッファ手段は、 前記出力制御信号および前記動作モード確認信号がとも
    に不活性の場合、前記出力ノードを高インピーダンス状
    態とし、 前記出力制御信号が活性、前記動作モード確認信号が不
    活性の場合、前記出力ノードを前記記憶データに応じた
    電位とし、 前記出力制御信号が不活性、前記動作モード確認信号が
    活性の場合、前記出力ノードを前記モード検出信号に応
    じた電位とする、請求項１記載の半導体記憶装置。
  3. 【請求項３】 前記出力バッファ手段は、 前記記憶データを受けて、前記出力制御信号に応じて、
    第１の内部出力信号の対を出力する第１の出力制御手段
    を含み、 前記第１の出力制御手段は、 前記第１の内部出力信号対として、前記出力制御信号が
    活性の場合、前記記憶データに対応する互いに相補な信
    号を、前記出力制御信号が不活性な場合、ともに不活性
    な信号を出力し、 前記モード検出信号を受けて、前記動作モード確認信号
    に応じて、第２の内部出力信号の対を出力する第２の出
    力制御手段をさらに含み、 前記第２の出力制御手段は、 前記第２の内部出力信号対として、前記動作モード確認
    信号が活性な場合、前記モード検出信号に対応する互い
    に相補な信号を、前記動作モード確認信号が不活性な場
    合、ともに不活性な信号を出力し、 前記第１および前記第２の内部出力信号を受けて、とも
    に不活性な場合は不活性な駆動信号対を、いずれか一方
    が活性な場合は対応する互いに相補な駆動信号対を出力
    する駆動信号選択手段と、 ゲート電位が前記駆動信号対により制御され、第１およ
    び第２の電源間に直列に接続され、かつ互いの接続点が
    前記出力ノードに接続する第１導電型の第１のＭＯＳト
    ランジスタ対とをさらに含む、請求項２記載の半導体記
    憶装置。
  4. 【請求項４】 前記出力バッファ手段は、 前記記憶データを受けて、前記出力制御信号に応じて、
    第１の内部出力信号の対を出力する第１の出力制御手段
    を含み、 前記第１の出力制御手段は、 前記第１の内部出力信号として、前記出力制御信号が活
    性な場合前記記憶データに対応する互いに相補な信号
    を、前記出力制御信号が不活性な場合ともに不活性な信
    号を出力し、 前記モード検出信号を受けて、前記動作モード確認信号
    に応じて、第２の内部信号の対を出力する第２の出力制
    御手段をさらに含み、 前記第２の出力制御手段は、 前記第２の内部出力信号として、前記動作モード確認信
    号が活性な場合前記モード検出信号に対応する互いに相
    補な信号を、前記動作モード確認信号が不活性な場合と
    もに不活性な信号を出力し、ゲート電位が前記第１の内
    部信号対により制御され、第１および第２の電源間に直
    列に接続され、かつ互いの接続点が前記出力ノードに接
    続する第１導電型の第１のＭＯＳトランジスタ対と、 ゲート電位が前記第２の内部信号対により制御され、第
    １および第２の電源間に直列に接続され、かつ互いの接
    続点が前記出力ノードに接続する第１導電型の第２のＭ
    ＯＳトランジスタ対とをさらに含む、請求項２に記載の
    半導体記憶装置。
  5. 【請求項５】 前記第２のＭＯＳトランジスタ対のゲー
    ト幅が、前記第１のＭＯＳトランジスタ対のゲート幅よ
    り小さい、請求項４記載の半導体記憶装置。
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