JP2000339996A - 半導体記憶装置およびそのバーンインテスト方法 - Google Patents

半導体記憶装置およびそのバーンインテスト方法

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Junichi Suzuki
潤一 鈴木
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Abstract

(57)【要約】 【課題】 通常時の動作を阻害することなくバーンイン
テスト時間を短縮すること。 【解決手段】 決定回路６０は、バーンインテスト時の
み複数のメモリ部１０，２０を同時に動作させる動作制
御手段として働く。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、種類の異なる複数
のメモリ部を混載した半導体記憶装置に関するものであ
る。
【０００２】
【従来の技術】周知のように、複数のメモリを混載した
半導体メモリの製造時には、バーンインテストが実施さ
れる。ここで、「バーンイン（burn-in）」とは、スク
リーニング（screening）のひとつの方法で、１２５℃
位の高温で動作させ、弱いものをわざと故障させる方法
をいう。
【０００３】従来、このバーンインテストは、通常動作
状態で行われているため、一つ一つのメモリ部にしかス
トレスをかけることができない。そのため、バーンイン
時にもおのおのそのメモリ部を切り替え、別個にストレ
スをかけねばならない。その結果、従来のバーンインテ
ストでは、存在するメモリ部が多いとその分時間がかか
る。
【０００４】図５に従来の半導体記憶装置の構成例を示
す。図示の半導体記憶装置は、ＲＯＭ部１０とＲＯＭ部
２０の２種類のメモリ部を備えている。ここでは、ＲＯ
Ｍ部１０を第１のメモリ部とも呼び、ＲＯＭ２０部を第
２のメモリ部とも呼ぶことにする。第１及び第２のメモ
リ部１０及び２０の各々は、アドレスによりデコードさ
れるメモリセルアレイ及びその周辺回路を備えている。
【０００５】詳述すると、第１のメモリ部（ＲＡＭ部）
１０は、第１のメモリセルアレイ１１と、第１のアドレ
スバッファ１２と、第１のアドレスデコーダ１３と、第
１のＸデコーダ１４と、第１のＹセレクタ１５と、第１
のセンス増幅器１６とを有する。同様に、第２のメモリ
部（ＲＡＭ部）２０は、第２のメモリセルアレイ２１
と、第２のアドレスバッファ２２と、第２のアドレスデ
コーダ２３と、第２のＸデコーダ２４と、第２のＹセレ
クタ２５と、第２のセンス増幅器１６とを有する。
【０００６】第１及び第２のアドレスバッファ１２及び
２２には、アドレスAD0,AD1,．．．が供給される。第１
及び第２のアドレスバッファ１２及び２２は、それぞ
れ、第１及び第２のアドレスデコーダ１３及び２３に接
続されている。第１のアドレスデコーダ１３は第１のＸ
デコーダ１４と第１のＹセレクタ１５に接続される一
方、第２のアドレスデコーダ２３は第２のＸデコーダ２
４と第２のＹセレクタ２５に接続されている。第１のＸ
デコーダ１４と第１のＹセレクタ１５は第１のメモリセ
ルアレイ１１に接続される一方、第２のＸデコーダ２４
と第２のＹセレクタ２５は第２のメモリセルアレイ２１
に接続されている。第１のメモリセルアレイ１１は第１
のセンス増幅器１６に接続される一方、第２のメモリセ
ルアレイ２１は第２のセンス増幅器２６に接続されてい
る。
【０００７】半導体記憶装置は、更に、ＲＡＭ部１０を
書込モードにするための書込可能回路（Ｗ／Ｅ）３０
と、第１のメモリ部選択信号pin０’によりＲＡＭ部１
０の第１のアドレスバッファ１２につながり、第１のメ
モリセルアレイ１１を動作、非動作状態にする第１の選
択回路４１’と、第２のメモリ部選択信号pin１’によ
りＲＯＭ部２０の第２のアドレスバッファ２２につなが
り、第２のメモリセルアレイ２１を動作、非動作状態に
する第２の選択回路４２’とを有する。
【０００８】書込可能回路３０は第１のセンス増幅器１
６に接続されている。第１の選択回路４１’は第１のイ
ンバータ４６を介して第１のアドレスバッファ１２へ第
１のチップ選択信号CE10を供給し、第２の選択回路４
２’は第２のインバータ４７を介して第２のアドレスバ
ッファ２２へ第２のチップ選択信号CE20を供給する。
【０００９】また、入出力（Ｉ／Ｏ）ピンを少なくする
ために、これらのメモリ部の混載回路では共通のＩ／Ｏ
ピンを持ち、共通の入出力バッファ回路（Ｉ／Ｏ）５０
を持ち、アドレスピン数を減らす為、共通のアドレスピ
ンを持つ。共通入出力バッファ回路５０は、書込可能回
路３０と第１及び第２の選択回路４１’及び４２’に接
続されている。
【００１０】従来、このような種類の異なる複数のメモ
リ部を混載した半導体記憶装置の製造時において実施す
るバーンインテストは、通常動作状態と同じ状態で行わ
れている。
【００１１】すなわち、図５に図示した半導体記憶装置
においては、第１及び第２の選択回路４１’、４２’の
どちらかに論理「Ｌ」信号が入った場合に、選択される
メモリ部が決定される。
【００１２】まず、第１の選択回路４１’に第１のメモ
リ部選択信号pin０’として論理「Ｌ」信号が入ったと
しよう。この場合、第１の選択回路４１’および第１の
インバータ４６を通してＲＡＭ部（第１のメモリ部）１
０に論理「Ｈ」レベルの第１のチップ選択信号CE10が供
給され、ＲＡＭ部１０が選択状態となる。
【００１３】次に、第２の選択回路４２’に第２のメモ
リ部選択信号pin１’として論理「Ｌ」信号が入ったと
しよう。この場合、第２の選択回路４２’および第２の
インバータ４７を通してＲＯＭ部２０に論理「Ｈ」レベ
ルの第２のチップ選択信号CE20が供給され、ＲＯＭ部２
０が選択状態となる。
【００１４】尚、第１及び第２の選択回路４１’及び４
２’に供給される第１及び第２メモリ部選択信号pin
０’及びpin１’の両方とも論理「Ｈ」信号であった場
合は、ＲＡＭ部１０、ＲＯＭ部２０ともに非動作状態と
なる。
【００１５】これに対して、第１及び第２メモリ部選択
信号pin０’及びpin１’の両方とも論理「Ｌ」信号の時
は、上記の理由により共通入出力バッファ回路５０を持
っているため、ＲＯＭ部２０とＲＡＭ部１０が同時に動
作状態になって出力が重なってしまうのを防ぐため、Ｒ
ＯＭ部２０とＲＡＭ部１０が両方とも動作状態とはなら
ないようにしなければならない。
【００１６】本発明に関連する先行技術も種々知られて
いる。例えば、特開平６−８４３９６号公報（以下、
「先行技術１」と呼ぶ）には、ダイナミック・バイアス
テスト（ＢＴ）時間を短縮し生産性の向上をはかるよう
にした「半導体記憶装置」が記載されている。この先行
技術１に記載された半導体記憶装置では、セクション選
択回路を、テスト信号が非能動レベルのときは第２のア
ドレス信号に従ってセクション選択信号のうちの１つを
選択レベルにし、能動レベルのときは全てのセクション
選択信号を選択レベルにする回路とする。テスト信号が
能動レベルのときは全セクションが並列に動作する。
【００１７】また、特開平４−２９８９００号公報（以
下、「先行技術２」と呼ぶ）には、動作ストレス加速試
験（ＢＴ試験）装置の回路構成を簡単にし、同時にＢＴ
試験が実施できる数を増加させることができ、ＢＴ試験
装置の価格を低減すると共に信頼性及び汎用性を向上さ
せることができる「半導体メモリ装置」が記載されてい
る。この先行技術２では、特定の端子に基準電圧より高
いレベルの電圧が印加されたときに能動レベルとなる電
圧検視信号を発生する電圧検知回路を設けている。ま
た、電圧検知信号が能動レベルのときクロック信号を発
生するクロック発生回路を設けている。このクロック信
号によりテスト用の各信号を発生するテスト信号発生回
路を設けている。そして、電圧検知信号が能動レベルの
ときテスト用の各信号を内部回路へ供給する切換回路を
設けている。
【００１８】更に、特開平６−６０６９７号公報（以
下、「先行技術３」と呼ぶ）には、バーンインテスト時
間を短縮するようにした「半導体メモリ装置」が開示さ
れている。先行技術３では、バーンインテストモードを
検出するバーンインテストモード検出回路を設けてい
る。また、バーンインテストモード時にはメモリセルア
レイのメモリセル行を通常動作時の複数倍同時に選択す
るように動作する切換回路を設けている。
【００１９】また、特開平６−７６５９９号公報（以
下、「先行技術４」と呼ぶ）には、全ワード線を選択す
る時間を短縮し、バーンインテスト時間を短縮するよう
にした「半導体記憶装置」が開示されている。この先行
技術４では、行選択回路を、テスト行選択信号が非活性
化状態のときはアドレス信号に従って複数のワード線の
うちの１本を選択する通常の動作を行い、テスト行選択
信号が活性化状態のときは全ワード線から切離される回
路とする。テスト行選択信号に従って複数のワード線の
うちの少なくとも２本を同時に選択し、非活性化状態の
ときは全ワード線から切離されるテスト行選択回路を設
けている。
【００２０】更に、特開平７−２４４９９８号公報（以
下、「先行技術５」と呼ぶ）には、通常動作時における
動作速度を阻害することなる、バーンイン試験時に全メ
モリセルを同時に選択状態とすることができ、バーンイ
ン試験に要する時間を短縮することが可能な「半導体メ
モリ装置」が開示されている。先行技術５では、行デコ
ーダの最終段にはインバータ回路によって構成された電
位供給回路が設けられている。これらの電位供給回路に
は電源Ｖddと電源Ｖxxが供給されている。電源Ｖxxは通
常動作時にＶss、バーンイン試験時に電源Ｖdd以上のレ
ベルとされる。バーンイン試験において、電位供給回路
のうち、選択されたワード線に接続された電位供給回路
には電圧Ｖddが供給され、非選択のワード線に接続され
た電位供給回路には電源Ｖxxが供給される。したがっ
て、全ワード線がハイレベルとされる。
【００２１】
【発明が解決しようとする課題】上述したように、従来
の半導体記憶装置では、ＲＯＭ部とＲＡＭ部が同時に動
作状態になることは無く、一つ一つのメモリ部にしかア
クセスすることができない。そのため、バーンインテス
ト時には、図６（Ａ）に示す如く、おのおのそのメモリ
部が存在する分だけ、バーンインテストをしなくてはな
らない。
【００２２】したがって、本発明の課題は、スタティッ
ク・ランダムアクセスメモリ（SRAM）、ダイナミック・
ランダムアクセスメモリ（DRAM）、フラッシュ・メモ
リ、マスクROMなど、種類の異なるメモリ部を混載した
半導体記憶装置において、通常時の動作を阻害すること
なくバーンインテスト時間を短縮するために、バーンイ
ンテスト時のみ複数のメモリ部が動作状態になるように
し、短いバーンインテスト時間で、長時間バーンインテ
ストを行うのと同等の効果を得ることにある。
【００２３】上述した先行技術１〜５は、いずれも、同
種の複数のメモリ部を持つ半導体記憶装置を前提として
いると考えられ、本発明のように種類の異なる複数のメ
モリ部を混載した半導体記憶装置とは対象とするものが
異なる。又、先行技術１は、出力系が制御されていなの
で、セル部よりの出力が出力部でぶつかったときに貫通
電流が流れるという問題がある。特に、ＲＯＭの場合、
データが固定されているので、そういった状況が起こり
得る。先行技術２は、半導体記憶装置に係る発明という
よりも、ＢＴ試験装置自身の発明であるといえる。
【００２４】
【課題を解決するための手段】本発明は、上記の目的を
達成するために次のような技術的構成を採用する。すな
わち、本発明によれば、種類の異なる複数のメモリ部を
持つ半導体記憶装置において、バーンインテスト時のみ
前記複数のメモリ部を同時に動作させる動作制御手段を
有することを特徴とする半導体記憶装置が得られる。
【００２５】
【作用】バーンインテスト時のみ外部より信号を入れ、
複数のメモリ部を同時に動作状態にすることにより、複
数のメモリ部に同時にストレスをかけることができる。
その結果、別々にバーンインテストをする場合に比べる
と、メモリ部の中でもっとも大きいメモリ部のみをバー
ンインテストするのと同じ時間だけで済むようにでき
る。図６（Ｂ）に各セルを１回分アクセスする時のタイ
ミングチャートを示す。
【００２６】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。
【００２７】図１を参照すると、本発明の一実施の形態
による半導体記憶装置は、第１及び第２の選択回路４
１’及び４２’と第１及び第２のインバータ４６及び４
７の代わりに、第１及び第２の選択回路４１及び４２と
決定回路６０とを備えている点を除いて、図５に示した
ものと同様の構成を有する。従って、図５に示されたも
のと同様の構成要素には同一の参照符号を付し、重複説
明を避けるために、これらの説明を省略する。
【００２８】第１の選択回路４１は、第１のメモリ部選
択信号pin０により、ＲＡＭ部１０を動作状態にするた
めの回路であり、第２の選択回路４２は、第２のメモリ
部選択信号pin１により、ＲＯＭ部２０を動作状態にす
るための回路である。決定回路６０は、外部よりの信号
と、第１及び第２の選択回路４１、４２からの信号を受
けて、ＲＡＭ部１０とＲＯＭ部２０の選択状態を決定す
るための回路である。第１の選択回路４１と第２の選択
回路４２は決定回路６０と接続されており、決定回路６
０は、共通入出力バッファ回路５０に接続されている。
決定回路６０には外部ピンより制御信号が入るようにな
っており、決定回路６０はＲＡＭ部１０とＲＯＭ部２０
に接続されている。また、これらＲＡＭ部１０とＲＯＭ
部２０は共通入出力バッファ回路５０に接続されてお
り、共通入出力バッファ回路５０が、外部入出力ピンに
接続されている。
【００２９】図２に決定回路６０の真理値表を示す。バ
ーンインテスト時に外部ピンから論理「Ｈ」レベルの制
御信号が供給されると、第１及び第２の選択回路４１，
４２からの信号の如何に拘らず、第１及び第２のチップ
選択信号CE10，CE20は両方とも論理「Ｈ」レベルの信号
となり、ＲＯＭ部１０、ＲＯＭ部２０は共に動作状態に
なる。
【００３０】一方、通常動作時には外部ピンから論理
「Ｌ」レベルの制御信号が供給される。この状態におい
て、第１の選択回路４１からの信号が論理「Ｌ」レベ
ル、第２の選択回路４２からの信号が論理「Ｈ」レベル
の場合、第１のチップ選択信号CE10は論理「Ｈ」レベ
ル、第２のチップ選択信号CE20は論理「Ｌ」レベルとな
る。逆に、第１の選択回路４１からの信号が論理「Ｈ」
レベル、第２の選択回路４２からの信号が論理「Ｌ」レ
ベルの場合、第１のチップ選択信号CE10は論理「Ｌ」レ
ベル、第２のチップ選択信号CE20は論理「Ｈ」レベルと
なる。また、第１及び第２の選択回路４１，４２からの
信号が両方とも論理「Ｈ」レベルの場合、第１及び第２
のチップ選択信号CE10，CE20は両方とも論理「Ｌ」レベ
ルとなる。そして、第１及び第２の選択回路４１，４２
からの信号が両方とも論理「Ｌ」レベルの場合も、第１
及び第２のチップ選択信号CE10，CE20は両方とも論理
「Ｌ」レベルとなる。
【００３１】図３に図２に示した真理値表を満足する決
定回路６０の一例を示す。図示の決定回路６０は、第１
及び第２のＮＯＲ回路６１及び６２と、第１及び第２の
インバータ６３及び６４と、第１及び第２のＮＡＮＤ回
路６５及び６６と、第３のインバータ６７と、第３及び
第４のＮＡＮＤ回路６８及び６９とから構成されてい
る。
【００３２】第１のＮＯＲ回路６１には第１の選択回路
４１からの第１の選択信号と外部ピンからの制御信号と
が供給されており、第２のＮＯＲ回路６２には第２の選
択回路４２からの第２の選択信号と外部ピンからの制御
信号とが供給されている。第１のＮＯＲ回路６１は、第
１の選択信号と制御信号とのＮＯＲをとり、第１のＮＯ
Ｒ結果信号を出力する。第２のＮＯＲ回路６２は、第２
の選択信号と制御信号とのＮＯＲをとり、第２のＮＯＲ
結果信号を出力する。第１のＮＯＲ結果信号は第１のイ
ンバータ６３と第２のＮＡＮＤ回路６６とに供給され
る。第２のＮＯＲ結果信号は第２のインバータ６４と第
１のＮＡＮＤ回路６５とに供給される。
【００３３】第１のインバータ６３は第１のＮＯＲ結果
信号を反転して、第１の反転結果信号を出力する。第２
のインバータ６４は第２のＮＯＲ結果信号を反転して、
第２の反転結果信号を出力する。第１の反転結果信号は
第１のＮＡＮＤ回路６５に供給される一方、第２の反転
結果信号は第２のＮＡＮＤ回路６６に供給される。第１
のＮＡＮＤ回路６５は、第１の反転結果信号と第２のＮ
ＯＲ結果信号とのＮＡＮＤをとり、第１のＮＡＮＤ結果
信号を出力する。第２のＮＡＮＤ回路６６は、第２の反
転結果信号と第１のＮＯＲ結果信号とのＮＡＮＤをと
り、第２のＮＡＮＤ結果信号を出力する。
【００３４】第３のインバータ６７には外部ピンから制
御信号が供給されている。第３のインバータ６７は制御
信号を反転して、第３の反転結果信号を出力する。この
第３の反転結果信号は第３及び第４のＮＡＮＤ回路６８
及び６９に供給される。一方、第３及び第４のＮＡＮＤ
回路６８及び６９には、それぞれ、第１及び第２のＮＡ
ＮＤ回路から第１及び第２のＮＡＮＤ結果信号が供給さ
れる。第３のＮＡＮＤ回路６８は、第１のＮＡＮＤ結果
信号と第３の反転結果信号とのＮＡＮＤをとり、第３の
ＮＡＮＤ結果信号を第２のチップ選択信号CE20として出
力する。第４のＮＡＮＤ回路６９は、第２のＮＡＮＤ結
果信号と第３の反転結果信号とのＮＡＮＤをとり、第４
のＮＡＮＤ結果信号を第１のチップ選択信号CE10として
出力する。
【００３５】第１のチップ選択信号CE10は、ＲＡＭ部１
０の第１のアドレスバッファ１２と共通入出力バッファ
回路５０とに供給されており、一方、第２のチップ選択
信号CE20は、ＲＯＭ２０の第２のアドレスバッファ２２
と共通入出力バッファ回路５０とに供給されている。
【００３６】次に、図１乃至図３を参照して、本実施の
形態に係る半導体記憶装置の動作について説明する。こ
こでは、ＲＡＭ部１０とＲＯＭ部２０は、決定回路６０
を通して供給される第１及び第２のチップ選択信号CE1
0、CE20がそれぞれ論理「Ｈ」レベルの時に、動作状態
になると仮定する。
【００３７】最初に通常動作について説明する。この場
合、外部ピンから供給される制御信号は論理「Ｌ」レベ
ルの信号である。この場合には、第１及び第２の選択回
路４１、４２のどちらかに論理「Ｌ」信号が入った場合
に、選択されるメモリ部が決定される。
【００３８】まず、第１の選択回路４１に第１のメモリ
部選択信号pin０として論理「Ｌ」レベルの信号が入力
し、第２の選択回路４２に第２のメモリ部選択信号pin
１として論理「Ｈ」レベルの信号が入力したとしよう。
この場合、第１の選択回路４１を通して決定回路６０に
第１の選択信号として論理「Ｌ」レベルの信号が入ると
共に、第２の選択回路４２を通して決定回路６０に第２
の選択信号として論理「Ｈ」レベルの信号が入る。
【００３９】第１の選択信号が論理「Ｌ」レベル、制御
信号が論理「Ｌ」レベルなので、第１のＮＯＲ回路６１
は論理「Ｈ」レベルの第１のＮＯＲ結果信号を出力す
る。一方、第２の選択信号が論理「Ｈ」レベル、制御信
号が論理「Ｌ」レベルなので、第２のＮＯＲ回路６２は
論理「Ｌ」レベルの第２のＮＯＲ結果信号を出力する。
第１のＮＯＲ結果信号が論理「Ｈ」レベルなので、第１
のインバータ６３は、論理「Ｌ」レベルの第１の反転結
果信号を出力する。第２のＮＯＲ結果信号が論理「Ｌ」
なので、第２のインバータ６４は論理「Ｈ」レベルの第
２の反転結果信号を出力する。第１の反転結果信号が論
理「Ｌ」レベル、第２のＮＯＲ結果信号が論理「Ｌ」レ
ベルなので、第１のＮＡＮＤ回路６５は論理「Ｈ」レベ
ルの第１のＮＡＮＤ結果信号を出力する。一方、第２の
反転結果信号が論理「Ｈ」レベル、第１のＮＯＲ結果信
号が論理「Ｈ」レベルなので、第２のＮＡＮＤ回路６６
は論理「Ｌ」レベルの第２のＮＡＮＤ結果信号を出力す
る。
【００４０】また、制御信号が論理「Ｌ」レベルなの
で、第３のインバータ６７は論理「Ｈ」レベルの第３の
反転結果信号を出力する。第１のＮＡＮＤ結果信号が論
理「Ｈ」レベル、第３の反転結果信号が論理「Ｈ」レベ
ルなので、第３のＮＡＮＤ回路６８は論理「Ｌ」レベル
の第３のＮＡＮＤ結果信号を第２のチップ選択信号CE20
として出力する。第２のＮＡＮＤ結果信号が論理「Ｌ」
レベル、第３の反転結果信号が論理「Ｈ」レベルなの
で、第４のＮＡＮＤ回路６９は論理「Ｈ」レベルの第３
のＮＡＮＤ結果信号を第１のチップ選択信号CE10として
出力する。
【００４１】したがって、ＲＡＭ部１０の第１のアドレ
スバッファ１２には論理「Ｈ」レベルの第１のチップ選
択信号CE10が入り、ＲＡＭ部１０が選択状態となる。
【００４２】次に、第１の選択回路４１に第１のメモリ
部選択信号pin０として論理「Ｈ」レベルの信号が入力
し、第２の選択回路４２に第２のメモリ部選択信号pin
１として論理「Ｌ」レベルの信号が入力したとしよう。
この場合、第１の選択回路４１を通して決定回路６０に
第１の選択信号として論理「Ｈ」レベルの信号が入ると
共に、第２の選択回路４２を通して決定回路６０に第２
の選択信号として論理「Ｌ」レベルの信号が入る。
【００４３】第１の選択信号が論理「Ｈ」レベル、制御
信号が論理「Ｌ」レベルなので、第１のＮＯＲ回路６１
は論理「Ｌ」レベルの第１のＮＯＲ結果信号を出力す
る。一方、第２の選択信号が論理「Ｌ」レベル、制御信
号が論理「Ｌ」レベルなので、第２のＮＯＲ回路６２は
論理「Ｈ」の第２のＮＯＲ結果信号を出力する。第１の
ＮＯＲ結果信号が論理「Ｌ」レベルなので、第１のイン
バータ６３は、論理「Ｈ」レベルの第１の反転結果信号
を出力する。第２のＮＯＲ結果信号が論理「Ｈ」なの
で、第２のインバータ６４は論理「Ｌ」レベルの第２の
反転結果信号を出力する。第１の反転結果信号が論理
「Ｈ」レベル、第２のＮＯＲ結果信号が論理「Ｈ」レベ
ルなので、第１のＮＡＮＤ回路６５は論理「Ｌ」レベル
の第１のＮＡＮＤ結果信号を出力する。一方、第２の反
転結果信号が論理「Ｌ」レベル、第１のＮＯＲ結果信号
が論理「Ｌ」レベルなので、第２のＮＡＮＤ回路６６は
論理「Ｈ」レベルの第２のＮＡＮＤ選択信号を出力す
る。
【００４４】また、制御信号が論理「Ｌ」レベルなの
で、第３のインバータ６７は論理「Ｈ」レベルの第３の
反転結果信号を出力する。第１のＮＡＮＤ結果信号が論
理「Ｌ」レベル、第３の反転結果信号が論理「Ｈ」レベ
ルなので、第３のＮＡＮＤ回路６８は論理「Ｈ」レベル
の第３のＮＡＮＤ結果信号を第２のチップ選択信号CE20
として出力する。第２のＮＡＮＤ結果信号が論理「Ｈ」
レベル、第３の反転結果信号が論理「Ｈ」レベルなの
で、第４のＮＡＮＤ回路６９は論理「Ｌ」レベルの第４
のＮＡＮＤ結果信号を第１のチップ選択信号CE10として
出力する。
【００４５】したがって、ＲＯＭ部２０の第２のアドレ
スバッファ２２には論理「Ｈ」レベルの第２のチップ選
択信号CE20が入り、ＲＯＭ部２０が選択状態となる。
【００４６】次に、第１及び第２の選択回路４１、４２
に第１及び第２のメモリ部選択信号pin０、pin１として
両方とも論理「Ｈ」レベルの信号が入力したとしよう。
この場合、第１の選択回路４１を通して決定回路６０に
第１の選択信号として論理「Ｈ」レベルの信号が入ると
共に、第２の選択回路４２を通して決定回路６０に第２
の選択信号として論理「Ｈ」レベルの信号が入る。
【００４７】第１の選択信号が論理「Ｈ」レベル、制御
信号が論理「Ｌ」レベルなので、第１のＮＯＲ回路６１
は論理「Ｌ」レベルの第１のＮＯＲ結果信号を出力す
る。一方、第２の選択信号が論理「Ｈ」レベル、制御信
号が論理「Ｌ」レベルなので、第２のＮＯＲ回路６２は
論理「Ｌ」レベルの第２のＮＯＲ結果信号を出力する。
第１のＮＯＲ結果信号が論理「Ｌ」レベルなので、第１
のインバータ６３は、論理「Ｈ」レベルの第１の反転結
果信号を出力する。第２のＮＯＲ結果信号が論理「Ｌ」
レベルなので、第２のインバータ６４は論理「Ｈ」レベ
ルの第２の反転結果信号を出力する。第１の反転結果信
号が論理「Ｈ」レベル、第２のＮＯＲ結果信号が論理
「Ｌ」レベルなので、第１のＮＡＮＤ回路６５は論理
「Ｈ」レベルの第１のＮＡＮＤ結果信号を出力する。一
方、第２の反転結果信号が論理「Ｈ」レベル、第１のＮ
ＯＲ結果信号が論理「Ｌ」レベルなので、第２のＮＡＮ
Ｄ回路６６は論理「Ｈ」レベルの第２のＮＡＮＤ選択信
号を出力する。
【００４８】制御信号が論理「Ｌ」レベルなので、第３
のインバータ６７は論理「Ｈ」レベルの第３の反転結果
信号を出力する。第１のＮＡＮＤ結果信号が論理「Ｈ」
レベル、第３の反転結果信号が論理「Ｈ」レベルなの
で、第３のＮＡＮＤ回路６８は論理「Ｌ」レベルの第４
のＮＡＮＤ結果信号を第２のチップ選択信号CE20として
出力する。第２のＮＡＮＤ結果信号が論理「Ｈ」レベ
ル、第３の反転結果信号が論理「Ｈ」レベルなので、第
４のＮＡＮＤ回路６９は論理「Ｌ」レベルの第４のＮＡ
ＮＤ結果信号を第１のチップ選択信号CE10として出力す
る。
【００４９】したがって、選択回路４１，４２両方とも
論理「Ｈ」の信号が入力された場合は、ＲＡＭ部１０、
ＲＯＭ部２０ともに非動作状態となる。
【００５０】次に、第１及び第２の選択回路４１、４２
に第１及び第２のメモリ部選択信号pin０、pin１として
両方とも論理「Ｌ」レベルの信号が入力したとしよう。
この場合、第１の選択回路４１を通して決定回路６０に
第１の選択信号として論理「Ｌ」レベルの信号が入ると
共に、第２の選択回路４２を通して決定回路６０に第２
の選択信号として論理「Ｌ」レベルの信号が入る。
【００５１】第１の選択信号が論理「Ｌ」レベル、制御
信号が論理「Ｌ」レベルなので、第１のＮＯＲ回路６１
は論理「Ｈ」レベルの第１のＮＯＲ結果信号を出力す
る。一方、第２の選択信号が論理「Ｌ」レベル、制御信
号が論理「Ｌ」レベルなので、第２のＮＯＲ回路６２は
論理「Ｈ」レベルの第２のＮＯＲ結果信号を出力する。
第１のＮＯＲ結果信号が論理「Ｈ」レベルなので、第１
のインバータ６３は、論理「Ｌ」レベルの第１の反転結
果信号を出力する。第２のＮＯＲ結果信号が論理「Ｈ」
レベルなので、第２のインバータ６４は論理「Ｌ」レベ
ルの第２の反転結果信号を出力する。第１の反転結果信
号が論理「Ｌ」レベル、第２のＮＯＲ結果信号が論理
「Ｈ」レベルなので、第１のＮＡＮＤ回路６５は論理
「Ｈ」レベルの第１のＮＡＮＤ結果信号を出力する。一
方、第２の反転結果信号が論理「Ｌ」レベル、第１のＮ
ＯＲ結果信号が論理「Ｈ」レベルなので、第２のＮＡＮ
Ｄ回路６６は論理「Ｈ」レベルの第２のＮＡＮＤ選択信
号を出力する。
【００５２】また、制御信号が論理「Ｌ」レベルなの
で、第３のインバータ６９は論理「Ｈ」レベルの第３の
反転結果信号を出力する。第１のＮＡＮＤ結果信号が論
理「Ｈ」レベル、第３の反転結果信号が論理「Ｈ」レベ
ルなので、第３のＮＡＮＤ回路６８は論理「Ｌ」レベル
の第３のＮＡＮＤ結果信号を第２のチップ選択信号CE20
として出力する。第２のＮＡＮＤ結果信号が論理「Ｈ」
レベル、第３の反転結果信号が論理「Ｈ」レベルなの
で、第４のＮＡＮＤ回路６９は論理「Ｌ」レベルの第４
のＮＡＮＤ結果信号を第１のチップ選択信号CE10として
出力する。
【００５３】したがって、選択回路４１，４２両方とも
論理「Ｌ」の信号が入力された場合は、ＲＡＭ部１０、
ＲＯＭ部２０ともに非動作状態となる。
【００５４】このように、選択回路４１，４２両方とも
論理「Ｌ」レベルの信号が入力された時は、出力ピン数
を減らす等の理由により共通のＩ／Ｏバッファを持って
いるため、ＲＯＭ部２０とＲＡＭ部１０が同時に動作状
態になって出力が重なってしまうのを防ぐため、ＲＯＭ
部２０とＲＡＭ部１０が両方とも非動作状態になるよう
になっている。
【００５５】続いて、バーンインテスト時の動作につい
て説明する。この場合、外部ピンから供給される制御信
号として論理「Ｈ」レベルの信号が供給される。この場
合には、第１及び第２の選択回路４１、４２に供給され
る第１及び第２のメモリ部選択信号pin０、pin１の如何
に関わらず、ＲＡＭ部１０、ＲＯＭ部２０の両方には、
第１及び第２のチップ選択信号CE10，CE20として論理
「Ｈ」レベルの信号が入り、ＲＯＭ部１０、ＲＡＭ部２
０がともに動作状態になる。
【００５６】すなわち、制御信号が論理「Ｈ」レベルな
ので、第１及び第２のメモリ部選択信号pin０、pin１が
どのような論理レベルであろうとも、第１及び第２のＮ
ＯＲ回路６１及び６２は両方とも論理「Ｌ」レベルの第
１及び第２のＮＯＲ結果信号を出力する。それ故、第１
及び第２のインバータ６３及び６４は両方とも論理
「Ｈ」レベルの第１及び第２の反転結果信号を出力す
る。第１の反転結果信号が論理「Ｈ」レベル、第２のＮ
ＯＲ結果信号が論理「Ｌ」レベルなので、第１のＮＡＮ
Ｄ回路６５は論理「Ｈ」レベルの第１のＮＡＮＤ結果信
号を出力する。第２の反転結果信号が論理「Ｈ」レベ
ル、第１のＮＯＲ結果信号が論理「Ｌ」レベルなので、
第２のＮＡＮＤ回路６６は論理「Ｈ」レベルの第２のＮ
ＡＮＤ結果信号を出力する。
【００５７】一方、制御信号が論理「Ｈ」レベルなの
で、第３のインバータ６９は論理「Ｌ」レベルの第３の
反転結果信号を出力する。第１のＮＡＮＤ結果信号が論
理「Ｈ」レベル、第３の反転結果信号が論理「Ｌ」レベ
ルなので、第３のＮＡＮＤ回路６８は論理「Ｈ」レベル
の第３のＮＡＮＤ結果信号を第２のチップ選択信号CE20
として出力する。第２のＮＡＮＤ結果信号が論理「Ｈ」
レベル、第３の反転結果信号が論理「Ｌ」レベルなの
で、第４のＮＡＮＤ回路６９は論理「Ｈ」レベルの第４
のＮＡＮＤ結果信号を第１のチップ選択信号CE10として
出力する。
【００５８】したがって、図３に示す決定回路は、図２
に示した真理値表通りの動作を行うことは明白である。
【００５９】とにかく、決定回路６０は、バーンインテ
スト時のみ複数のメモリ部１０，２０を同時に動作させ
る動作制御手段として働く。
【００６０】尚、本発明は、上述した実施の形態に限定
されず、本発明の要旨を逸脱しない範囲内で種々の変更
が可能なのはいうまでもない。たとえば、上述した実施
の形態では、バーンイン用の外部ピンが「Ｈ」か「Ｌ」
かでバーンインテストモードにはいるか否かを決定して
いるが、そのほかにも図４に示すような高電圧検出回路
を用いて特定ピンに高電圧がかかったときのみバーンイ
ンテストモードに入ったり、入力ピンに特定の波形を入
れ、バーンインテストモードにはいるなどが考えられ
る。又、メモリセル部分は２つとは限らず、いくつでも
よい。また、動作制御手段である決定回路は、図３に示
したものに限定せず、図２に示す真理値表に従って動作
するものであれば、どのような構成であっても良いのは
勿論である。
【００６１】
【発明の効果】以上説明したように、本発明では、バー
ンインテスト時のみ複数のメモリ部を同時に動作させる
動作制御手段を備えているので、バーンインにかかる時
間を短縮できるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の一実施の形態による半導体記憶装置の
構成示すブロック図である。
【図２】図１に示した半導体記憶装置に用いられる決定
回路の真理値表を示す図である。
【図３】図２に示した真理値表に従って動作する決定回
路の一例を示す回路図である。
【図４】本発明の他の実施の形態に使用される高電圧検
出回路を示す回路図である。
【図５】従来の半導体記憶装置の構成示すブロック図で
ある。
【図６】バーンインテスト時での、従来及び本発明にお
ける各セルを１回分アクセスする時のタイミングチャー
トである。
【符号の説明】
１０ ＲＡＭ部（第１のメモリ部） １１ 第１のメモリセルアレイ １２ 第１のアドレスバッファ １３ 第１のアドレスデコーダ １４ 第１のＸデコーダ １５ 第１のＹセレクタ １６ 第１のセンス増幅器 ２０ ＲＯＭ部（第２のメモリ部） ２１ 第２のメモリセルアレイ ２２ 第２のアドレスバッファ ２３ 第２のアドレスデコーダ ２４ 第２のＸデコーダ ２５ 第２のＹセレクタ ２６ 第２のセンス増幅器 ３０ 書込可能回路（Ｗ／Ｅ） ４１，４２ 選択回路 ５０ 共通入出力バッファ回路（Ｉ／Ｏ） ６０ 決定回路

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 種類の異なる複数のメモリ部を持つ半導
    体記憶装置において、バーンインテスト時のみ前記複数
    のメモリ部を同時に動作させる動作制御手段を有するこ
    とを特徴とする半導体記憶装置。
  2. 【請求項２】 前記動作制御手段が、バーンイン用の外
    部ピンの論理値の状態によってバーンインテストモード
    にはいるか否かを決定する決定回路である、請求項１に
    記載の半導体記憶装置。
  3. 【請求項３】 前記決定回路は、前記バーンイン用の外
    部ピンの論理値が論理「Ｈ」レベルのとき前記バーンイ
    ンテストモードに入ることを特徴とする請求項２に記載
    の半導体記憶装置。
  4. 【請求項４】 前記種類の異なる複数のメモリ部として
    第１及び第２のメモリ部を備え、前記決定回路には前記
    第１及び前記第２のメモリ部を選択するための第１及び
    第２の選択信号が供給され、前記決定回路は、前記外部
    ピンからの制御信号および前記第１及び前記第２の選択
    信号に基づいて、前記第１及び前記第２のメモリ部をそ
    れぞれ動作状態にするための第１及び第２のチップ選択
    信号を出力する回路であり、前記決定回路は、 前記第１の選択信号と前記制御信号とのＮＯＲをとり、
    第１のＮＯＲ結果信号を出力する第１のＮＯＲ回路と、 前記第２の選択信号と前記制御信号とのＮＯＲをとり、
    第２のＮＯＲ結果信号を出力する第２のＮＯＲ回路と、 前記第１のＮＯＲ結果信号を反転して、第１の反転結果
    信号を出力する第１のインバータと、 前記第２のＮＯＲ結果信号を反転して、第２の反転結果
    信号を出力する第２のインバータと、 前記第１の反転結果信号と前記第２のＮＯＲ結果信号と
    のＮＡＮＤをとり、第１のＮＡＮＤ結果信号を出力する
    第１のＮＡＮＤ回路と、 前記第２の反転結果信号と前記第１のＮＯＲ結果信号と
    のＮＡＮＤをとり、第２のＮＡＮＤ結果信号を出力する
    第２のＮＡＮＤ回路と、 前記制御信号を反転して、第３の反転結果信号を出力す
    る第３のインバータと、 前記第１のＮＡＮＤ結果信号と前記第３の反転結果信号
    とのＮＡＮＤをとり、第３のＮＡＮＤ結果信号を前記第
    ２のチップ選択信号として出力する第３のＮＡＮＤ回路
    と、 前記第２のＮＡＮＤ結果信号と前記第３の反転結果信号
    とのＮＡＮＤをとり、第４のＮＡＮＤ結果信号を前記第
    １のチップ選択信号として出力する第４のＮＡＮＤ回路
    と、から構成されていることを特徴とする請求項３に記
    載の半導体記憶装置。
  5. 【請求項５】 前記動作制御手段が、特定ピンに高電圧
    がかかった否かを検出する高電圧検出回路を有し、前記
    特定ピンに高電圧がかかったときのみバーンインテンス
    モードに入る、請求項１に記載の半導体記憶装置。
  6. 【請求項６】 前記動作制御手段が、入力ピンに特定の
    波形を入れたときに、バーンインテストモードに入る、
    請求項１に記載の半導体記憶装置。
  7. 【請求項７】 種類の異なる複数のメモリ部を持つ半導
    体記憶装置をバーンインテストする方法であって、バー
    ンインテスト時のみ前記複数のメモリ部を同時に動作さ
    せるようにしたことを特徴とする半導体記憶装置のバー
    ンインテスト方法。
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