JPH10134599A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】通常動作時の半導体メモリの実質的なアクセス
タイムを低下させずに、半導体メモリのテストを行うこ
とができる半導体記憶装置を提供すること。 【解決手段】半導体メモリを搭載した半導体記憶装置に
おいて、半導体メモリのレイアウト内部に、テスト切替
信号に応じて、通常動作時の入力信号またはテスト動作
時の入力信号のいずれかを、半導体メモリに選択的に入
力するための切替手段を内蔵することにより、上記課題
を解決する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、通常動作またはテ
スト動作のいずれかに切り替えることができるテスト切
替機能を有する半導体メモリを搭載した半導体記憶装置
に関するものである。

【０００２】

【従来の技術】一般的に、半導体集積回路（以下、ＬＳ
Ｉという）は、製品として出荷される前に、論理回路の
シミュレーションにより検証されたテストパターンを用
いて、ＬＳＩテスターによる最終出荷テストが行われ
る。すなわち、ＬＳＩテスターにより、ＬＳＩの各入力
ピンに、テストパターンに応じた入力信号を与え、その
出力ピンから出力された出力信号をテストパターンの出
力期待値と比較照合することにより、ＬＳＩの良否の判
定が行われている。

【０００３】特に、半導体メモリを搭載した半導体記憶
装置においては、半導体メモリが高密度に集積化されて
おり、例えばあるメモリセルの周辺のメモリセルが保持
している１または０の情報に依存して、メモリセル同士
の干渉によりメモリセルが保持している情報が影響され
るという、論理ゲートによる組み合わせ回路とは異なっ
た特殊な不良が発生する場合もあるため、専用のテスト
パターンを用いて半導体メモリのテストを行う必要があ
る。

【０００４】このため、半導体メモリを搭載した半導体
記憶装置においては、半導体記憶装置の内部にテスト回
路を設けるとともに、テスト専用ピンを割り付けてお
き、このテスト専用ピンを用いて半導体記憶装置をテス
トモードに移行させることにより半導体メモリ単体のテ
ストが行われている。ここで、マルチプレクサ方式と自
己診断方式の一例を挙げて、半導体メモリを搭載した半
導体記憶装置の従来のテスト方式について説明する。

【０００５】まず、図３に、マルチプレクサ方式による
半導体メモリのテスト方式を採用した半導体記憶装置の
一例の構成概念図を示す。図示例の半導体記憶装置４０
は、半導体メモリ４２、テスト回路４４、および、これ
らの半導体メモリ４２およびテスト回路４４以外の部分
を概念的に示した内部回路４６により構成されている。
また、テスト回路４４は、マルチプレクサ４８，５０，
５２，５４を有している。

【０００６】図示例の半導体記憶装置４０において、半
導体メモリ４２は、ＲＡＭ，ＲＯＭ等の従来公知の半導
体メモリであって、そのデータ入力端子、アドレス入力
端子およびコントロール入力端子には、それぞれマルチ
プレクサ４８，５０，５２の出力信号が入力され、その
データ出力端子からは、データ出力信号が出力されてい
る。このデータ出力信号は、内部回路４６に入力される
とともに、マルチプレクサ５４の一方の入力端子に入力
されている。

【０００７】また、マルチプレクサ４８，５０，５２の
一方の入力端子には、内部回路４６から、それぞれデー
タ入力信号、アドレス入力信号およびコントロール入力
信号が入力され、その他方の入力端子には、それぞれテ
ストデータ入力ピン５６，テストアドレス入力ピン５
８，テストコントロール入力ピン６０を介して、この半
導体記憶装置４０の外部から、それぞれテストデータ入
力信号、テストアドレス入力信号およびテストコントロ
ール入力信号が入力されている。

【０００８】また、マルチプレクサ５４の他方の入力端
子には、内部回路からの出力信号が入力されており、マ
ルチプレクサ５４の出力信号は、データ出力ピン６２を
介して、この半導体記憶装置４０の外部に出力されてい
る。そして、これらのテスト回路４４を構成するマルチ
プレクサ４８，５０，５２，５４の選択入力端子には、
この半導体記憶装置４０の外部から、テスト切替ピン６
４を介して、テスト切替信号が共通に入力されている。

【０００９】なお、図示例の半導体記憶装置４０におい
て、テスト切替ピン６４は、半導体メモリ４２のテスト
のために設けられたテスト専用ピンであり、これ以外の
テストデータ入力ピン５６，テストアドレス入力ピン５
８およびテストコントロール入力ピン６０は、テスト専
用ピンまたは通常動作時に別の目的で使用される入力ピ
ンのいずれであってもよく、データ出力ピン６２は、通
常動作時に別の目的で使用される出力ピンである。

【００１０】図示例の半導体記憶装置４０においては、
例えばテスト切替信号をローレベルとすることにより通
常動作が選択される。通常動作時には、マルチプレクサ
４８，５０，５２，５４からは、それぞれ内部回路４６
により生成されたデータ入力信号、アドレス入力信号、
コントロール入力信号および内部回路４６の出力信号が
選択出力される。半導体メモリ４２は、これらの通常動
作時の入力信号により制御され、そのデータ出力信号は
内部回路４６に入力される。

【００１１】一方、テスト切替信号をハイレベルとする
ことによりテスト動作が選択される。テスト動作時に
は、マルチプレクサ４８，５０，５２，５４からは、そ
れぞれ半導体記憶装置４０の外部から入力されたテスト
データ入力信号、テストアドレス入力信号、テストコン
トロール入力信号および半導体メモリ４２のデータ出力
信号が選択出力される。半導体メモリ４２は、これらの
テスト動作時の入力信号により制御され、そのデータ出
力信号は、データ出力ピン６２を介して半導体記憶装置
４０の外部に出力される。

【００１２】従って、マルチプレクサ方式による半導体
メモリのテスト方式を採用した半導体記憶装置４０にお
いては、専用のテストパターンを用いて、ＬＳＩテスタ
ーにより、半導体記憶装置４０の外部から、半導体メモ
リ４２の各入力端子にテスト動作時の入力信号を直接入
力し、半導体記憶装置４０の外部に、半導体メモリ４２
のデータ出力信号を直接出力して比較照合することによ
り、半導体メモリ４２単体のテストをすることができ
る。

【００１３】このマルチプレクサ方式には、テスト回路
４４の回路規模が小さいという利点がある反面、一般的
に、ＬＳＩテスターにより膨大なテストパターンを供給
する必要があり、テスト時間が増大するという問題点が
ある。

【００１４】次いで、図４に、自己診断方式による半導
体メモリのテスト方式を採用した半導体記憶装置の一例
の構成概念図を示す。図示例の半導体記憶装置６６は、
半導体メモリ４２、テスト回路４４、および、これらの
半導体メモリ４２およびテスト回路４４以外の部分を概
念的に示した内部回路４６により構成されている。ま
た、テスト回路４４は、マルチプレクサ４８，５０，５
２および自己診断回路６８を有している。

【００１５】この半導体記憶装置６６は、図３に示され
る半導体記憶装置４０において、半導体記憶装置６６の
外部から、テスト動作時の入力信号を入力する代わり
に、自己診断回路６８から、テスト動作時の入力信号を
マルチプレクサ４８，５０，５２の他方の入力端子に与
え、かつ、マルチプレクサ５４を介して、半導体記憶装
置６６の外部に半導体メモリ４２のデータ出力信号を出
力する代わりに、自己診断回路６８にデータ出力信号を
入力するように構成したものである。

【００１６】ここで、自己診断回路６８は、例えば組み
合わせ回路等により、半導体記憶装置６６の半導体チッ
プ上に構成されたもので、半導体メモリ４２をテストす
るための専用テストパターンを自動的に発生するもので
ある。また、自己診断回路６８にはテスト切替信号が入
力され、自己診断回路６８からは診断結果信号が出力さ
れており、この診断結果信号は、診断結果ピン７０を介
して、この半導体記憶装置６６の外部に出力されてい
る。

【００１７】図示例の半導体記憶装置６６においては、
例えばテスト切替信号をハイレベルとすることによりテ
スト動作が選択される。テスト動作時には、自己診断回
路６８においてテスト動作時の入力信号であるテストデ
ータ入力信号、テストアドレス入力信号およびテストコ
ントロール入力信号が発生され、マルチプレクサ４８，
５０，５２の出力信号として、自己診断回路６８により
発生されたテスト動作時の入力信号が選択され、半導体
メモリ４２に入力される。

【００１８】半導体メモリ４２は、これらのテスト動作
時の入力信号により制御され、そのデータ出力信号は自
己診断回路６８に入力される。自己診断回路６８におい
ては、半導体メモリ４２のデータ出力信号と自己診断回
路６８により発生されたテストパターンの出力期待値と
が比較照合され、半導体メモリ４２の良否の判定が行わ
れる。そして、この比較照合結果は、診断結果信号とし
て、診断結果ピン７０を介して半導体記憶装置６６の外
部に出力される。

【００１９】従って、自己診断方式による半導体メモリ
のテスト方式を採用した半導体記憶装置６６において
は、自己診断回路６８において自動発生されたテスト入
力信号が半導体メモリ４２に直接入力され、自己診断回
路６８により、半導体メモリ４２のデータ出力信号の良
否が自動的に判定されるため、診断結果ピン７０を介し
て出力される診断結果信号を判定することにより、半導
体メモリ４２単体のテストをすることができる。

【００２０】この自己診断方式は、半導体メモリ４２を
テストするための専用のテストパターンを半導体記憶装
置６６の内部で発生しているため、例えばＬＳＩテスタ
ーにテストパターンをロードし、ロードしたテストパタ
ーンを半導体記憶装置６６に供給する等のＬＳＩテスタ
ー上での操作を削減することができ、テスト時間を短縮
することができるという利点がある反面、テスト回路４
４の回路規模が増大するという問題点がある。

【００２１】また、マルチプレクサ方式や自己診断方式
では、通常動作時の入力信号の経路上にマルチプレクサ
等の切替回路が挿入されており、この切替回路自身によ
る信号の伝搬遅延時間や、切替回路と半導体メモリとの
間を自動配置配線したときの配線距離に応じた伝搬遅延
時間のために、通常動作時の入力信号が遅延され、これ
が半導体メモリ４２のアクセスタイムに加算されてしま
うため、半導体メモリ４２の実質的なアクセスタイムが
遅くなるという問題点があった。

【００２２】例えば、半導体メモリ単体の動作周波数が
１００ＭＨｚあるいは２００ＭＨｚである場合、ワース
トケースで１０ｎＳまたは５ｎＳ以内といった非常に高
速なアクセスタイムで半導体メモリを動作させる必要が
ある。

【００２３】しかしながら、通常動作時の入力信号の経
路上に切替回路を挿入したことにより、例えば切替回路
による遅延時間を０．５ｎＳとし、さらに、この切替回
路から半導体メモリまでの配線による遅延時間を０．５
ｎＳとして、合計１ｎＳの伝搬遅延時間が発生したとす
ると、半導体メモリ自身のアクセスタイムが５〜１０ｎ
Ｓと高速であるがゆえに、この１ｎＳの伝搬遅延時間を
無視することができず、システム全体の性能を低下させ
るようになってきた。

【００２４】

【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく問題点をかえりみて、通常動作時の半
導体メモリの実質的なアクセスタイムを低下させずに、
半導体メモリのテストを行うことができる半導体記憶装
置を提供することにある。

【００２５】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、半導体メモリを搭載した半導体記憶装置
であって、前記半導体メモリは、テスト切替信号に応じ
て、通常動作時の入力信号、または、前記半導体メモリ
の良否をテストするためのテスト動作時の入力信号のい
ずれかを、前記半導体メモリに選択的に入力するための
切替手段を有することを特徴とする半導体記憶装置を提
供するものである。

【００２６】ここで、前記切替手段は、前記通常動作時
の入力信号をバッファする入力バッファの一部を共有し
て構成されているのが好ましい。また、前記一部を共有
して構成された前記入力バッファおよび前記切替手段
は、前記通常動作時の入力信号が入力されたスリーステ
ートバッファと、前記テスト動作時の入力信号が入力さ
れたスリーステートバッファと、これら第１および第２
のスリーステートバッファの出力が短絡されて入力され
たインバータとを有し、前記第１および第２のスリース
テートバッファは、前記テスト切替信号によりいずれか
が有効状態とされるのが好ましい。

【００２７】

【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明の半導体記憶装置を詳細に説明
する。まず、図１に、本発明の半導体記憶装置の一実施
例の概念図を示す。この図に示されるように、本発明の
半導体記憶装置１０は、基本的に、テスト切替機能を有
する半導体メモリ１２を有するもので、同図において
は、この半導体メモリ１２以外の部分は内部回路１４と
して概念的に示されている。

【００２８】ここで、半導体メモリ１２は、ＲＡＭ，Ｒ
ＯＭ等の従来公知の半導体メモリであるが、さらに、そ
の高密度に集積化されたレイアウトの内部に、後述する
テスト切替信号に応じて、通常動作時の入力信号、また
は、半導体メモリ１２の良否をテストするためのテスト
動作時の入力信号のいずれかを、この半導体メモリ１２
に選択的に入力するための、例えばマルチプレクサやセ
レクタ等の切替手段を有するものである。

【００２９】まず、半導体メモリ１２のデータ入力端
子、アドレス入力端子およびコントロール入力端子に
は、内部回路１４から、それぞれデータ入力信号、アド
レス入力信号およびコントロール入力信号が入力されて
いる。ここで、これらのデータ入力信号、アドレス入力
信号およびコントロール入力信号は、通常動作時の入力
信号であって、通常動作時に、この半導体メモリ１２の
入力信号として使用される。

【００３０】また、データ出力端子からは、データ出力
信号が出力されており、このデータ出力信号は、内部回
路１４に入力されるとともに、データ出力ピン１６を介
して、半導体記憶装置１０の外部にも出力されている。
データ出力信号は、図示例においては、この半導体記憶
装置１０の外部に直接出力されるものであるが、直接出
力されない場合は、例えば図３に示すように、マルチプ
レクサ等を介して出力させることもできる。

【００３１】次いで、テスト切替端子には、半導体記憶
装置１０の外部から、テスト切替ピン１８を介して、テ
スト切替信号が入力されている。テスト切替信号は、半
導体メモリ１２の動作状態を通常動作またはテスト動作
のいずれかに切り替えるための信号で、以下の説明にお
いては、例えばテスト切替信号がローレベルのときに通
常動作が選択され、ハイレベルのときにテスト動作が選
択されるものとする。

【００３２】最後に、テスト入力端子には、半導体記憶
装置１０の外部から、テスト入力ピン２０を介して、テ
スト入力信号が入力されている。テスト入力信号は、テ
スト動作時の入力信号であって、テスト動作時には、半
導体メモリ１２の入力信号として使用される。なお、図
示を省略しているが、テスト入力信号は、通常動作時の
それぞれの入力信号に相当するテストデータ入力信号、
テストアドレス入力信号およびテストコントロール入力
信号を有する。

【００３３】図示例の半導体記憶装置１０においては、
例えばテスト切替信号をローレベルとすることにより通
常動作が選択され、ハイレベルとすることによりテスト
動作が選択される。

【００３４】まず、通常動作時において、内部回路１４
は、半導体記憶装置１０の図示していない入力ピンを介
して入力された種々の入力信号により制御され、データ
入力信号、アドレス入力信号およびコントロール入力信
号が生成される。内部回路１４により生成されたこれら
の入力信号は、半導体メモリ１２への通常動作時の入力
信号として使用され、半導体メモリ１２は、これらの入
力信号により制御されてデータ出力信号が出力される。

【００３５】これとは逆に、テスト動作時においては、
半導体記憶装置１０の外部から入力されたテスト入力信
号が、半導体メモリ１２へのテスト動作時の入力信号と
して使用される。従って、テスト入力ピンを介して入力
されたテスト入力信号により、半導体メモリ１２を半導
体記憶装置１０の外部から直接的に制御することがで
き、そのデータ出力信号は、データ出力ピンを介して半
導体記憶装置１０の外部に出力される。

【００３６】このように、本発明の半導体記憶装置１０
においては、半導体メモリ１２に、通常動作時の入力信
号またはテスト動作時の入力信号のいずれかを選択的に
入力するための切替手段を、半導体メモリ１２のレイア
ウトの内部に有しており、切替手段から半導体メモリ１
２の内部回路までの配線距離を最短距離とし、この配線
による通常動作時の入力信号の伝搬遅延時間を最小化す
ることができるため、半導体メモリ１２のアクセスタイ
ムがほとんど低下されない。

【００３７】例えば、従来技術の説明において述べたよ
うに、図３および図４に示される従来の半導体記憶装置
４０，６６において、マルチプレクサ４８，５０，５２
から半導体メモリ４２までの配線による信号の伝搬遅延
時間を０．５ｎＳであるとすると、本発明の半導体記憶
装置１０においては、半導体メモリ１２のサイズにもよ
るが、例えば０．５μｍの微細加工技術で、切替手段か
ら半導体メモリ１２の内部回路までの配線による信号の
伝搬遅延時間を０．１ｎＳ程度にまで低減することがで
きる。

【００３８】なお、図示例においては、テスト切替ピン
を介してテスト切替信号を入力しているが、例えばテス
ト用の内部レジスタ等を設け、テスト切替信号の状態を
設定するようにしてもよい。また、テスト入力ピンはテ
スト用の専用ピンであってもよいし、例えば通常動作時
に別の目的で使用されている入力ピンを兼用してもよ
い。同様に、データ出力ピンは、テスト用の専用ピンで
あってもよいし、例えば通常動作時に別の目的で使用さ
れている出力ピンを共用してもよい。

【００３９】本発明の半導体記憶装置は、基本的に、以
上のようなものである。次に、本発明の半導体記憶装置
に搭載された半導体メモリが有する切替手段について、
具体的な例を挙げて説明する。ここで、図２（ａ）およ
び（ｂ）に、それぞれ本発明の半導体記憶装置に搭載さ
れた半導体メモリの一実施例の部分概念図、および、従
来の半導体メモリの一例の部分概念図を示す。

【００４０】まず、図２（ｂ）の概念図は、例えば図３
および図４に示される従来の半導体メモリ４２のアドレ
ス入力部分を示すものであって、直列接続された２つの
インバータ２４，２６により構成されたアドレス入力バ
ッファ２２を有している。内部回路４６から供給された
アドレス入力信号は、アドレス入力端子２８を介してイ
ンバータ２４に入力され、インバータ２４の出力はイン
バータ２６に入力され、インバータ２６の出力は図示し
ていないアドレスデコーダ等に入力される。

【００４１】アドレス入力バッファ２２を構成する２つ
のインバータ２４，２６は、内部回路４６から供給され
たアドレス入力信号を波形整形したり、半導体メモリ４
２の内部回路を駆動するために一般的に設けられるもの
であって、比較的大きなサイズのトランジスタで構成さ
れている。なお、言うまでもなく、データ入力部分やコ
ントロール入力部分についても、比較的大きなサイズの
トランジスタで構成されたデータ入力バッファやコント
ロール入力バッファを有している。

【００４２】これに対して、図２（ａ）の概念図は、本
発明の半導体記憶装置１０に搭載された半導体メモリ１
２のアドレス入力部分を示すものであって、図示例にお
いては、スリーステートバッファ３２，３４およびイン
バータ２６により構成されたアドレス入力バッファ兼切
替手段３０を有する。ここで、テスト切替信号は、テス
ト切替端子３６を介して、スリーステートバッファ３２
の反転イネーブル端子およびスリーステートバッファ３
４のイネーブル端子に入力されている。

【００４３】また、内部回路１４から供給されたアドレ
ス入力信号は、アドレス入力端子２８を介して、スリー
ステートバッファ３２に入力され、半導体記憶装置１０
の外部から供給されたテストアドレス入力信号は、テス
トアドレス入力端子３８を介して、スリーステートバッ
ファ３４に入力されている。これらのスリーステートバ
ッファ３２，３４の出力は短絡されてインバータ２６に
入力され、インバータ２６の出力は、図示していないア
ドレスデコーダ等に入力される。

【００４４】すなわち、図示例のアドレス入力バッファ
兼切替手段３０は、図２（ｂ）に示す従来の半導体メモ
リ４２のアドレス入力バッファ２２において、インバー
タ２４を、例えば同じサイズのトランジスタで構成した
スリーステートバッファ３２に変更し、このスリーステ
ートバッファ３２よりも比較的小さいサイズのトランジ
スタで構成したスリーステートバッファ３４を追加し、
これらのスリーステートバッファ３２，３４の出力をワ
イヤード接続したものである。

【００４５】図示例のアドレス入力バッファ兼切替手段
３０において、通常動作時には、テスト切替信号をロー
レベルとすることにより、スリーステートバッファ３２
が有効とされ、かつ、スリーステートバッファ３４の出
力信号が電気的に切り離され、これにより、図示してい
ないアドレスデコーダにはアドレス入力信号が入力され
る。すなわち、スリーステートバッファ３２およびイン
バータ２６によりアドレス入力バッファが構成される。

【００４６】このとき、スリーステートバッファ３２
は、インバータ２４と同等のサイズのトランジスタで構
成されており、インバータ２４と同等の駆動能力を有し
ているため、なおかつ、アドレス入力信号がアドレス入
力バッファ兼切替手段３０を通過する論理ゲートの段数
も、従来の半導体メモリ４２のアドレス入力バッファ２
２の場合と同じ２段だけで、切替手段による出力遅延時
間はほとんど存在しないため、通常動作時のアクセスタ
イムを低下させることはない。

【００４７】これに対して、テスト動作時には、テスト
切替信号をハイレベルとすることにより、スリーステー
トバッファ３４が有効とされるとともに、スリーステー
トバッファ３２の出力信号が電気的に切り離される。こ
れにより、図示していないアドレスデコーダには、アド
レス入力バッファ兼切替手段３０を介してテストアドレ
ス入力信号が入力される。すなわち、スリーステートバ
ッファ３４およびインバータ２６によりアドレス入力バ
ッファが構成される。

【００４８】テスト動作時には、半導体記憶装置１０を
通常動作時と同じ速度で動作させてテストする場合もあ
るが、量産テスト用のテスターの動作速度が追従しな
い、追従できるテスターが非常に高価である等の理由に
より、通常動作時の動作速度よりも低速で動作させるの
が一般的である。この場合、スリーステートバッファ３
４は、ワイヤード接続された部分の負荷容量を削減し、
通常動作時の動作速度を高速化するために、そのトラン
ジスタサイズを小さくするのが好ましい。

【００４９】このように、本発明の半導体記憶装置１０
に搭載された半導体メモリ１２において、従来の半導体
メモリ４２において一般的に設けられている入力バッフ
ァ２２の一部を共有して切替手段を構成することによ
り、切替手段を備えているにもかかわらず、例えばアド
レス入力バッファ２２と別々に切替手段を設けた場合と
比べて、切替手段での遅延による通常動作時の信号の伝
搬遅延時間がほとんどないという利点がある。

【００５０】従って、本発明の半導体記憶装置１０に搭
載された半導体メモリ１２においては、そのレイアウト
の内部に切替手段を含めたことにより、切替手段から半
導体メモリ１２の内部回路までの配線を最短化し、この
配線による信号の伝搬遅延時間を最小化することができ
るし、入力バッファの一部を切替手段の一部として共用
することにより、切替手段自身による遅延時間もほとん
どなくすことができるため、半導体メモリのアクセスタ
イムを低下させることがない。

【００５１】なお、既に述べたように、切替手段を構成
するスリーステートバッファのトランジスタサイズも極
小さいものでよく、レイアウト面積の増加も、半導体メ
モリ１２のサイズにもよるが、例えば１％程度の増加で
あり、極わずかであることは言うまでもないことであ
る。以上、本発明の半導体記憶装置について詳細に説明
したが、本発明は上記実施例に限定されず、本発明の主
旨を逸脱しない範囲において、種々の改良や変更をして
もよいのはもちろんである。

【００５２】

【発明の効果】以上詳細に説明した様に、本発明の半導
体記憶装置は、レイアウト内部に、通常動作時の入力信
号またはテスト動作時の入力信号のいずれかを選択的に
入力するための切替手段を有する半導体メモリを搭載し
たものである。このため、本発明の半導体記憶装置によ
れば、半導体メモリのレイアウト内部に内蔵した切替手
段から、半導体メモリの内部回路までの配線距離を最短
化し、この配線による遅延時間を最小化することによ
り、この配線による信号の伝搬遅延時間を削減すること
ができる。また、半導体メモリの入力バッファの一部を
共有して切替手段を構成することにより、レイアウト面
積の増大をほとんど招くことなく、切替手段による信号
の伝搬遅延時間をほとんどなくすことができ、通常動作
時の半導体メモリのアクセスタイムをほとんど低下させ
ることなく、半導体メモリのテストをすることができ
る。

【図面の簡単な説明】

【図１】 本発明の半導体記憶装置の一実施例の概念図
である。

【図２】 （ａ）および（ｂ）は、それぞれ本発明の半
導体記憶装置に搭載された半導体メモリの一実施例の部
分概念図、および、従来の半導体メモリの一例の部分概
念図である。

【図３】 従来の半導体メモリを搭載した半導体記憶装
置の一例の概念図である。

【図４】 従来の半導体メモリを搭載した半導体記憶装
置の別の例の概念図である。

【符号の説明】

１０，４０，６６ 半導体記憶装置 １２，４２ 半導体メモリ １４，４６ 内部回路 １６，６２ データ出力ピン １８，６４ テスト切替ピン ２０ テスト入力ピン ２２ アドレス入力バッファ ２４，２６ インバータ ２８ アドレス入力端子 ３０ アドレス入力バッファ兼切替手段 ３２，３４ スリーステートバッファ ３６ テスト切替端子 ３８ テストアドレス入力端子 ４４ テスト回路 ４８，５０，５２，５４ マルチプレクサ ５６ テストデータ入力ピン ５８ テストアドレス入力ピン ６０ テストコントロール入力ピン ６８ 自己診断回路 ７０ 診断結果ピン

Claims (3)

【特許請求の範囲】
1. 【請求項１】半導体メモリを搭載した半導体記憶装置で
   あって、 前記半導体メモリは、テスト切替信号に応じて、通常動
   作時の入力信号、または、前記半導体メモリの良否をテ
   ストするためのテスト動作時の入力信号のいずれかを、
   前記半導体メモリに選択的に入力するための切替手段を
   有することを特徴とする半導体記憶装置。
2. 【請求項２】前記切替手段は、前記通常動作時の入力信
   号をバッファする入力バッファの一部を共有して構成さ
   れている請求項１に記載の半導体記憶装置。
3. 【請求項３】前記一部を共有して構成された前記入力バ
   ッファおよび前記切替手段は、前記通常動作時の入力信
   号が入力されたスリーステートバッファと、前記テスト
   動作時の入力信号が入力されたスリーステートバッファ
   と、これら第１および第２のスリーステートバッファの
   出力が短絡されて入力されたインバータとを有し、前記
   第１および第２のスリーステートバッファは、前記テス
   ト切替信号によりいずれかが有効状態とされる請求項２
   に記載の半導体記憶装置。