JP2012127852A - 半導体装置 - Google Patents

Abstract

【課題】テスト信号毎の専用配線を不要とし、配線領域を削減できるテスト回路を備えた半導体装置を提供する。
【解決手段】外部から供給されるテスト情報をデコーディングし、複数の信号を生成するＤＦＴデコーダ２０２と、互いに従属接続した複数のＤＦＴレジスタＤＦＴｒ０〜ＤＦＴｒｎと、複数のＤＦＴレジスタにそれぞれ対応する複数の制御回路（制御回路ＣＫＴ０〜ＣＫＴｎ）と、複数のレジスタのうちの第１のレジスタ（ＤＦＴレジスタＤＦＴｒ０）に複数の信号（シフトデータＴＳＣＡＮＤＡＴＡ）を供給するセレクタ（セレクタ１１３）と、セレクタのセレクティング回数を規定するカウンタ（９ｂｉｔカウンタ１１２）と、複数の制御回路の数に対応するクロック周期の回数を、複数のレジスタ及びカウンタに供給するシフトクロック生成回路（シフトＣＫ制御回路１１１）と、を備える。
【選択図】図１

Description

本発明は、内部回路の動作調整を行うテスト信号を発生するテスト回路を備えた半導体装置に関する。

半導体素子の微細化にともない、加工寸法の製造バラツキにより半導体素子の電気的特性が大きく変動してしまい、半導体装置の動作特性が製造バラツキの影響を受け易くなっている。そのため、半導体装置内に設けたテスト回路により、テスト信号を発生させて、半導体装置に含まれる内部回路の動作テストを行う必要性が増してきている。そこで、テスト回路によりテスト信号を発生させ、内部回路の動作マージンを試験するために、内部電源電圧や内部信号タイミングを変化させることで半導体装置の動作不良を顕在化させ、動作マージンの少ない半導体装置を不良品として検出することが行われる。

例えば、特許文献１においては、複数のテスト信号を発生させるテスト回路を備えた半導体装置が開示されている。

特開２００１−２４３７９６号公報

しかしながら、特許文献１に開示された半導体装置においては、次のような問題があった。
図１３及び図１４は、テスト回路を備えた半導体装置における問題点を説明するために、本願発明者が作成した図面である。図１３は、半導体装置９００におけるテスト信号の発生に係る部分を示した回路ブロック図である。図１４は、半導体装置９００のレイアウト図面である。
図１３に示す半導体装置９００においては、アドレスラッチ１０５は、テスト動作の際、コマンドデコーダ１０２から発生するテストコマンド信号ＴＲＳにより、テストコード（アドレス信号address）をラッチする。また、アドレスラッチ１０５は、ラッチしたテストアドレス信号ＴＡ（ｍビット）を、アドレスプリデコーダ２０１を介してＤＦＴデコーダ２０２（Design For Test Decoder）へ出力する。
そして、ＤＦＴデコーダ２０２は、プリデコードされたテストプリアドレス信号ＴＰＡ（ｋ本の信号）をデコードし、所望のテスト信号ＤＦＴＩＮ０〜ＤＴＦＩＮｎを出力する。また、ＤＦＴデコーダ２０２は、テスト信号ＤＦＴＩＮ０〜ＤＦＴＩＮｎを、テスト信号毎に設けられた専用の配線を介して、テストにおいて他の回路の制御を行う制御回路（Ｃｋｔ．Ａなど）に出力する。ここで、テスト信号ＤＦＴＩＮ０〜ＤＦＴＩＮｎ及びそれらが入力される制御回路は、制御すべき回路の数だけ必要となるので、制御すべき回路が多くなれば、テスト信号用の配線数は、例えば図１４に示すように数百本になることもある。

このように、テスト回路を備えた半導体装置９００においては、テスト信号ＤＦＴＩＮ０〜ＤＦＴＩＮｎ各々に専用に設けられた配線によりＤＦＴデコーダ２０２と制御回路とが接続されるため、テストにおいて制御すべき回路の増加に伴い、テスト信号ＤＦＴＩＮ０〜ＤＦＴＩＮｎの数が増加し、大きな配線領域が必要となる。例えば、半導体装置を代表するＤＤＲ３−ＳＤＲＡＭにおいては、テストにおいて制御すべき回路は数百回路あり、テスト信号ＤＦＴＩＮ０〜ＤＦＴＩＮｎ用に設ける配線数は数百本になってしまう。更に、数百回路のテストにおいて制御すべき回路は、半導体チップの様々な場所に分散して配置されている。数百回路のテストにおいて制御すべき回路は、記憶素子である複数のメモリセルを含むメモリセルアレイに分散して配置される。数百回路のテストにおいて制御すべき回路は、メモリセルアレイを制御する周辺回路に分散して配置される。このため、半導体チップにおいて、テスト信号用の配線に用いる領域（配線領域）がチップサイズの大きな部分を占めるようになる。これによって、テスト回路を備えた半導体装置においては、テストにおいて制御すべき回路の増加によりテスト信号の数が増加し、結果テスト信号用の配線領域の面積が増大して、チップサイズが増大してしまうという問題があった。また、テスト信号の数の増加により配線領域の面積が増大するので、チップサイズ削減を行う際の阻害要因になってしまうという問題があった。

このテスト信号の数の増加への対策として、本願発明者が作成した図１５に示すテスト回路がある。図１５に示すテスト回路の構成及び動作を以下に説明する。
図１５に示すテスト回路において、第１のレジスタ部１０７は、複数のレジスタＤＦＴｒＡ０〜ＤＦＴｒＡｎで構成されている。また、第２のレジスタ部１０８は、第１のレジスタ部１０７と同数のレジスタＤＦＴｒＢ０〜ＤＦＴｒＢｎで構成されている。読み出し及び書き込み制御部１０４内の制御回路ＣＫＴ０〜制御回路ＣＫＴｎは、それぞれ第２のレジスタ部１０８のレジスタＤＦＴｒＢ０〜ＤＦＴｒＢｎに接続され、テスト制御信号ＤＦＴ０〜テスト制御信号ＤＦＴｎが入力される。制御回路ＣＫＴ０〜制御回路ＣＫＴｎ各々は、活性レベルのテスト制御信号が入力されると、読み出し及び書き込み制御部１０４内の他の回路をテストにおいて制御する。

第１のレジスタ部１０７における従属接続された複数のレジスタＤＦＴｒＡ０〜ＤＦＴｒＡｎ各々が、ＤＦＴデコーダ２０２から入力されるテスト信号ＤＦＴＩＮ０〜テスト信号ＤＦＴＩＮｎを取り込む。また、第１のレジスタ部１０７における複数のレジスタＤＦＴｒＡ０〜ＤＦＴｒＡｎは、第２のレジスタ部１０８における複数のレジスタＤＦＴｒＢ０〜ＤＦＴｒＢｎとともに、シフトレジスタを構成し、複数のレジスタＤＦＴｒＡ０〜ＤＦＴｒＡｎ各々が取り込んだテスト信号ＤＦＴＩＮ０〜テスト信号ＤＦＴＩＮｎを、シフトクロック（不図示）に同期して、順次次段のレジスタへと転送する。最終的に、第２のレジスタ部１０８における複数のレジスタＤＦＴｒＢ０〜ＤＦＴｒＢｎ各々は、転送により取り込んだ信号を、テスト制御信号ＤＦＴ０〜テスト制御信号ＤＦＴｎとして、読み出し及び書き込み制御部１０４の制御回路ＣＫＴ０〜制御回路ＣＫＴｎへ出力する。

図１５に示すテスト回路は、以上説明した構成により、テスト動作に係る信号を、第１のレジスタ部１０７及び第２のレジスタ部１０８の間の１ビットのデータ伝送信号と、第１のレジスタ部１０７及び第２のレジスタ部１０８を制御する信号に減らすことができる。このようにテスト動作に係る信号を減らすことにより、図１３に示す半導体装置に比べて、大幅にテスト動作に係る信号の配線領域の面積を縮小できる。
しかしながら、図１５に示すテスト回路の構成では、テスト信号の数の２倍のレジスタが必要となることから、テスト動作に係るテスト回路の規模が大きくなり、半導体チップのチップサイズを大きく縮小できないという問題があった。

また、上記データ転送に用いるシフトクロックは、外部から半導体装置に供給される外部クロックＣＫを用いて半導体装置内部で生成され、各レジスタに供給される。しかし、半導体装置のテストの際、外部クロックＣＫの周波数を高周波数にしてテストを実施する場合がある。外部クロックＣＫの周波数を高周波数にしてテストを実施する場合、テスト回路におけるデータ転送も、外部クロックＣＫの高周波数化にともない、高速データ転送となってしまう。しかし、高速データ転送でレジスタ部の動作を正確に実行するためには、各々のレジスタに供給されるシフトクロックの遅延を同等にするように、半導体装置内にクロックツリーを設けて、各レジスタにおけるシフトクロックの同期性を保つように設計する必要がある。このようなクロックツリーを構成することは、テスト信号の数が増加するのと同様、半導体装置における回路規模を大きくしてしまい、半導体チップのチップサイズが増大するという問題があった。

また、テスト回路を備えた半導体装置の可観測性（テスト信号の論理レベルを外部から確認できる機能）が低いため、テスト回路において、レジスタにテスト信号が正しく転送されているか否かを検出することが困難であるという問題もあった。

本発明は、半導体装置のテスト時に、半導体装置の外部から供給されるテスト情報をデコーディングし、複数の信号を生成するデコーダと、互いの出力ノードと入力ノードが接続することによって従属に接続した複数のレジスタと、前記複数のレジスタの出力ノードにそれぞれ対応して接続する複数の制御回路と、前記複数の信号が供給され、前記複数のレジスタのうちのファーストステージである第１のレジスタの入力ノードに、前記複数の信号のうちの一つの信号をシフトデータとして選択的に供給するセレクタと、前記セレクタのセレクティング回数を規定し、前記セレクタの時系列な複数回のセレクティング毎に前記複数の信号の選択先を順次切り替えさせるカウンタと、前記複数の制御回路の数に対応するクロック周期の回数を有するシフトクロックを生成し、前記複数のレジスタ及び前記カウンタに供給するシフトクロック生成回路と、を備える半導体装置である。

本発明によれば、デコーダが生成する複数のテスト信号を互いに従属接続した複数のレジスタ各々に転送するとき、セレクタは、カウンタがシフトクロックを計数した結果であるシフトデータ選択信号により、複数のテスト信号のうちの一つを順次選択して、複数のレジスタのうちの第１のレジスタにテスト信号を供給する。つまり、セレクタは、カウンタによりセレクティング回数が規定され、複数のテスト信号全てを順次複数のレジスタのうちの第１のレジスタに供給する。また、シフトクロック生成回路は、複数のレジスタ各々に制御回路の個数分のシフトクロックを供給する。シフトクロックが供給される複数のレジスタ各々は、シフトクロックが供給されるたびに、セレクタから供給される複数のテスト信号を順次転送し、制御回路の個数分のシフトクロックが供給されると、自己に接続される制御回路を活性化するテスト信号を受け取る。
これにより、複数のテスト信号をデコーダから個々に受け取るレジスタ部（上記第１のレジスタ部）は不要となる。また、第１のレジスタ部を構成するマスタースレーブタイプの複数のフリップフロップの素子数に比べて、本発明のセレクタの素子数は少なくて済むので、デコーダから個々にテスト信号を受け取るレジスタ部（上記第１のレジスタ部）を備えた半導体装置に比べて、テスト回路の回路規模を小さくでき、半導体装置のチップサイズ増大を抑制できる。

また、上記シフトクロック生成回路において、外部クロックＣＫが高周波数の場合、シフトクロックを低周波数化する構成をとることで、半導体装置内にクロックツリーを設けて各レジスタにおけるシフトクロックの同期性を保つように設計する必要はなくなり、クロックツリーを構成するための回路規模を削減できるので、半導体装置のチップサイズ増大を抑制できる。

また、上記複数のレジスタのうちの最終段を半導体装置の外部端子に接続し、レジスタのデータを転送する構成をとることで、テスト回路を備えた半導体装置の可観測性（テスト信号の論理レベルを外部から確認できる機能）を高め、テスト回路において、レジスタにテスト信号が正しく転送されているか否かを検出することができる。

本発明の技術思想を説明するための図である。 本発明の半導体装置１００の構成を示す概略ブロック図である。 図２に示したレジスタ部１０９の構成及び内部の各レジスタＤＦＴｒｎの回路図である。 図２に示したレジスタ部１０９の動作を説明するために用いるタイミングチャートである。 図２に示したシフトＣＫ制御回路１１１の回路図である。 図５に示したシフトＣＫ制御回路１１１の動作を説明するために用いるタイミングチャートである。 図２に示した９ｂｉｔカウンタ１１２及びセレクタ１１３の回路図である。 図７に示した９ｂｉｔカウンタ１１２及びセレクタ１１３の動作を説明するために用いるタイミングチャートである。 半導体装置１００のテスト動作のうち、テストモードへのエントリを説明するために用いるタイミングチャートである。 半導体装置１００のテスト動作のうち、テスト制御信号をモニタするＤＦＴモニタモードを説明するために用いるタイミングチャートである。 半導体装置１００のテスト動作のうち、シフトクロック選択モードを説明するために用いるタイミングチャートである。 半導体装置１００のテスト動作のうち、転送データ直接入力モードを説明するために用いるタイミングチャートである。 半導体装置９００の構成を示す概略ブロック図である。 図１３に示した半導体装置９００のレイアウト図である。 テスト回路の概略ブロック図である。

本発明の課題を解決する技術思想の代表的な一例を、以下に図１を用いて説明する。但し、本発明の請求内容はこの技術思想に限られず、本発明の請求項に記載の内容であることは言うまでもない。
図１は、本発明の技術思想を説明するための図であり、本発明の実施形態における半導体装置１００の構成のうち、テスト動作に係る回路を抜き出し、その概略を示している。図１においては、後述する半導体装置１００のうち、ＢａｕｎｄａｒｙＳｃａｎ制御回路２１１、テスト制御回路２１２を示している。
ＢａｕｎｄａｒｙＳｃａｎ制御回路２１１は、ＤＦＴデコーダ２０２、シフトＣＫ制御回路１１１、９ｂｉｔカウンタ１１２、及びセレクタ１１３から構成される。また、テスト制御回路２１２は、互いに従属接続した複数のＤＦＴレジスタＤＦＴｒｉ（０≦ｉ≦ｎ）と、これらの複数のレジスタにそれぞれ対応する複数の制御回路ＣＫＴ（ｎ−ｉ）から構成される。テストにおいて制御すべき複数の制御回路ＣＫＴは数百回路あり、更に、複数の制御回路ＣＫＴは、半導体チップの様々な場所に分散して配置されている。複数の制御回路ＣＫＴは、記憶素子である複数のメモリセルを含むメモリセルアレイに分散して配置される。複数の制御回路ＣＫＴは、メモリセルアレイを制御する周辺回路に分散して配置される。複数の制御回路ＣＫＴにそれぞれ対応する複数のＤＦＴレジスタＤＦＴｒｉも同様である。

制御回路ＣＫＴ（ｎ−ｉ）は、テストにおいて、それぞれに接続されるＤＦＴレジスタＤＦＴｒｉからテスト制御信号ＤＦＴ（ｎ−ｉ）を受け取り、これを制御すべき回路に出力する。
ＤＦＴデコーダ２０２は、外部から入力されるテスト情報（テストコード信号）に応じて、テスト制御信号ＤＦＴｉと同じ論理レベルの信号であるテスト信号ＤＦＴＩＮｉを発生する。

ここで、テストにおいて制御回路ＣＫＴにより制御される回路としては、例えば、ＤＲＡＭ等において、センスアンプ活性タイミングを、早くし、或いは逆に遅くする遅延回路が考えられる。通常動作モードにおいては、ワード線を選択してビット線対に充分差電位が生じた後、センスアンプは活性化される。しかし、製造ばらつき等によりメモリセル容量が小さいセルが形成される場合もあり、通常動作モードのタイミング設定では、メモリセルの容量が小さなメモリセルも良品のメモリセルと判断され、製品出荷後に当該メモリセルの特性が劣化するなどして不良のメモリセルとなる場合が考えられる。そこで、上記遅延回路において、スイッチ等を設け、センスアンプ活性化のタイミングを早め、ＤＲＡＭの動作マージンをなくす方向にすれば、製品出荷後に不良のメモリセルとなる可能性の高いメモリセルを検出し、あらかじめリジェクトする加速試験を行うことができる。また、設計後の評価において、ＤＲＡＭの動作マージンがない場合、センスアンプ活性化タイミングを遅らせることにより、センスアンプ活性化時刻を遅らせれば動作マージンが広がるかどうかを確認できる。そのため、テスト制御信号ＤＦＴｉは、遅延回路のスイッチを制御する信号に用いられる。

また、ＤＲＡＭ等は、内部に内部電圧発生回路を備え、この内部電圧発生回路の出力により、メモリセルを動作させることが一般に行われる。信頼性試験において初期不良をリジェクトするため、製品出荷時とは異なる高い電圧でメモリセルを動作させることが行われる。かかる場合、内部電圧発生回路を、他の電圧を発生する回路等に接続するバイパススイッチを設け、切り替えを行うことが考えられる。また、設計後の評価において、ＤＲＡＭの動作マージンがない場合、内部電圧発生回路の出力を高くし、或いは低くすることにより、動作マージンがどう変わるかを確認できる。そのため、テスト制御信号ＤＦＴｉは、上記バイパススイッチを制御する信号に用いられる。

ＤＦＴデコーダ２０２は、入力されるテスト情報（テストコード信号）に応じて、上述のようなテスト信号ＤＦＴＩＮｉ等を発生する回路であるが、テストの数が増加するにつれてテスト信号ＤＦＴＩＮｉ等の数が増加するため、テスト信号ＤＦＴＩＮｉ等用の配線領域の面積が増え、チップサイズの増大を招き、或いはチップサイズ縮小の妨げとなってしまう。
そこで、本発明に係る半導体装置においては、テスト信号ＤＦＴＩＮｉを制御回路ＣＫＴｉに直接入力する構成でなく、次の構成をとることにより、テスト信号に必要な配線領域を減らすことを技術思想とする。

すなわち、本発明の半導体装置において、シフトＣＫ制御回路１１１は、制御回路ＣＫＴ０〜制御回路ＣＫＴｎの個数に対応する個数のシフトクロックＴＭＲＣＫを発生し、複数のＤＦＴレジスタＤＦＴｒｉ（０≦ｉ≦ｎ）及び９ｂｉｔカウンタ１１２に供給する。
９ｂｉｔカウンタ１１２は、シフトクロックＴＭＲＣＫに同期して、セレクタ１１３のセレクティング回数、すなわち、シフトデータＴＳＣＡＮＤＡＴＡの出力回数を規定する信号であるシフトデータ選択信号ＴＣＮＴ［８：０］をセレクタ１１３に出力する。
セレクタ１１３は、シフトデータ選択信号ＴＣＮＴ［８：０］に基づいて、複数の信号であるテスト信号ＤＦＴＩＮｉのうちの一つを順次選択し、従属接続した複数のレジスタのうちの第１のレジスタ（ＤＦＴレジスタＤＦＴｒ０）に、シフトデータＴＳＣＡＮＤＡＴＡとして供給する。
従属接続した複数のＤＦＴレジスタＤＦＴｒｉは、対応する複数の制御回路の数（ｎ＋１）に対応したシフトクロックＴＭＲＣＫが入力されると、シフトデータＴＳＣＡＮＤＡＴＡをシリアルに伝送する。
これにより、テスト信号ＤＦＴＩＮ０はＤＦＴレジスタＤＦＴｒｎへ、テスト信号ＤＦＴＩＮ１はＤＦＴレジスタＤＦＴｒ（ｎ−１）へ、…、テスト信号ＤＦＴＩＮ（ｎ−１）はＤＦＴレジスタＤＦＴｒ１へ、テスト信号ＤＦＴＩＮｎはＤＦＴレジスタＤＦＴｒ０へ転送される。
ＤＦＴレジスタＤＦＴｒ（ｎ−ｉ）各々は、テスト信号ＤＦＴＩＮｉを保持し、活性レベルのＤＦＴ発生信号ＴＭＲＵＰＤＡＴＥ（図１においけるＤＦＴ発生信号）が入力されると、テスト信号ＤＦＴＩＮｉをテスト制御信号ＤＦＴｉとして、対応する複数の制御回路ＣＫＴｉに出力する。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図２は、本発明の実施形態における半導体装置１００の構成を示す概略ブロック図である。ここでは、一例として、半導体記憶装置を用いて示す。半導体装置１００は、クロック発生回路１０１、コマンドデコーダ１０２、メモリセルアレイ１０３、読み出し及び書き込み制御部１０４、アドレスラッチ１０５、デコーダ部１０６、レジスタ部１０９、シフトＣＫ制御回路１１１、９ｂｉｔカウンタ１１２、及びセレクタ１１３を備えている。
クロック発生回路１０１は、クロック信号ＣＫ、クロック信号ＣＫの相補的信号である反転クロック信号／ＣＫと、入力されるクロック信号ＣＫ及び反転クロック信号／ＣＫが有効か否かを示すクロックイネーブル信号ＣＫＥと、が入力される。また、クロック発生回路１０１は、入力されるクロック信号ＣＫ、反転クロック信号／ＣＫ及びクロックイネーブル信号ＣＫＥに応じて、半導体装置１００の内部回路である読み出し及び書き込み制御部１０４に、外部クロック信号ＣＫに同期した内部クロック信号を供給する。また、クロック発生回路１０１は、外部クロック信号ＣＫに同期した内部クロック信号をコマンドデコーダ１０２に供給する。

コマンドデコーダ１０２は、コマンド信号（チップセレクト信号ＣＳＢ、ロウアドレスストローブ信号ＲＡＳＢ、カラムアドレスストローブ信号ＣＡＳＢ及びライトイネーブルＷＥＢ）を、内部クロック信号に同期してラッチした後デコードし、デコード結果に応じて、読み出し及び書き込み制御部１０４に対して、動作を指示する制御信号（内部コマンド信号）を出力する。また、コマンドデコーダ１０２は、テストコマンド（ＭＲＳコマンド）が入力されると、アドレスラッチ１０５に対して、内部クロック信号に同期したテストコマンド信号ＴＲＳを出力する。

メモリセルアレイ１０３は、複数のワード線と、複数のビット線と、複数のワード線と複数のビットの各交点に設けられた複数のメモリセルからなるメモリマットを複数配列して構成される。
また、メモリセルアレイ１０３は、メモリセルからビット線へ読み出されたデータを増幅する等の動作を行う複数のセンスアンプと、複数のワード線を駆動する複数のワードドライバと、ビット線とＩＯ線を接続する複数のＹスイッチを備えている。センスアンプは、読み出し動作において、ビット線上に現れるメモリセルからの微弱なデータ信号を増幅する回路である。また、書き込み動作においては、ビット線を介してメモリセルへデータを書き込む回路である。センスアンプの動作タイミングは、後述のＸデコーダ及びＸタイミング回路から出力されるセンスアンプ駆動信号により制御される。また、Ｙスイッチは、開閉のタイミングを、後述のＹデコーダ及びＹタイミング回路により制御される。ＩＯ線は、読み出し動作においては、Ｙスイッチが開くことにより、ビット線からのデータが読み出され、このデータをメモリセルアレイ１０３の外に配置される読み出し及び書き込み制御部１０４へ転送する。また、ＩＯ線は、書き込み動作においては、読み出し及び書き込み制御部１０４からの書き込みデータをビット線へと転送する。

読み出し及び書き込み制御部１０４は、メモリセルアレイ１０３の動作を制御する制御部であり、Ｘデコーダ及びＸタイミング回路、Ｙデコーダ・Ｙタイミング回路等を備える。
Ｘデコーダ及びＸタイミング回路は、アドレスラッチ１０５から入力されるロウ・アドレス（内部アドレス信号）をデコードして、デコード結果に応じてメモリセルアレイ１０３のメモリセルを、ワード線を用いて選択する。また、Ｘデコーダ及びＸタイミング回路は、ビット線の差電位を増幅するセンスアンプの動作タイミングの制御を行う。
Ｙデコーダ及びＹタイミング回路は、アドレスラッチ１０５から入力されるカラム・アドレス（内部アドレス信号）をデコードして、デコード結果に応じてビット線とＩＯ線の間に介在するＹスイッチを選択するタイミング制御等を行う。また、Ｙデコーダ及びＹタイミング回路は、クロック発生回路１０１から入力される内部クロック信号に同期して、コマンドデコーダ１０２から入力される内部コマンド信号に応じて、選択したメモリセルからＩＯ線を介してデータを読み出す動作、あるいは、選択したメモリセルにＩＯ線を介してデータを書き込む動作を制御する。また、Ｙデコーダ及びＹタイミング回路は、メモリセルのデータを外部へＤＱ信号（ＤＱ０〜ｎ）として出力する。また、データ回路は、外部から入力されるＤＱ信号を、メモリセルへデータとして書き込む。これらの読み出し、書き込み動作も、内部クロック信号に同期して行われる。

以上のように、読み出し及び書き込み制御部１０４は、Ｘデコーダ及びＸタイミング回路、Ｙデコーダ及びＹタイミング回路を備える。これらのＸデコーダ及びＸタイミング回路、Ｙデコーダ及びＹタイミング回路は、さらに次のようなテスト動作において制御回路ＣＫＴが出力する信号によりテスト動作モードが設定される回路を有し、テスト動作においてメモリセルアレイ１０３の動作を制御する。
制御回路ＣＫＴが出力する信号により制御される回路には、タイミングを変える回路（例えば、センスアンプの駆動タイミングを速くする、或いは遅くする回路、その他書き込み読み出しを行う制御に用いる信号制御系にあらかじめ埋め込まれた遅延回路）がある。
また、制御回路ＣＫＴが出力する信号により制御される回路には、内部電圧発生電源回路の電圧レベルを変更する回路（例えば、内部電圧発生電源回路に入力される入力リファレンス電圧を制御回路ＣＫＴの出力により高い電圧或いは低い電圧に切り替えることのできる回路）がある。
また、制御回路ＣＫＴが出力する信号により制御される回路には、制御回路ＣＫＴが出力する信号を有効化或いは無効化して回路動作を変える回路（もともと不活性化させていた回路を制御回路ＣＫＴが出力する信号により活性化させることのできる、あるいはその逆に、もともと活性化させていた回路を制御回路ＣＫＴが出力する信号により不活性化させることのできる回路）がある。

アドレスラッチ１０５は、読み出し、書き込み動作においては、外部から入力されるアドレス信号を内部クロック信号に同期してラッチし、読み出し及び書き込み制御部１０４のＸデコーダ及びＸタイミング回路及びＹデコーダ及びＹタイミング回路に内部アドレス信号を供給する。また、アドレスラッチ１０５は、テスト動作においては、テストコマンド信号ＴＲＳにより外部から入力されるアドレス信号（テストコード信号）を内部クロック信号に同期してラッチし、デコーダ部１０６へテストアドレス信号ＴＡを供給する。

デコーダ部１０６は、アドレスプリデコーダ２０１及びＤＦＴデコーダ２０２を備える。アドレスプリデコーダ２０１は、アドレスラッチ１０５からｍビットのテストアドレス信号ＴＡが入力され、ｋ本のテストプリアドレス信号ＴＰＡを、ＤＦＴデコーダ２０２に供給する。ここで、アドレスプリデコーダ２０１は、ｍビットのテストアドレス信号ＴＡを、複数のグループに分け、各グループの中でテストアドレス信号ＴＡをデコードし、デコード結果の信号をＤＦＴデコーダ２０２に対して出力する。例えば、テストアドレス信号ＴＡが８ビットの場合、アドレスプリデコーダ２０１は、２ビット、３ビット及び３ビットの３グループに分ける。そして、アドレスプリデコーダ２０１は、各グループから、４本、８本及び８本のデコード結果の信号をＤＦＴデコーダ２０２に対して出力する。このように、テストアドレス信号ＴＡのビット数ｍと、テストプリアドレス信号ＴＰＡの信号数ｋとの関係は、ｋ＞ｍの関係となる。

ＤＦＴデコーダ２０２は、一般的にはアンド回路で構成され、アドレスプリデコーダ２０１から入力されるテストプリアドレス信号ＴＰＡをデコードしてテスト信号ＤＦＴＩＮ０〜テスト信号ＤＦＴＩＮｎを発生し、セレクタ１１３へ出力する。ここで、ＤＦＴデコーダ２０２は、ＤＦＴ信号を最大（２のｋ乗）本まで生成することができるが、図２においては、ｎ＋１個のテスト信号ＤＦＴＩＮｉ（０≦ｉ≦ｎ）を発生するものとしている。

シフトＣＫ制御回路１１１は、ＤＦＴデコーダ２０２から入力されるシフトスタート信号ＴＭＲＣＫＳＴＡＲＴが活性レベル（Ｈレベル）になると、シフトクロックＴＭＲＣＫを９ｂｉｔカウンタ１１２及びレジスタ部１０９に出力する。９ｂｉｔカウンタ１１２及びレジスタ部１０９は、シフトクロックＴＭＲＣＫに同期して、内部動作を実行する。なお、シフトＣＫ制御回路１１１の構成及び動作については後述する。
９ｂｉｔカウンタ１１２は、９ビットカウンタであり、セレクタ１１３のセレクティング回数を規定するシフトデータ選択信号ＴＣＮＴ［８：０］を、セレクタ１１３に対して出力する。
セレクタ１１３は、カウンタ信号ＣＮＴ［８：０］に応じて、複数のテスト信号ＤＦＴＩＮｉ（０≦ｉ≦ｎ）を、テスト信号ＤＦＴＩＮ０から順次シフトデータＴＳＣＡＮＤＡＴＡとして、レジスタ部１０９に出力する。
９ｂｉｔカウンタ１１２及びセレクタ１１３の構成及び動作については、後述する。

レジスタ部１０９は、シフトＣＫ制御回路１１１から入力されるシフトクロックＴＭＲＣＫに同期して、制御回路ＣＫＴの数に対応するクロック周期の回数分のシフト動作を行う。また、レジスタ部１０９は、シフト動作終了後に、ＤＦＴデコーダ２０２からＨレベルのＤＦＴ発生信号ＴＭＲＵＰＤＡＴＥが入力されると、複数のＤＦＴレジスタＤＦＴｒｉ（０≦ｉ≦ｎ）各々が保持するデータ（テスト信号ＤＦＴＩＮ（ｎ−ｉ））をテスト制御信号ＤＦＴ（ｎ−ｉ）として、読み出し及び書き込み制御部１０４における対応する制御回路ＣＫＴ（ｎ−ｉ）に出力する。
さらに、レジスタ部１０９における複数のＤＦＴレジスタＤＦＴｒｉ（０≦ｉ≦ｎ）各々は、ＤＦＴデコーダ２０２からＤＦＴモニタ信号ＴＭＲＭＯＮが入力されると、読み出し及び書き込み制御部１０４における制御回路ＣＫＴ（ｎ−ｉ）に出力したテスト制御信号ＤＦＴ（ｎ−ｉ）を取り込み保持する。
また、レジスタ部１０９は、ＤＦＴデコーダ２０２からリセット信号ＴＭＲＲＳＴが入力されると初期化される。
なお、これらのレジスタ部１０９に入力されるレジスタ制御信号（ＴＭＲＵＰＤＴＡＥ、ＴＭＲＭＯＮ、及びＴＭＲＲＳＴ）は、デコーダ部１０６が，テストプリアドレス信号ＴＰＡを用いて発生する信号である。

読み出し及び書き込み制御部１０４は、制御回路ＣＫＴｉ（０≦ｉ≦ｎ）を備える。制御回路ＣＫＴｉ各々の入力は、レジスタ部１０９の対応するＤＦＴレジスタＤＦＴｒ（ｎ−ｉ）の出力に接続され、テスト制御信号ＤＦＴ（ｎ−ｉ）が入力される（図１参照）。制御回路ＣＫＴｉ各々は、上述の通り、テスト動作において、その出力信号により、タイミングを変える回路、内部発生電源回路の電圧レベルを変更する回路、制御信号を有効化或いは無効化して回路動作を変える回路等に、テスト動作モードを設定する。

次に、レジスタ部１０９の構成及び動作について、図１、図３及び図４を用いて説明する。図３は、レジスタ部１０９の構成及び内部のＤＦＴレジスタＤＦＴｒｎの回路図である。また、図４は、レジスタ部１０９の動作を説明するために用いるタイミングチャートである。
図１に示すように、レジスタ部１０９は、複数のＤＦＴレジスタＤＦＴｒｉ（０≦ｉ≦ｎ）から構成される。ＤＦＴレジスタＤＦＴｒ０は、セレクタ１１３に接続され、シフトデータＴＳＣＡＮＤＡＴＡが入力される。ＤＦＴレジスタＤＦＴｒｉ（１≦ｉ≦ｎ）の入力は、前段のＤＦＴレジスタＤＦＴｒｉ−１の出力に接続され、前段のＤＦＴレジスタの出力であるレジスタ出力信号ＴＳＦＴｉ−１が入力される。また、最終段のＤＦＴレジスタＤＦＴｒｎは、不図示の出力バッファ回路（以下バッファ回路ＤｏｕｔＢｕｆとする）の入力に接続される。バッファ回路ＤｏｕｔＢｕｆの入力には、レジスタ出力信号ＴＳＦＴｎが入力され、バッファ回路ＤｏｕｔＢｕｆが活性化されているとき、レジスタ出力信号ＴＳＦＴｎを、半導体装置１００が備える外部出力端子ＤＱへ出力する。なお、バッファ回路ＤｏｕｔＢｕｆは、デコーダ部１０６がテストプリアドレス信号ＴＰＡを用いて発生する活性レベルのデータシフトステート信号ＴＭＲＳＦＴＥＮが入力されると活性化され、非活性レベル（Ｌレベル）のデータシフトステート信号ＴＭＲＳＦＴＥＮが入力されると非活性化されるものとする。
また、複数のＤＦＴレジスタＤＦＴｒｉ（０≦ｉ≦ｎ）各々は、レジスタ出力信号ＴＳＦＴｉを出力する端子以外に、制御回路ＣＫＴｉにテスト制御信号ＤＦＴ信号（ｎ−ｉ）を出力する端子を備えている。ＤＦＴレジスタＤＦＴｒｉは、この端子から、テスト制御信号ＤＦＴ（ｎ−ｉ）を制御回路ＣＫＴ（ｎ−ｉ）に出力する（図１参照）。

図３（ａ）は、レジスタ部１０９を（ｎ＋１）段のＤＦＴレジスタで構成した場合の最終段を含む３個のＤＦＴレジスタの接続を示しており、図３（ｂ）はＤＦＴレジスタＤＦＴｒｎの具体的な回路構成を示している。なお、図３に示すテスト制御信号ＤＦＴｎ（図中テスト信号 ｎ）、テスト制御信号ＤＦＴｎ−１（図中テスト信号 ｎ−１）、テスト制御信号ＤＦＴｎ−２（図中テスト信号 ｎ−２）は、それぞれ図１に示すＤＦＴ信号０、ＤＦＴ信号１、ＤＦＴ信号２に対応する信号である。
図３（ｂ）に示すように、ＤＦＴレジスタＤＦＴｒｎは、シフトクロックＴＭＲＣＫを論理反転し、反転信号ＴＭＲＣＫＢを出力するインバータ回路ＩＮＶ３０１を備えている。
また、図３（ｂ）で示すように、ＤＦＴレジスタＤＦＴｒｎは、Ｐチャネル型ＭＯＳトランジスタＱＰ３０１、Ｎチャネル型ＭＯＳトランジスタＱＮ３０１、ナンド回路ＮＡＮＤ３０２、インバータ回路ＩＮＶ３０３、インバータ回路ＩＮＶ３０４、Ｐチャネル型ＭＯＳトランジスタＱＰ３０２、Ｎチャネル型ＭＯＳトランジスタＱＮ３０２、ナンド回路ＮＡＮＤ３０５、インバータ回路ＩＮＶ３０６、インバータ回路ＩＮＶ３０７を備えている。
次に、これらの回路の接続と共に、レジスタ部１０９のシフト動作について説明する。なお、以下の説明において、リセット信号ＴＭＲＲＳＴはＬレベル（非活性レベル）であり、リセット信号ＴＭＲＲＳＴを論理反転するインバータ回路ＩＮＶ３４１の出力はＨレベルにあるものとして説明する。

Ｐチャネル型ＭＯＳトランジスタＱＰ３０１及びＮチャネル型ＭＯＳトランジスタＱＮ３０１で構成するトランスファーゲート（ＴＧ１とする）は、シフトクロックＴＭＲＣＫが活性レベル（Ｈレベル）になり、反転信号ＴＭＲＣＫＢが活性レベル（Ｌレベル）になるとオンする。
これにより、トランスファゲートＴＧ１は、前段のＤＦＴレジスタＤＦＴｒ（ｎ−１）のレジスタ出力信号ＴＳＦＴｎ−１を取り込み、ナンド回路ＮＡＮＤ３０２に転送する。ナンド回路ＮＡＮＤ３０２は、レジスタ出力信号ＴＳＦＴｎ−１がＨレベルであれば、Ｌレベルの信号を出力する。インバータ回路ＩＮＶ３０４は、Ｌレベルの信号が入力されるので、レジスタの内部ノードＮ３０４をＨレベルにする。一方、ナンド回路ＮＡＮＤ３０２は、レジスタ出力信号ＴＳＦＴｎ−１がＬレベルであれば、Ｈレベルの信号を出力する。インバータ回路ＩＮＶ３０４は、Ｈレベルの信号が入力されるので、レジスタの内部ノードＮ３０４をＬレベルにする。このように、ＤＦＴレジスタＤＦＴｒｎは、シフトクロックＴＭＲＣＫが活性レベル（Ｈレベル）にある期間で、前段のＤＦＴレジスタＤＦＴｒ（ｎ−１）のレジスタ出力信号ＴＳＦＴｎ−１を、内部ノードＮ３０４に取り込む。

また、Ｐチャネル型ＭＯＳトランジスタＱＰ３０２及びＮチャネル型ＭＯＳトランジスタＱＮ３０２で構成するトランスファーゲート（ＴＧ２とする）は、シフトクロックＴＭＲＣＫが非活性レベル（Ｌレベル）になり、反転信号ＴＭＲＣＫＢが非活性レベル（Ｈレベル）になるとオンする。
これにより、トランスファゲートＴＧ２は、内部ノードＮ３０４の論理レベルを、ナンド回路ＮＡＮＤ３０５に転送する。ナンド回路ＮＡＮＤ３０５は、内部ノードＮ３０４がＨレベルであれば、Ｌレベルの信号を出力する。インバータ回路ＩＮＶ３０７は、Ｌレベルの信号が入力されるので、レジスタ出力信号ＴＳＦＴｎをＨレベルにする。一方、ナンド回路ＮＡＮＤ３０５は、内部ノードＮ３０４がＬレベルであれば、Ｈレベルの信号を出力する。インバータ回路ＩＮＶ３０７は、Ｈレベルの信号が入力されるので、レジスタ出力信号ＴＳＦＴｎをＬレベルにする。このように、ＤＦＴレジスタＤＦＴｒｎは、シフトクロックＴＭＲＣＫが非活性レベル（Ｌレベル）になると、内部ノードＮ３０４と同じ論理レベルの信号を、自身のレジスタ出力信号ＴＳＦＴｎとして出力する。

つまり、ＤＦＴレジスタＤＦＴｒｎは、シフトクロックＴＭＲＣＫが活性レベル（Ｈレベル）の間に、内部ノードＮ３０４に前段のレジスタ出力信号ＴＳＦＴｎ−１を取り込み、シフトクロックＴＭＲＣＫが非活性レベル（Ｌレベル）になると、レジスタ出力信号ＴＳＦＴｎを出力する。従って、レジスタ部１０９に、シフトクロックＴＭＲＣＫが（ｎ＋１）回入力されると、シフトクロックＴＭＲＣＫの（ｎ＋１）個目のＨレベルの期間に、レジスタ部１０９を構成するＤＦＴレジスタＤＦＴｒｉ（０≦ｉ≦ｎ）各々の内部ノードＮ３０４には、ＤＦＴデコーダ２０２が出力したテスト信号ＤＦＴＩＮ（ｎ−ｉ）が取り込まれる。また、シフトクロックＴＭＲＣＫが（ｎ＋１）回入力された後に、シフトクロックＴＭＲＣＫがＬレベルになると、ＤＦＴレジスタＤＦＴｒｉ各々は、レジスタ出力信号ＴＳＦＴｉとして、テスト信号ＤＦＴＩＮ（ｎ−ｉ）を出力する。

また、図３（ｂ）に示すように、ＤＦＴレジスタＤＦＴｒｎは、ＤＦＴ発生信号ＴＭＲＵＰＤＡＴＥを論理反転し、反転信号ＴＭＲＵＰＤＡＴＥＢを出力するインバータ回路ＩＮＶ３１１を備えている。
また、図３（ｂ）で示すように、ＤＦＴレジスタＤＦＴｒｎは、Ｐチャネル型ＭＯＳトランジスタＱＰ３１２、Ｎチャネル型ＭＯＳトランジスタＱＮ３１２、ナンド回路ＮＡＮＤ３１５、インバータ回路ＩＮＶ３１６、インバータ回路ＩＮＶ３１７を備えている。
Ｐチャネル型ＭＯＳトランジスタＱＰ３１２及びＮチャネル型ＭＯＳトランジスタＱＮ３１２で構成するトランスファーゲート（ＴＧ３とする）は、ＤＦＴ発生信号ＴＭＲＵＰＤＡＴＥが活性レベル（Ｈレベル）になり、反転信号ＴＭＲＵＰＤＡＴＥＢが活性レベル（Ｌレベル）になるとオンする。

これにより、トランスファゲートＴＧ３は、内部ノードＮ３０４の論理レベルを、ナンド回路ＮＡＮＤ３１５に転送する。ナンド回路ＮＡＮＤ３１５は、内部ノードＮ３０４がＨレベルであれば、Ｌレベルの信号を出力する。インバータ回路ＩＮＶ３１７は、Ｌレベルの信号が入力されるので、テスト制御信号ＤＦＴｎ（図中テスト信号 ｎ）をＨレベルにする。一方、ナンド回路ＮＡＮＤ３１５は、内部ノードＮ３０４がＬレベルであれば、Ｈレベルの信号を出力する。インバータ回路ＩＮＶ３１７は、Ｈレベルの信号が入力されるので、テスト制御信号ＤＦＴｎ（図中テスト信号 ｎ）をＬレベルにする。このように、ＤＦＴレジスタＤＦＴｒｎは、ＤＦＴ発生信号ＴＭＲＵＰＤＡＴＥが活性レベル（Ｈレベル）になると、内部ノードＮ３０４と同じ論理レベルの信号を、テスト制御信号ＤＦＴｎ（図中テスト信号 ｎ）として出力する。

従って、レジスタ部１０９に、シフトクロックＴＭＲＣＫが（ｎ＋１）回入力され、シフトクロックＴＭＲＣＫがＬレベルになった後に、ＤＦＴ発生信号ＴＭＲＵＰＤＡＴＥを活性レベル（Ｈレベル）にすることで、複数のＤＦＴレジスタＤＦＴｒｉ（０≦ｉ≦ｎ）各々は、テスト制御信号ＤＦＴ（ｎ−ｉ）として、既に各々の内部ノードＮ３０４に保持しているテスト信号ＤＦＴＩＮ（ｎ−ｉ）を、制御回路ＣＫＴ（ｎ−ｉ）に出力する。

また、図３（ｂ）に示すように、ＤＦＴレジスタＤＦＴｒｎは、ＤＦＴモニタ信号ＴＭＲＭＯＮを論理反転し、反転信号ＴＭＲＭＯＮＢを出力するインバータ回路ＩＮＶ３２１を備えている。
また、図３（ｂ）で示すように、ＤＦＴレジスタＤＦＴｒｎは、Ｐチャネル型ＭＯＳトランジスタＱＰ３２２、Ｎチャネル型ＭＯＳトランジスタＱＮ３２２を備えている。
Ｐチャネル型ＭＯＳトランジスタＱＰ３２２及びＮチャネル型ＭＯＳトランジスタＱＮ３２２で構成するトランスファーゲート（ＴＧ４とする）は、ＤＦＴモニタ信号ＴＭＲＭＯＮが活性レベル（Ｈレベル）になり、反転信号ＴＭＲＭＯＮＢが活性レベル（Ｌレベル）になるとオンする。
これにより、トランスファゲートＴＧ４は、テスト制御信号ＤＦＴｎ（図中テスト信号 ｎ）を取り込み、ナンド回路ＮＡＮＤ３０２に転送する。ナンド回路ＮＡＮＤ３０２は、テスト制御信号ＤＦＴｎ（図中テスト信号 ｎ）がＨレベルであれば、Ｌレベルの信号を出力する。インバータ回路ＩＮＶ３０４は、Ｌレベルの信号が入力されるので、レジスタの内部ノードＮ３０４をＨレベルにする。一方、ナンド回路ＮＡＮＤ３０２は、テスト制御信号ＤＦＴｎ（図中テスト信号 ｎ）がＬレベルであれば、Ｈレベルの信号を出力する。インバータ回路ＩＮＶ３０４は、Ｈレベルの信号が入力されるので、レジスタの内部ノードＮ３０４をＬレベルにする。このように、ＤＦＴレジスタＤＦＴｒｎは、ＤＦＴモニタ信号ＴＭＲＭＯＮが活性レベル（Ｈレベル）にある期間で、自身が出力したテスト制御信号ＤＦＴｎ（図中テスト信号 ｎ）を、内部ノードＮ３０４に取り込む。

また、このとき、シフトクロックＴＭＲＣＫが非活性レベル（Ｌレベル）であり、反転信号ＴＭＲＣＫＢが非活性レベル（Ｈレベル）であるので、トランスファゲートＴＧ２は、内部ノードＮ３０４の論理レベルを、ナンド回路ＮＡＮＤ３０５に転送する。ナンド回路ＮＡＮＤ３０５は、内部ノードＮ３０４がＨレベルであれば、Ｌレベルの信号を出力する。インバータ回路ＩＮＶ３０７は、Ｌレベルの信号が入力されるので、レジスタ出力信号ＴＳＦＴｎをＨレベルにする。一方、ナンド回路ＮＡＮＤ３０５は、内部ノードＮ３０４がＬレベルであれば、Ｈレベルの信号を出力する。インバータ回路ＩＮＶ３０７は、Ｈレベルの信号が入力されるので、レジスタ出力信号ＴＳＦＴｎをＬレベルにする。このように、ＤＦＴレジスタＤＦＴｒｎは、シフトクロックＴＭＲＣＫが非活性レベル（Ｌレベル）にあるので、テスト制御信号ＤＦＴｎ（図中テスト信号 ｎ）と同じ論理レベルの信号を、自身のレジスタ出力信号ＴＳＦＴｎとして出力する。

図４は、上述したレジスタ部１０９のシフト動作及びテスト信号の活性化動作（テスト制御信号を有効化して制御回路にテスト動作モードを設定する動作）を示すタイミングチャートであり、図３（ａ）に示したレジスタ部１０９の最終段を含む三段のＤＦＴレジスタの動作を示している。
図４においては、シフトクロックＴＭＲＣＫ、レジスタ出力信号ＴＳＦＴｎ−３〜レジスタ出力信号ＴＳＦＴｎ、ＤＦＴ発生信号ＴＭＲＵＰＤＡＴＥ、テスト制御信号ＤＦＴｎ−３（図中テスト信号 ｎ−３）〜テスト制御信号ＤＦＴｎ（図中テスト信号 ｎ）の論理レベルの変化を示している。なお、図４は、ＤＦＴデコーダ２０２が、Ｈレベルのテスト信号ＤＦＴＩＮ０、Ｌレベルのテスト信号ＤＦＴＩＮ１、Ｈレベルのテスト信号ＤＦＴＩＮ２、Ｌレベルのテスト信号ＤＦＴＩＮ３を出力する場合の動作を示している。
また、図４において、時刻ｔ１〜時刻ｔ２の期間は、シフトＣＫ制御回路１１１が出力した（ｎ−２）番目のシフトクロックＴＭＲＣＫの周期を示す。また、時刻ｔ２〜時刻ｔ３の期間は、シフトＣＫ制御回路１１１が出力した（ｎ−１）番目のシフトクロックＴＭＲＣＫの周期を示す。また、時刻ｔ３〜時刻ｔ４の期間は、シフトＣＫ制御回路１１１が出力した（ｎ）番目のシフトクロックＴＭＲＣＫの周期を示す。また、時刻ｔ４〜時刻ｔ５の期間は、シフトＣＫ制御回路１１１が出力した（ｎ＋１）番目のシフトクロックＴＭＲＣＫの周期を示す。

時刻ｔ１において、不図示のＤＦＴレジスタＤＦＴｒ（ｎ−３）は、前段のＤＦＴレジスタＤＦＴｒ（ｎ−４）のＨレベルのレジスタ出力信号ＴＳＦＴｎ−４を取り込み、自己の内部ノードＮ３０４をＨレベルにしている。続いて、シフトクロックＴＭＲＣＫがＬレベルになると、ＤＦＴレジスタＤＦＴｒ（ｎ−３）は、図４に示すように、内部ノードＮ３０４と同じレベルであるＨレベルのレジスタ出力信号ＴＳＦＴｎ−３を出力する。このＨレベルのレジスタ出力信号ＴＳＦＴｎ−３は、Ｈレベルのテスト信号ＤＦＴＩＮ０に対応する信号である。

時刻ｔ２において、ＤＦＴレジスタＤＦＴｒ（ｎ−２）は、シフトクロックＴＭＲＣＫがＨレベルになると、Ｈレベルのレジスタ出力信号ＴＳＦＴｎ−３を取りこみ、自己の内部ノードＮ３０４をＨレベルにする。また、ＤＦＴレジスタＤＦＴｒ（ｎ−２）は、図４に示すように続いてシフトクロックＴＭＲＣＫがＬレベルになると、Ｈレベルのレジスタ出力信号ＴＳＦＴｎ−２を出力する。このＨレベルのレジスタ出力信号ＴＳＦＴｎ−２は、Ｈレベルのテスト信号ＤＦＴＩＮ０に対応する信号である。

また、時刻ｔ２において、不図示のＤＦＴレジスタＤＦＴｒ（ｎ−３）は、前段のＤＦＴレジスタＤＦＴｒ（ｎ−４）のＬレベルのレジスタ出力信号ＴＳＦＴｎ−４を取り込み、自己の内部ノードＮ３０４をＬレベルにしている。続いて、シフトクロックＴＭＲＣＫがＬレベルになると、ＤＦＴレジスタＤＦＴｒ（ｎ−３）は、図４に示すように、内部ノードＮ３０４と同じレベルであるＬレベルのレジスタ出力信号ＴＳＦＴｎ−３を出力する。このＬレベルのレジスタ出力信号ＴＳＦＴｎ−３は、Ｌレベルのテスト信号ＤＦＴＩＮ１に対応する信号である。

時刻ｔ３において、ＤＦＴレジスタＤＦＴｒ（ｎ−１）は、シフトクロックＴＭＲＣＫがＨレベルになると、Ｈレベルのレジスタ出力信号ＴＳＦＴｎ−２を取りこみ、自己の内部ノードＮ３０４をＨレベルにする。また、ＤＦＴレジスタＤＦＴｒ（ｎ−１）は、図４に示すように続いてシフトクロックＴＭＲＣＫがＬレベルになると、Ｈレベルのレジスタ出力信号ＴＳＦＴｎ−１を出力する。このＨレベルのレジスタ出力信号ＴＳＦＴｎ−１は、Ｈレベルのテスト信号ＤＦＴＩＮ０に対応する信号である。

また、時刻ｔ３において、ＤＦＴレジスタＤＦＴｒ（ｎ−２）は、シフトクロックＴＭＲＣＫがＨレベルになると、Ｌレベルのレジスタ出力信号ＴＳＦＴｎ−３を取りこみ、自己の内部ノードＮ３０４をＬレベルにする。また、ＤＦＴレジスタＤＦＴｒ（ｎ−２）は、図４に示すように続いてシフトクロックＴＭＲＣＫがＬレベルになると、Ｌレベルのレジスタ出力信号ＴＳＦＴｎ−２を出力する。このＬレベルのレジスタ出力信号ＴＳＦＴｎ−２は、Ｌレベルのテスト信号ＤＦＴＩＮ１に対応する信号である。

また、時刻ｔ３において、不図示のＤＦＴレジスタＤＦＴｒ（ｎ−３）は、前段のＤＦＴレジスタＤＦＴｒ（ｎ−４）のＨレベルのレジスタ出力信号ＴＳＦＴｎ−４を取り込み、自己の内部ノードＮ３０４をＨレベルにしている。続いて、シフトクロックＴＭＲＣＫがＬレベルになると、ＤＦＴレジスタＤＦＴｒ（ｎ−３）は、図４に示すように、内部ノードＮ３０４と同じレベルであるＨレベルのレジスタ出力信号ＴＳＦＴｎ−３を出力する。このＨレベルのレジスタ出力信号ＴＳＦＴｎ−３は、Ｈレベルのテスト信号ＤＦＴＩＮ２に対応する信号である。

時刻ｔ４において、ＤＦＴレジスタＤＦＴｒｎは、シフトクロックＴＭＲＣＫがＨレベルになると、Ｈレベルのレジスタ出力信号ＴＳＦＴｎ−１を取りこみ、自己の内部ノードＮ３０４をＨレベルにする。また、ＤＦＴレジスタＤＦＴｒｎは、図４に示すように続いてシフトクロックＴＭＲＣＫがＬレベルになると、Ｈレベルのレジスタ出力信号ＴＳＦＴｎを出力する。このＨレベルのレジスタ出力信号ＴＳＦＴｎは、Ｈレベルのテスト信号ＤＦＴＩＮ０に対応する信号である。

また、時刻ｔ４において、ＤＦＴレジスタＤＦＴｒ（ｎ−１）は、シフトクロックＴＭＲＣＫがＨレベルになると、Ｌレベルのレジスタ出力信号ＴＳＦＴｎ−２を取りこみ、自己の内部ノードＮ３０４をＬレベルにする。また、ＤＦＴレジスタＤＦＴｒ（ｎ−１）は、図４に示すように続いてシフトクロックＴＭＲＣＫがＬレベルになると、Ｌレベルのレジスタ出力信号ＴＳＦＴｎ−１を出力する。このＬレベルのレジスタ出力信号ＴＳＦＴｎ−１は、Ｌレベルのテスト信号ＤＦＴＩＮ１に対応する信号である。

また、時刻ｔ４において、ＤＦＴレジスタＤＦＴｒ（ｎ−２）は、シフトクロックＴＭＲＣＫがＨレベルになると、Ｈレベルのレジスタ出力信号ＴＳＦＴｎ−３を取りこみ、自己の内部ノードＮ３０４をＨレベルにする。また、ＤＦＴレジスタＤＦＴｒ（ｎ−２）は、図４に示すように続いてシフトクロックＴＭＲＣＫがＬレベルになると、Ｈレベルのレジスタ出力信号ＴＳＦＴｎ−２を出力する。このＨレベルのレジスタ出力信号ＴＳＦＴｎ−２は、Ｈレベルのテスト信号ＤＦＴＩＮ２に対応する信号である。

また、時刻ｔ４において、不図示のＤＦＴレジスタＤＦＴｒ（ｎ−３）は、前段のＤＦＴレジスタＤＦＴｒ（ｎ−４）のＬレベルのレジスタ出力信号ＴＳＦＴｎ−４を取り込み、自己の内部ノードＮ３０４をＬレベルにしている。続いて、シフトクロックＴＭＲＣＫがＬレベルになると、ＤＦＴレジスタＤＦＴｒ（ｎ−３）は、図４に示すように、内部ノードＮ３０４と同じレベルであるＬレベルのレジスタ出力信号ＴＳＦＴｎ−３を出力する。このＬレベルのレジスタ出力信号ＴＳＦＴｎ−３は、Ｌレベルのテスト信号ＤＦＴＩＮ３に対応する信号である。

このように、レジスタ部１０９を構成する複数のＤＦＴレジスタＤＦＴｒｉ（０≦ｉ≦ｎ）各々は、シフトクロックＴＭＲＣＫが（ｎ＋１）回入力されると、ＤＦＴデコーダ２０２が出力したテスト信号ＤＦＴＩＮｉを順次次段のＤＦＴレジスタに転送し、（ｎ＋１）回入力後に、レジスタ出力信号ＴＳＦＴｉを出力する。

後述するように、シフトＣＫ制御回路１１１は、（ｎ＋１）回のシフトクロックを発生し終わった後、シフトクロックＴＭＲＣＫをＬレベルに維持するので、レジスタ部１０９のＤＦＴレジスタＤＦＴｒｉ各々において、ＴＧ１はオフしており、ＤＦＴレジスタＤＦＴｒｉ各々は、それぞれの内部ノードＮ３０４にテスト信号ＤＦＴＩＮｉを保持している。
そのため、この状態でＤＦＴ発生信号ＴＭＲＵＰＤＡＴＥを活性レベル（Ｈレベル）にすると、ＤＦＴレジスタＤＦＴｒｉ各々において、ＴＧ３がオンし、ＤＦＴレジスタＤＦＴｒｉ各々はテスト制御信号ＤＦＴ（ｎ−ｉ）を制御回路ＣＫＴ（ｎ−ｉ）に対して出力する。

図４に戻って、時刻ｔ６に、ＤＦＴレジスタＤＦＴｒ（ｎ−２）〜ＤＦＴレジスタＤＦＴｒｎは、活性レベル（Ｈレベル）のＤＦＴ発生信号ＴＭＲＵＰＤＡＴＥが入力されると、それぞれＨレベルのテスト制御信号ＤＦＴｎ−２（図中テスト信号 ｎ−２）、Ｌレベルのテスト制御信号ＤＦＴｎ−１（図中テスト信号 ｎ−１）、Ｈレベルのテスト制御信号ＤＦＴｎ（図中テスト信号 ｎ）を出力する。

このように、レジスタ部１０９を構成する複数のＤＦＴレジスタＤＦＴｒｉ（０≦ｉ≦ｎ）各々は、活性レベル（Ｈレベル）のＤＦＴ発生信号ＴＭＲＵＰＤＡＴＥが入力されると、ＤＦＴデコーダ２０２が出力したテスト信号ＤＦＴＩＮ（ｎ−ｉ）を、テスト制御信号ＤＦＴ（ｎ−ｉ）として制御回路ＣＫＴ（ｎ−ｉ）に出力する（図１参照）。制御回路ＣＫＴｉ各々に接続される遅延回路等は、テスト動作モードが設定され、読み出し及び書き込み制御部１０４は、テスト動作において通常動作とは異なるタイミング等で動作する。

続いて、上記レジスタ部１０９におけるデータ転送に用いるシフトクロックＴＭＲＣＫを発生するシフトＣＫ制御回路１１１について、図５及び図６を用いて説明する。
図５は、図２に示したシフトＣＫ制御回路１１１の回路図であり、図６は、図５に示したシフトＣＫ制御回路１１１の動作を説明するために用いるタイミングチャートである。
図５に示すシフトＣＫ制御回路１１１は、データシフトステート制御部１１１ａとシフトクロック選択部１１１ｂから構成される。

データシフトステート制御部１１１ａは、レジスタ部１０９におけるデータ転送期間を規定する信号であるデータシフトステート信号ＴＭＲＳＦＴＥＮを生成する回路である。データシフトステート信号ＴＭＲＳＦＴＥＮが活性レベル（Ｈレベル）にある期間において、シフトクロック選択部１１１ｂはシフトクロックＴＭＲＣＫを発生し、後述する９ｂｉｔカウンタ１１２はカウントアップ動作を実行する。

シフトクロック選択部１１１ｂは、シフトクロック選択信号ＴＭＲＣＫＳＥＬ[３：０]の論理レベルにより、テストクロックＴＣＬＫ０Ｔと同一周期（１分周）のシフトクロック、２倍の周期（２分周）のシフトクロック、４倍の周期（４分周）のシフトクロック、８倍の周期（８分周）のシフトクロック、任意の周期のシフトクロック（ＤＦＴ入力シフトクロック）のいずれかを選択して、シフトクロックＴＭＲＣＫを発生する。

データシフトステート制御部１１１ａは、インバータ回路ＩＮＶ５０１、ナンド回路ＮＡＮＤ５０２、ナンド回路ＮＡＮＤ５０３、インバータ回路ＩＮＶ５０４、インバータ回路ＩＮＶ５１１、インバータ回路ＩＮＶ５２１、ナンド回路ＮＡＮＤ５２２、インバータ回路ＩＮＶ５３１、ナンド回路ＮＡＮＤ５３２、インバータ回路ＩＮＶ５３３を備える。また、データシフトステート制御部１１１ａは、ラッチ回路ＬＴＨ５０１、ラッチ回路ＬＴＨ５０２、ラッチ回路ＬＴＨ５０３、セレクタＳＥＬ５０１を備えている。

インバータ回路ＩＮＶ５０１は、シフトスタート信号ＴＭＲＣＫＳＴＡＲＴを論理反転し、ナンド回路ＮＡＮＤ５０２の２入力の一方の入力に出力する。
なお、シフトスタート信号ＴＭＲＣＫＳＴＡＲＴは、デコーダ部１０６が，テストプリアドレス信号ＴＰＡを用いて発生する信号である。
インバータ回路ＩＮＶ５１１は、リセット信号ＴＭＲＲＳＴを論理反転し、ナンド回路ＮＡＮＤ５０３の３入力の第２の入力に出力する。
インバータ回路ＩＮＶ５２１は、シフトクロックＴＭＲＣＫを論理反転し、ナンド回路ＮＡＮＤ５２２の２入力の一方の入力に出力する。
ナンド回路ＮＡＮＤ５２２の他方の入力には、最終カウント信号が入力される。最終カウント信号は、後述の９ｂｉｔカウンタ１１２が、シフトデータ選択信号ＴＣＮＴ[８：０]＝ｎ＋１を出力したときＨレベルになる信号であり、つまり、シフトクロックＴＭＲＣＫがｎ＋１回発生した後、Ｈレベルになる信号である。例えば、デコーダ部１０６が、シフトデータ選択信号ＴＣＮＴと予め設定された最終カウント値ｎ＋１とを比較し、両者が一致したとき、Ｈレベルの最終カウント信号を出力する。

また、ナンド回路ＮＡＮＤ５２２の出力は、ナンド回路ＮＡＮＤ５０３の３入力の第３の入力に接続される。
ナンド回路ＮＡＮＤ５０３の出力は、ナンド回路ＮＡＮＤ５０２の２入力の他方の入力と接続され、ナンド回路ＮＡＮＤ５０２の出力は、ナンド回路ＮＡＮＤ５０３の３入力の第１の入力に接続される。ナンド回路ＮＡＮＤ５０２及びナンド回路ＮＡＮＤ５０３は、セットリセットフリップフロップ（以下、ＳＲＦＦとする）を構成し、出力からデータシフトステート信号ＴＭＲＳＦＴＥＮがテストクロックＴＣＬＫ０Ｔに同期する前のＳＲＦＦ信号ＴＭＲＳＦＴＲＳＴＢを出力する。
インバータ回路ＩＮＶ５０４は、ＳＲＦＦ信号ＴＭＲＳＦＴＲＳＴＢを論理反転し、ラッチ回路ＬＴＨ５０３のリセット端子Ｒに出力する。

インバータ回路ＩＮＶ５３１は、シフトクロック選択信号ＴＭＲＣＫＳＥＬ[３：０]のうち最上位のシフトクロック選択信号ＴＭＲＣＫＳＥＬ３を論理反転し、ナンド回路ＮＡＮＤ５３２の２入力の一方に出力する。
なお、シフトクロック選択信号ＴＭＲＣＫＳＥＬ[３：０]は、デコーダ部１０６が，テストプリアドレス信号ＴＰＡを用いて発生する信号である。
ナンド回路ＮＡＮＤ５３２の２入力の他方は、テストクロックＴＣＬＫ０Ｔが入力される。テストクロックＴＣＬＫ０Ｔは、デコーダ部１０６が，テストプリアドレス信号ＴＰＡを用いて、外部クロックＣＫに基づいて発生するクロックである。
インバータ回路ＩＮＶ５３３は、ナンド回路ＮＡＮＤ５３２の出力を論理反転して、ラッチ回路ＬＴＨ５０１、ラッチ回路ＬＴＨ５０２及びラッチ回路ＬＴＨ５０３のクロック端子ＣＬＫ、シフトクロック選択部１１１ｂのナンド回路ＮＡＮＤ５４１の２入力の一方の入力へ出力する。

ラッチ回路ＬＴＨ５０１は、データ入力端子ＤがＳＲＦＦの出力に接続され、ＳＲＦＦ信号ＴＭＲＳＦＴＲＳＴＢを保持し、保持したデータをクロック端子ＣＬＫに入力されるクロックがＨレベルからＬレベルになるとデータ出力端子Ｑから出力する。
ラッチ回路ＬＴＨ５０２は、データ入力端子Ｄがラッチ回路ＬＴＨ５０１のデータ出力端子Ｑに接続され、ラッチ回路ＬＴＨ５０１の出力を保持し、保持したデータをクロック端子ＣＬＫに入力されるクロックがＬレベルからＨレベルになるとデータ出力端子Ｑから出力する。
ラッチ回路ＬＴＨ５０３は、データ入力端子Ｄがラッチ回路ＬＴＨ５０２のデータ出力端子Ｑに接続され、ラッチ回路ＬＴＨ５０２の出力を保持し、保持したデータをクロック端子ＣＬＫに入力されるクロックがＨレベルからＬレベルになるとデータ出力端子Ｑから出力する。

セレクタＳＥＬ５０１は、シフトクロック選択信号ＴＭＲＣＫＳＥＬ３がＬレベルのとき、ラッチ回路ＬＴＨ５０３の出力を、シフトクロック選択信号ＴＭＲＣＫＳＥＬ３がＨレベルのとき、ＳＲＦＦ信号ＴＭＲＳＦＴＲＳＴＢを、データシフトステート信号としてシフトクロック選択部１１１ｂに出力する。
このように、シフトクロック選択信号ＴＭＲＣＫＳＥＬ３の論理によりセレクタの切り替えを行うのは、シフトクロック選択信号ＴＭＲＣＫＳＥＬ３がＨレベルのときは後述するように、ＤＦＴ入力シフトクロックによりシフトクロックＴＭＲＣＫを発生させるため、分周回路の出力を安定化させるための動作マージンが不要となり、それに伴いデータシフトステート信号の活性化までのテストクロックＴＣＬＫ０Ｔとの同期期間が不要となるためである。
また、シフトクロック選択信号ＴＭＲＣＫＳＥＬ３がＨレベルのとき、テストクロックＴＣＬＫ０Ｔが供給されても、インバータ回路ＩＮＶ５３３の出力はＬレベル、それに伴い、インバータ回路ＩＮＶ５４２の出力もＬレベルとなるので、後述する分周回路ＢＣ５０１〜分周回路ＢＣ５０３は分周動作を実行しない。

以上の構成により、データシフトステート制御部１１１ａは、シフトスタート信号ＴＭＲＣＫＳＴＡＲＴが活性レベル（Ｈレベルになると）、ＳＲＦＦ信号ＴＭＲＳＦＴＲＳＴＢをＨレベルにする。そして、セレクタＳＥＬ５０１の一方の端子は、テストクロックＴＣＬＫ０Ｔの２回目の立下りでＨレベルとなり、シフトクロック選択信号ＴＭＲＣＫＳＥＬ３がＬレベルのとき、セレクタＳＥＬ５０１からＨレベルのデータシフトステート信号ＴＭＲＳＦＴＥＮを出力する。また、シフトクロック選択信号ＴＭＲＣＫＳＥＬ３がＨレベルのとき、ＳＲＦＦ信号ＴＭＲＳＦＴＲＳＴＢを、テストクロックＴＣＬＫ０Ｔの入力とは無関係に、セレクタＳＥＬ５０１からＨレベルのデータシフトステート信号ＴＭＲＳＦＴＥＮを出力する。
また、最終カウント信号が入力されると、ＳＲＦＦはリセットされ、ＳＲＦＦ信号ＴＭＲＳＦＴＲＳＴＢをＬレベルにする。そして、シフトクロック選択信号ＴＭＲＣＫＳＥＬ３がＬレベルのとき、ラッチ回路ＬＴＨ５０３はＬレベルにリセットされ、セレクタＳＥＬ５０１はラッチ回路ＬＴＨ５０３の出力を選択して、データシフトステート信号ＴＭＲＳＦＴＥＮを非活性レベル（Ｌレベル）にする。シフトクロック選択信号ＴＭＲＣＫＳＥＬ３がＨレベルのとき、セレクタＳＥＬ５０１はＳＲＦＦ信号ＴＭＲＳＦＴＲＳＴＢを選択して、データシフトステート信号ＴＭＲＳＦＴＥＮを非活性レベル（Ｌレベル）にする。

シフトクロック選択部１１１ｂは、ナンド回路ＮＡＮＤ５４１、インバータ回路ＩＮＶ５４２、ノア回路ＮＯＲ５４１、ナンド回路ＮＡＮＤ５５１、ナンド回路ＮＡＮＤ５５２、ナンド回路ＮＡＮＤ５５３、ナンド回路ＮＡＮＤ５５４、ナンド回路ＮＡＮＤ５５５、ナンド回路ＮＡＮＤ５６１、ナンド回路ＮＡＮＤ５６２、ノア回路ＮＯＲ５７１、インバータ回路ＩＮＶ５８１から構成される。

ナンド回路ＮＡＮＤ５４１は、一方の入力にデータシフトステート信号ＴＭＲＳＦＴＥＮ、他方の入力にインバータ回路ＩＮＶ５３３の出力が入力される。
インバータ回路ＩＮＶ５４２は、ナンド回路ＮＡＮＤ５４１の出力を論理反転し、テストクロックＴＣＬＫ０Ｔと同一周期の信号（テストクロック１分周のテストクロック）を、分周回路ＢＣ５０１の入力、ナンド回路ＮＡＮＤ５５１の一方の入力に出力する。ナンド回路ＮＡＮＤ５５１の他方の入力はノア回路ＮＯＲ５４１の出力に接続される。
ノア回路ＮＯＲ５４１は、４入力の否定論理和回路であり、４入力として、第１入力にシフトクロック選択信号ＴＭＲＣＫＳＥＬ０が、第２入力にシフトクロック選択信号ＴＭＲＣＫＳＥＬ１が、第３入力にシフトクロック選択信号ＴＭＲＣＫＳＥＬ２が、第４入力にシフトクロック選択信号ＴＭＲＣＫＳＥＬ３が、それぞれ入力される。

分周回路ＢＣ５０１は、インバータ回路ＩＮＶ５４２から入力されるテストクロック１分周のテストクロックを２倍の周期に分周し、テストクロックＴＣＬＫ０Ｔの２倍の周期のテストクロック（テストクロック２分周のテストクロック）を、分周回路ＢＣ５０２の入力、ナンド回路ＮＡＮＤ５５２の一方の入力に出力する。ナンド回路ＮＡＮＤ５５２の他方の入力はシフトクロック選択信号ＴＭＲＣＫＳＥＬ０が入力される。
ナンド回路ＮＡＮＤ５６１は、一方の入力がナンド回路ＮＡＮＤ５５１の出力に、他方の入力がナンド回路ＮＡＮＤ５５２の出力に接続され、出力がノア回路ＮＯＲ５７１の一方の入力に接続される。

分周回路ＢＣ５０２は、分周回路ＢＣ５０１から入力されるテストクロック２分周のテストクロックを２倍の周期に分周し、テストクロックＴＣＬＫ０Ｔの４倍の周期のテストクロック（テストクロック４分周のテストクロック）を、分周回路ＢＣ５０３の入力、ナンド回路ＮＡＮＤ５５３の一方の入力に出力する。ナンド回路ＮＡＮＤ５５３の他方の入力はシフトクロック選択信号ＴＭＲＣＫＳＥＬ１が入力される。

分周回路ＢＣ５０３は、分周回路ＢＣ５０２から入力されるテストクロック４分周のテストクロックを２倍の周期に分周し、テストクロックＴＣＬＫ０Ｔの８倍の周期のテストクロック（テストクロック８分周のテストクロック）を、ナンド回路ＮＡＮＤ５５４の一方の入力に出力する。ナンド回路ＮＡＮＤ５５４の他方の入力はシフトクロック選択信号ＴＭＲＣＫＳＥＬ２が入力される。

ナンド回路ＮＡＮＤ５５５は、一方の入力にＤＦＴ入力シフトＣＬＫが入力され、他方の入力にシフトクロック選択信号ＴＭＲＣＫＳＥＬ３が入力される。
なお、ＤＦＴ入力シフトＣＬＫは、デコーダ部１０６が，テストプリアドレス信号ＴＰＡを用いて発生する信号である。
ナンド回路ＮＡＮＤ５６２は、第１入力がナンド回路ＮＡＮＤ５５３の出力に、第２入力がナンド回路ＮＡＮＤ５５４の出力に、第３入力がナンド回路ＮＡＮＤ５５５の出力にそれぞれ接続され、出力がノア回路ＮＯＲ５７１の他方の入力に接続される。
インバータ回路ＩＮＶ５８１は、入力がノア回路ＮＯＲ５７１の出力に接続され、ノア回路ＮＯＲ５７１の出力を論理反転して、シフトクロックＴＭＲＣＫを出力する。

以上の構成により、シフトクロック選択部１１１ｂは、シフトクロック選択信号ＴＭＲＣＫＳＥＬ[３：０]の論理レベルにより、テストクロックＴＣＬＫ０Ｔと同一周期（１分周）のシフトクロック（Ｔｅｓｔ ＣＬＫ１分周）、２倍の周期（２分周）のシフトクロック（Ｔｅｓｔ ＣＬＫ２分周）、４倍の周期（４分周）のシフトクロック（Ｔｅｓｔ ＣＬＫ４分周）、８倍の周期（８分周）のシフトクロック（Ｔｅｓｔ ＣＬＫ８分周）、任意の周期のシフトクロック（ＤＦＴ入力シフトクロック）のいずれかを選択して、シフトクロックＴＭＲＣＫを発生する。
具体的には、シフトクロック選択部１１１ｂは、シフトクロック選択信号ＴＭＲＣＫＳＥＬ[３：０]が全てＬレベルのとき、Ｔｅｓｔ ＣＬＫ１分周を選択して、シフトクロックＴＭＲＣＫを発生する。
また、シフトクロック選択部１１１ｂは、シフトクロック選択信号ＴＭＲＣＫＳＥＬ０がＨレベルであって、他のシフトクロック選択信号ＴＭＲＣＫＳＥＬ［３：１]が全てＬレベルのとき、Ｔｅｓｔ ＣＬＫ２分周を選択して、シフトクロックＴＭＲＣＫを発生する。
また、シフトクロック選択部１１１ｂは、シフトクロック選択信号ＴＭＲＣＫＳＥＬ１がＨレベルであって、他のシフトクロック選択信号ＴＭＲＣＫＳＥＬ［３：２]及びシフトクロック選択信号ＴＭＲＣＫＳＥＬ０が全てＬレベルのとき、Ｔｅｓｔ ＣＬＫ４分周を選択して、シフトクロックＴＭＲＣＫを発生する。
また、シフトクロック選択部１１１ｂは、シフトクロック選択信号ＴＭＲＣＫＳＥＬ２がＨレベルであって、他のシフトクロック選択信号ＴＭＲＣＫＳＥＬ３及びシフトクロック選択信号ＴＭＲＣＫＳＥＬ［１：０]が全てＬレベルのとき、Ｔｅｓｔ ＣＬＫ８分周を選択して、シフトクロックＴＭＲＣＫを発生する。
また、シフトクロック選択部１１１ｂは、シフトクロック選択信号ＴＭＲＣＫＳＥＬ３がＨレベルであって、他のシフトクロック選択信号ＴＭＲＣＫＳＥＬ［２：０]が全てＬレベルのとき、ＤＦＴ入力シフトクロックを選択して、シフトクロックＴＭＲＣＫを発生する。
なお、シフトクロック選択信号［３：０]の論理レベルの設定については、後述する。

図６は、シフトＣＫ制御回路１１１の動作を説明するために用いるタイミングチャートである。なお、図６においては、シフトクロック選択信号ＴＭＲＣＫＳＥＬ[３：０]が全てＬレベル（ＴＭＲＣＫＳＥＬ[３：０]＝４’ｈ０）の場合の動作を示している。この場合、上記ノア回路ＮＯＲ５４１のレベルはＨレベルとなり、ナンド回路ＮＡＮＤ５５１が動作し、ナンド回路ＮＡＮＤ５５２〜ナンド回路ＮＡＮＤ５５５は動作しないため、シフトＣＫ制御回路１１１は、テストクロックＴＣＬＫ０Ｔと同一周期（１分周）のシフトクロックＴＭＲＣＫを発生する。

時刻ｔ１において、シフトスタート信号ＴＭＲＣＫＳＴＡＲＴが活性レベル（Ｈレベル）になると、ＳＲＦＦは、ＳＲＦＦ信号ＴＭＲＳＦＴＲＳＴＢを活性レベル（Ｈレベル）にする。ラッチ回路ＬＴＨ５０１は、テストクロックＴＣＬＫ０ＴがＨレベルの期間にＳＲＦＦ信号ＴＭＲＳＦＴＲＳＴＢを取りこみ、テストクロックＴＣＬＫ０ＴがＬレベルになるとデータ出力端子ＱをＨレベルにする。
ラッチ回路ＬＴＨ５０２は、テストクロックＴＣＬＫ０ＴがＬレベルの期間に、ラッチ回路ＬＴＨ５０１の出力（Ｈレベル）を取りこみ、テストクロックＴＣＬＫ０ＴがＨレベルになるとデータ出力端子ＱをＨレベルにする。

時刻ｔ２に、テストクロックＴＣＬＫ０ＴがＨレベルになると、ラッチ回路ＬＴＨ５０３は、テストクロックＴＣＬＫ０ＴがＨレベルの期間に、ラッチ回路ＬＴＨ５０２の出力（Ｈレベル）を取りこみ、テストクロックＴＣＬＫ０ＴがＬレベルになるとデータ出力端子ＱをＨレベルにする。セレクタＳＥＬ５０１は、シフトクロック選択信号ＴＭＲＣＫＳＥＬ３がＬレベルであるので、ラッチ回路ＬＴＨ５０３の出力を選択して、データシフトステート信号ＴＭＲＳＦＴＥＮを活性レベル（Ｈレベル）にする。
シフトクロック選択部１１１ｂは、テストクロック１分周のテストクロック（Ｔｅｓｔ
ＣＬＫ１分周）を選択して、時刻ｔ３まで、テストクロックＴＣＬＫ０Ｔと同一周期（１分周）のシフトクロックＴＭＲＣＫを発生する。

時刻ｔ３において、シフトデータ選択信号ＴＣＮＴが最終カウント値ｎ＋１になると、Ｈレベルの最終カウント信号がナンド回路ＮＡＮＤ５２２の他方の入力に入力される。シフトクロックＴＭＲＣＫがＬレベルになると、ナンド回路ＮＡＮＤ５２２の一方の入力にインバータ回路ＩＮＶ５２１からＨレベルの信号が入力され、ナンド回路ＮＡＮＤ５２２は出力をＬレベルにする。これにより、ナンド回路ＮＡＮＤ５０３の出力はＨレベルとなる。また、インバータ回路ＩＮＶ５０１の出力はＨレベルであるので、ＳＲＦＦはリセットされ、ＳＲＦＦはＳＲＦＦ信号ＴＭＲＳＦＴＲＳＴＢをＬレベル（非活性レベル）にする。これにより、インバータ回路ＩＮＶ５０４は、Ｈレベルの信号をラッチ回路ＬＴＨ５０３のＲ端子に出力し、ラッチ回路ＬＴＨ５０３はデータ出力端子ＱをＬレベルにする。セレクタＳＥＬ５０１は、データシフトステート信号ＴＭＲＳＦＴＥＮをＬレベル（非活性レベル）にする。

次に、９ｂｉｔカウンタ１１２及びセレクタ１１３について、図７及び図８を参照して説明する。
図７は、９ｂｉｔカウンタ１１２及びセレクタ１１３の回路図である。また、図８は、９ｂｉｔカウンタ１１２及びセレクタ１１３の動作を説明するために用いるタイミングチャートである。
図７に示すように、９ｂｉｔカウンタ１１２は、インバータ回路ＩＮＶ７０１及び９ビットカウンタ７０２から構成される。
９ビットカウンタ７０２は、クロック入力端子ＣＫにシフトクロックＴＭＲＣＫが入力され、シフトクロックＴＭＲＣＫの立上りに同期してカウントアップ動作するカウンタであり、出力端子から９ビットのシフトデータ選択信号ＴＣＮＴ[８：０]を出力する。
インバータ回路ＩＮＶ７０１は、データシフトステート信号ＴＭＲＳＦＴＥＮを論理反転し、９ビットカウンタ７０２のリセット端子Ｒｅｓｅｔに出力する。

９ｂｉｔカウンタ１１２は、シフトＣＫ制御回路１１１が出力するデータシフトステート信号ＴＭＲＳＦＴＥＮが活性レベル（Ｈレベル）にある期間、シフトデータ選択信号ＴＣＮＴ[８：０]を０からカウントアップする。９ｂｉｔカウンタ１１２は、シフトデータ選択信号ＴＣＮＴ[８：０]がｎ＋１になると、シフトＣＫ制御回路１１１が出力するデータシフトステート信号ＴＭＲＳＦＴＥＮがＬレベルになり、カウントアップ動作を停止し、シフトデータ選択信号ＴＣＮＴ[８：０]を０にする。

セレクタ１１３は、デコーダ７０３〜デコーダ７０５（カウントデコーダ）、第１テスト信号切替部７１１−０〜第１テスト信号切替部７１１−３７、インバータ回路ＩＮＶ７４１−０〜インバータ回路ＩＮＶ７４１−３７、インバータ回路ＩＮＶ７４２−０〜インバータ回路ＩＮＶ７４２−３７、第２テスト信号切替部７２１−０〜第２テスト信号切替部７２１−４、インバータ回路ＩＮＶ７５１−０〜インバータ回路ＩＮＶ７５１−４、インバータ回路ＩＮＶ７５２−０〜インバータ回路ＩＮＶ７５２−４、第３テスト信号切替部７３１、インバータ回路ＩＮＶ７６１、インバータ回路ＩＮＶ７６２、ラッチ回路ＬＴＨ７０１から構成される。

デコーダ７０３は３入力８出力のデコード回路であり、シフトデータ選択信号ＴＣＮＴ[８：０]のうち３ビットのシフトデータ選択信号ＴＣＮＴ[２：０]をデコードし、デコード信号ＴＣＮＴ０[７：０]を生成する。
デコーダ７０３は、シフトデータ選択信号ＴＣＮＴ[２：０]＝０のとき、デコード信号ＴＣＮＴ０[０]をＬレベル、他のデコード信号ＴＣＮＴ０[７：１]を全てＨレベルとする。
また、シフトデータ選択信号ＴＣＮＴ[２：０]＝１のとき、デコード信号ＴＣＮＴ０[１]をＬレベル、他のデコード信号ＴＣＮＴ０[７：２]及びデコード信号ＴＣＮＴ０[０]を全てＨレベルとする。
また、シフトデータ選択信号ＴＣＮＴ[２：０]＝２のとき、デコード信号ＴＣＮＴ０[２]をＬレベル、他のデコード信号ＴＣＮＴ０[７：３]及びデコード信号ＴＣＮＴ０[１：０]を全てＨレベルとする。
また、シフトデータ選択信号ＴＣＮＴ[２：０]＝３のとき、デコード信号ＴＣＮＴ０[３]をＬレベル、他のデコード信号ＴＣＮＴ０[７：４]及びデコード信号ＴＣＮＴ０[２：０]を全てＨレベルとする。
また、シフトデータ選択信号ＴＣＮＴ[２：０]＝４のとき、デコード信号ＴＣＮＴ０[４]をＬレベル、他のデコード信号ＴＣＮＴ０[７：５]及びデコード信号ＴＣＮＴ０[３：０]を全てＨレベルとする。
また、シフトデータ選択信号ＴＣＮＴ[２：０]＝５のとき、デコード信号ＴＣＮＴ０[５]をＬレベル、他のデコード信号ＴＣＮＴ０[７：６]及びデコード信号ＴＣＮＴ０[４：０]を全てＨレベルとする。
また、シフトデータ選択信号ＴＣＮＴ[２：０]＝６のとき、デコード信号ＴＣＮＴ０[６]をＬレベル、他のデコード信号ＴＣＮＴ０[７]及びデコード信号ＴＣＮＴ０[５：０]を全てＨレベルとする。
また、シフトデータ選択信号ＴＣＮＴ[２：０]＝７のとき、デコード信号ＴＣＮＴ０[７]をＬレベル、他のデコード信号ＴＣＮＴ０[６：０]を全てＨレベルとする。
このように、デコーダ７０３は、入力される３ビットのシフトデータ選択信号ＴＣＮＴ[２：０]の値がｉ（０≦ｉ≦７）とすると、デコード信号ＴＣＮＴ０[ｉ]をＬレベル、他のデコード信号ＴＣＮＴ３を全てＨレベルとする。

デコーダ７０４は３入力８出力のデコード回路であり、シフトデータ選択信号ＴＣＮＴ[８：０]のうち３ビットのシフトデータ選択信号ＴＣＮＴ[５：３]をデコードし、デコード信号ＴＣＮＴ３[７：０]を生成する。
デコーダ７０４は、デコーダ７０３と同様に、入力される３ビットのシフトデータ選択信号ＴＣＮＴ[５：３]の値がｊ（０≦ｊ≦７）とすると、デコード信号ＴＣＮＴ３[ｊ]をＬレベル、他のデコード信号ＴＣＮＴ３を全てＨレベルとする。

デコーダ７０５は３入力８出力のデコード回路であり、シフトデータ選択信号ＴＣＮＴ[８：０]のうち３ビットのシフトデータ選択信号ＴＣＮＴ[８：６]をデコードし、デコード信号ＴＣＮＴ６[７：０]を生成する。
デコーダ７０５も、デコーダ７０３及びデコーダ７０４と同様に、入力される３ビットのシフトデータ選択信号ＴＣＮＴ[８：６]の値がｋ（０≦ｋ≦７）とすると、デコード信号ＴＣＮＴ６[ｋ]をＬレベル、他のデコード信号ＴＣＮＴ６を全てＨレベルとする。

第１テスト信号切替部７１１−０は、図５に示すように、インバータ回路ＩＮＶ７１１−０、Ｐチャネル型ＭＯＳトランジスタＱＰ７１１−０及びＮチャネル型ＭＯＳトランジスタＱＮ７１１−０を一つのサブ信号切替部Ｓ７１１−０とすると、８個のサブ信号切替部Ｓ７１１−０〜サブ信号切替部Ｓ７１１−７から構成される。サブ信号切替部Ｓ７１１−０において、Ｐチャネル型ＭＯＳトランジスタＱＰ７１１−０のソース及びＮチャネル型ＭＯＳトランジスタＱＮ７１１−０のドレインは共通接続され、共通接続されたノードにテスト信号ＤＦＴＩＮ０（図７においてＤＦＴ信号０で示す）が入力される。また、Ｐチャネル型ＭＯＳトランジスタＱＰ７１１−０のドレイン及びＮチャネル型ＭＯＳトランジスタＱＮ７１１−０のソースは共通接続され、インバータ回路ＩＮＶ７４１−０の入力に接続される。また、Ｐチャネル型ＭＯＳトランジスタＱＰ７１１−０のゲートは、デコーダ７０３からデコード信号ＴＣＮＴ０[０]が入力され、Ｎチャネル型ＭＯＳトランジスタＱＮ７１１−０のゲートはデコード信号ＴＣＮＴ０[０]をインバータ回路ＩＮＶ７１１−０により論理反転した信号が入力される。

他のサブ信号切替部Ｓ７１１−１〜サブ信号切替部Ｓ７１１−７も、サブ信号切替部Ｓ７１１−０と同様に構成される。サブ信号切替部Ｓ７１１−ｉ（０≦ｉ≦７）は、テスト信号ＤＦＴＩＮｉが入力され、これをデコード信号ＴＣＮＴ０[ｉ]により選択して、インバータ回路ＩＮＶ７４１−０に転送する構成となっている。
また、第１テスト信号切替部７１１−１〜第１テスト信号切替部７１１−３７は、第１テスト信号切替部７１１−０と同様に、それぞれが８つサブ信号切替部Ｓ７１１−ｉ（０≦ｉ≦７）から構成される。

つまり、第１テスト信号切替部７１１−ｐ（０≦ｐ≦ｎ÷８）各々は、テスト信号ＤＦＴＩＮ（ｐ×８＋ｉ）が入力されるサブ信号切替部Ｓ７１１−ｉ（０≦ｉ≦７）を備え、サブ信号切替部Ｓ７１１−ｉは、テスト信号ＤＦＴＩＮ（ｐ×８＋ｉ）をデコード信号ＴＣＮＴ０[ｉ]により選択して、インバータ回路ＩＮＶ７４１−ｐに転送する。

第２テスト信号切替部７２１−０は、図５に示すように、インバータ回路ＩＮＶ７２１−０、Ｐチャネル型ＭＯＳトランジスタＱＰ７２１−０及びＮチャネル型ＭＯＳトランジスタＱＮ７２１−０を一つのサブ信号切替部Ｓ７２１−０とすると、８個のサブ信号切替部Ｓ７２１−０〜サブ信号切替部Ｓ７２１−７から構成される。サブ信号切替部Ｓ７２１−０において、Ｐチャネル型ＭＯＳトランジスタＱＰ７２１−０のソース及びＮチャネル型ＭＯＳトランジスタＱＮ７２１−０のドレインは共通接続され、共通接続されたノードにインバータ回路ＩＮＶ７４２−０の出力が入力される。また、Ｐチャネル型ＭＯＳトランジスタＱＰ７２１−０のドレイン及びＮチャネル型ＭＯＳトランジスタＱＮ７２１−０のソースは共通接続され、インバータ回路ＩＮＶ７５１−０の入力に接続される。また、Ｐチャネル型ＭＯＳトランジスタＱＰ７２１−０のゲートは、デコーダ７０４からデコード信号ＴＣＮＴ３[０]が入力され、Ｎチャネル型ＭＯＳトランジスタＱＮ７２１−０のゲートはデコード信号ＴＣＮＴ３[０]をインバータ回路ＩＮＶ７２１−０により論理反転した信号が入力される。

他のサブ信号切替部Ｓ７２１−１〜サブ信号切替部Ｓ７２１−７も、サブ信号切替部Ｓ７２１−０と同様に構成される。サブ信号切替部Ｓ７２１−ｊ（０≦ｊ≦７）は、インバータ回路ＩＮＶ７４２−ｊの出力が入力され、これをデコード信号ＴＣＮＴ３[ｊ]により選択して、インバータ回路ＩＮＶ７５１−０に転送する構成となっている。

つまり、第２テスト信号切替部７２１−０〜第２テスト信号切替部７２１−４各々は、第１テスト信号切替部７１１−０〜第１テスト信号切替部７１１−３７と同様に、サブ信号切替部Ｓ７２１−ｊ（０≦ｊ≦７）を備える。
第２テスト信号切替部７２１−ｑ（０≦ｑ≦３）各々は、インバータ回路ＩＮＶ７４２−（ｑ×８＋ｊ）の出力が入力されるサブ信号切替部Ｓ７２１−ｊ（０≦ｊ≦７）を備え、サブ信号切替部Ｓ７２１−ｊは、インバータ回路ＩＮＶ７４２−（ｑ×８＋ｊ）の出力をデコード信号ＴＣＮＴ３[ｊ]により選択して、インバータ回路ＩＮＶ７５１−ｑに転送する。
また、第２テスト信号切替部７２１−ｑ（ｑ＝４）は、インバータ回路ＩＮＶ７４２−（ｑ×８＋ｊ）の出力が入力されるサブ信号切替部Ｓ７２１−ｊ（０≦ｊ≦５）、及び入力が接地電源電圧ＶＳＳに接続されＧＮＤ電位が入力されるサブ信号切替部Ｓ７２１−ｊ（６≦ｊ≦７）を備え、サブ信号切替部Ｓ７２１−ｊは、インバータ回路ＩＮＶ７４２−（ｑ×８＋ｊ）の出力またはＧＮＤ電位をデコード信号ＴＣＮＴ３[ｊ]により選択して、インバータ回路ＩＮＶ７５１−ｑに転送する。

第３テスト信号切替部７３１−０は、図５に示すように、インバータ回路ＩＮＶ７３１−０、Ｐチャネル型ＭＯＳトランジスタＱＰ７３１−０及びＮチャネル型ＭＯＳトランジスタＱＮ７３１−０を一つのサブ信号切替部Ｓ７３１−０とすると、８個のサブ信号切替部Ｓ７３１−０〜サブ信号切替部Ｓ７３１−７から構成される。サブ信号切替部Ｓ７３１−０において、Ｐチャネル型ＭＯＳトランジスタＱＰ７３１−０のソース及びＮチャネル型ＭＯＳトランジスタＱＮ７３１−０のドレインは共通接続され、共通接続されたノードにインバータ回路ＩＮＶ７５２−０の出力が入力される。また、Ｐチャネル型ＭＯＳトランジスタＱＰ７３１−０のドレイン及びＮチャネル型ＭＯＳトランジスタＱＮ７３１−０のソースは共通接続され、インバータ回路ＩＮＶ７６１の入力に接続される。また、Ｐチャネル型ＭＯＳトランジスタＱＰ７３１−０のゲートは、デコーダ７０５からデコード信号ＴＣＮＴ６[０]が入力され、Ｎチャネル型ＭＯＳトランジスタＱＮ７３１−０のゲートはデコード信号ＴＣＮＴ６[０]をインバータ回路ＩＮＶ７３１−０により論理反転した信号が入力される。

他のサブ信号切替部Ｓ７３１−１〜サブ信号切替部Ｓ７３１−７も、サブ信号切替部Ｓ７３１−０と同様に構成される。サブ信号切替部Ｓ７３１−ｋ（０≦ｋ≦７）は、インバータ回路ＩＮＶ７４２−ｋの出力が入力され、これをデコード信号ＴＣＮＴ６[ｋ]により選択して、インバータ回路ＩＮＶ７６１に転送する構成となっている。

つまり、第３テスト信号切替部７３１は、第１テスト信号切替部７１１−０〜第１テスト信号切替部７１１−３７、第２テスト信号切替部７２１−０〜第２テスト信号切替部７２１−４と同様に、サブ信号切替部Ｓ７３１−ｋ（０≦ｋ≦７）を備える。
第３テスト信号切替部７３１は、インバータ回路ＩＮＶ７５２−ｋの出力が入力されるサブ信号切替部Ｓ７３１−ｋ（０≦ｋ≦４）、及び入力が接地電源電圧ＶＳＳに接続されＧＮＤ電位が入力されるサブ信号切替部Ｓ７３１−ｋ（５≦ｋ≦７）を備え、サブ信号切替部Ｓ７３１−ｋは、インバータ回路ＩＮＶ７５２−ｋの出力またはＧＮＤ電位をデコード信号ＴＣＮＴ６[ｋ]により選択して、インバータ回路ＩＮＶ７６１に転送する。

以上の構成により、第１テスト信号切替部〜第３テスト信号切替部は、デコーダ７０３〜デコーダ７０５がシフトデータ選択信号ＴＣＮＴ[ｉ＋ｊ×８＋ｋ×６４]をデコードした結果であるデコード信号ＴＣＮＴ０[ｉ]、デコード信号ＴＣＮＴ３[ｊ]、デコード信号ＴＣＮＴ６[ｋ]により、テスト信号ＤＦＴＩＮ（ｉ＋ｊ×８＋ｋ×６４）の一つを選択して、インバータ回路ＩＮＶ７６１に転送する。また、インバータ回路ＩＮＶ７６２は、インバータ回路ＩＮＶ７６１の出力を論理反転して、最終選択信号ＴＤＦＴＤＡＴＡ６を、ラッチ回路ＬＴＨ７０１に出力する。
ラッチ回路ＬＴＨ７０１は、データ入力端子Ｄがインバータ回路ＩＮＶ７６２の出力に接続され、最終選択信号ＴＤＦＴＤＡＴＡ６を保持し、クロック端子ＣＬＫに入力されるクロックがＨレベルからＬレベルになるとデータ出力端子ＱからシフトデータＴＳＣＡＮＤＡＴＡを出力する。

なお、５１０個（９ｂｉｔカウンタＭＡＸ値−１）のテスト信号ＤＦＴＩＮを選択するには、サブ信号切替部が合計で８^３＋８^２＋８^１台と、その他に、データ転送用のインバータ回路を合計で（８^３＋８^２＋８^１）×２＝１４６台使用している。従って、テスト信号ＤＦＴＩＮ一つを選択するためには、おおよそＰチャネル型ＭＯＳトランジスタが１．２個、Ｎチャネル型ＭＯＳトランジスタが１．２個、インバータ回路が１．４台あれば済むことになる。これに対して、ＤＦＴデコーダ２０２の出力全てをＤＦＴレジスタでいったんラッチする構成とした場合（例えば、図１５で示す構成とした場合）、図３（ｂ）に示したＤＦＴレジスタが必要となり、テスト信号ＤＦＴＩＮ一つを選択するために、多くのＭＯＳトランジスタ及び論理回路が必要になってしまう。つまり、本発明のように、上述したセレクタを用いれば、素子数を削減できるので、テスト回路の回路規模を小さくでき、半導体装置のチップサイズ増大を抑制できる。

図８は、９ｂｉｔカウンタ１１２及びセレクタ１１３の動作を示すタイミングチャートである。
時刻ｔ１において、シフトＣＫ制御回路１１１が、データシフトステート信号ＴＭＲＳＦＴＥＮを活性レベル（Ｈレベル）にすると、９ｂｉｔカウンタ１１２は、初期値のシフトデータ選択信号ＴＣＮＴ[８：０]＝０を出力しており、デコーダ７０３〜デコーダ７０５は、それぞれＬレベルのデコード信号ＴＣＮＴ０[０]、Ｌレベルのデコード信号ＴＣＮＴ３[０]、Ｌレベルのデコード信号ＴＣＮＴ６[０]を出力し、第１テスト信号切替部〜第３テスト信号切替部は、テスト信号ＤＦＴＩＮ０（図８においてＤＦＴ０で示す）を転送する。セレクタ１１３は、最終選択信号ＴＤＦＴＤＡＴＡ６をテスト信号ＤＦＴＩＮ０と同じレベルにし、ラッチ回路ＬＴＨ７０１からテスト信号ＤＦＴＩＮ０をシフトデータＴＳＣＡＮＤＡＴＡとして出力する。

この後、９ｂｉｔカウンタ１１２は、シフトクロックがＨレベルになりカウントアップ動作を開始し、シフトデータ選択信号ＴＣＮＴ[８：０]＝１を出力する。デコーダ７０３〜デコーダ７０５は、それぞれＬレベルのデコード信号ＴＣＮＴ０[１]、Ｌレベルのデコード信号ＴＣＮＴ３[０]、Ｌレベルのデコード信号ＴＣＮＴ６[０]を出力し、第１テスト信号切替部〜第３テスト信号切替部は、テスト信号ＤＦＴＩＮ１（図８においてＤＦＴ１で示す）を転送する。セレクタ１１３は、最終選択信号ＴＤＦＴＤＡＴＡ６をテスト信号ＤＦＴＩＮ１と同じレベルにし、時刻ｔ２においてシフトクロックがＨレベルからＬレベルになると、ラッチ回路ＬＴＨ７０１からテスト信号ＤＦＴＩＮ１をシフトデータＴＳＣＡＮＤＡＴＡとして出力する。

この後、９ｂｉｔカウンタ１１２は、シフトクロックがＨレベルになると、シフトデータ選択信号ＴＣＮＴ[８：０]＝２を出力する。デコーダ７０３〜デコーダ７０５は、それぞれＬレベルのデコード信号ＴＣＮＴ０[２]、Ｌレベルのデコード信号ＴＣＮＴ３[０]、Ｌレベルのデコード信号ＴＣＮＴ６[０]を出力し、第１テスト信号切替部〜第３テスト信号切替部は、テスト信号ＤＦＴＩＮ２（図８においてＤＦＴ２で示す）を転送する。セレクタ１１３は、最終選択信号ＴＤＦＴＤＡＴＡ６をテスト信号ＤＦＴＩＮ２と同じレベルにし、時刻ｔ３においてシフトクロックがＨレベルからＬレベルになると、ラッチ回路ＬＴＨ７０１からテスト信号ＤＦＴＩＮ２をシフトデータＴＳＣＡＮＤＡＴＡとして出力する。

以下、９ｂｉｔカウンタ１１２はシフトクロックＴＭＲＣＫの立上りでカウントアップ動作を実行し、シフトデータ選択信号ＴＣＮＴ[８：０]を＋１ずつ増やす。
デコーダ７０３〜デコーダ７０５は、シフトデータ選択信号ＴＣＮＴ[８：０]の値に応じて、それぞれデコード信号ＴＣＮＴ０[ｉ]の一つをＬレベル、デコード信号ＴＣＮＴ３[ｊ]の一つをＬレベル、デコード信号ＴＣＮＴ６[０]の一つをＬレベルとする。
第１テスト信号切替部〜第３テスト信号切替部は、テスト信号ＤＦＴＩＮ（ｉ＋ｊ×８＋ｋ×６４）の一つを転送する。
セレクタ１１３は、最終選択信号ＴＤＦＴＤＡＴＡ６をテスト信号ＤＦＴＩＮ（ｉ＋ｊ×８＋ｋ×６４）と同じレベルにし、シフトクロックがＨレベルからＬレベルになると、ラッチ回路ＬＴＨ７０１からテスト信号ＤＦＴＩＮ（ｉ＋ｊ×８＋ｋ×６４）をシフトデータＴＳＣＡＮＤＡＴＡとして出力する。
そして、シフトデータ選択信号ＴＣＮＴ[８：０]＝ｎにより、第１テスト信号切替部〜第３テスト信号切替部は、最後のテスト信号ＤＦＴＩＮｎ（ｉ＝７、ｊ＝５、ｋ＝４）を転送する。
セレクタ１１３は、時刻ｔ４においてシフトクロックがＨレベルからＬレベルになると、ラッチ回路ＬＴＨ７０１からテスト信号ＤＦＴＩＮｎ（図８においてＤＦＴｎで示す）をシフトデータＴＳＣＡＮＤＡＴＡとして出力する。

続いて、シフトデータ選択信号ＴＣＮＴ[８：０]＝ｎ＋１になると、第２テスト信号切替部〜第３テスト信号切替部は、第２テスト信号切替部のサブ信号切替部Ｓ７２１−ｑ（ｑ＝４）のサブ信号切替部Ｓ７２１−６が接続されるＧＮＤ電位を転送する。
セレクタ１１３は、ラッチ回路ＬＴＨ７０１からＬレベルの信号をシフトデータＴＳＣＡＮＤＡＴＡとして出力する。
シフトＣＫ制御回路１１１は、シフトデータ選択信号ＴＣＮＴ[８：０]＝ｎ＋１となったので、カウント時刻ｔ６において、データシフトステート信号ＴＭＲＳＦＴＥＮを非活性レベル（Ｌレベル）にする。これにより、９ｂｉｔカウンタ１１２はリセットされ、シフトデータ選択信号ＴＣＮＴ[８：０]＝０を出力する。

以上の９ｂｉｔカウンタ１１２のカウンタ動作の間、複数のＤＦＴレジスタＤＦＴｒｉ（０≦ｉ≦ｎ）各々は、シフトクロックＴＭＲＣＫが活性レベル（Ｈレベル）の間に、内部ノードＮ３０４に前段のレジスタ出力信号ＴＳＦＴｉ−１を取り込み、シフトクロックＴＭＲＣＫが非活性レベル（Ｌレベル）になると、レジスタ出力信号ＴＳＦＴｉを出力する。
従って、レジスタ部１０９に、シフトクロックＴＭＲＣＫが（ｎ＋１）回入力されると、シフトクロックＴＭＲＣＫの（ｎ＋１）個目のＨレベルの期間に、レジスタ部１０９を構成する複数のＤＦＴレジスタＤＦＴｒｉ各々の内部ノードＮ３０４には、ＤＦＴデコーダ２０２が出力したテスト信号ＤＦＴＩＮ（ｎ−ｉ）が取り込まれる。つまり、時刻ｔ５においてシフトクロックＴＭＲＣＫがＨレベルからＬレベルになる前において、複数のＤＦＴレジスタＤＦＴｒｉ各々は、テスト信号ＤＦＴＩＮ（ｎ−ｉ）を内部ノードＮ３０４に取り込んでいる。
また、シフトクロックＴＭＲＣＫが（ｎ＋１）回入力された後に、シフトクロックＴＭＲＣＫがＬレベルになると（時刻ｔ５）、複数のＤＦＴレジスタＤＦＴｒｉ各々は、レジスタ出力信号ＴＳＦＴｉとして、テスト信号ＤＦＴＩＮ（ｎ−ｉ）を出力する。

［テストモードエントリ］
半導体装置１００の動作のうち、テスト動作に係る動作について図面を参照して説明する。まず、テストモードへのエントリ動作について、図面を用いて説明する。
図９は、半導体装置のテスト動作のうち、テストモードへのエントリ動作を示すタイミングチャートである。図９（ａ）は、半導体装置１００のテストモードへのエントリ動作を示し、図９（ｂ）は、図１３に示す半導体装置９００のテストモードへのエントリ動作を示している。
図９（ａ）は、半導体装置が、外部から入力されるクロック信号ＣＫ及びクロック信号ＣＫの相補的信号である反転クロック信号／ＣＫ（以下両者合わせて外部ＣＬＫとする）に同期して、テストコマンド信号（ＭＲＳ）及びテストコード信号（address code_Ａ,code_Ｂ,code_Ｃ,code_Ｄ,code_Ｅ）を取りこむ動作を示している。このような順番にテストコマンド信号及びテストコード信号を取り込むことで、半導体装置１００において、デコーダ部１０６の出力信号であるテスト信号ＤＦＴＩＮ０〜ＤＦＴＩＮｎのうち、テスト信号ＴＰＡＲＡ３、ＴＰＡＲＡ２が、それぞれ対応するＤＦＴレジスタに転送される。また、転送終了後、複数のＤＦＴレジスタＤＦＴｒｉ（０≦ｉ≦ｎ）各々は、対応する制御回路ＣＫＴ（ｎ−ｉ）にテスト制御信号ＤＦＴ（ｎ−ｉ）を出力し、制御回路ＣＫＴ（ｎ−ｉ）を活性化する。

また、上記回路構成における説明に使用した制御信号（シフトスタート信号ＴＭＲＣＫＳＴＡＲＴ、テストクロックＴＣＬＫ０Ｔ、及びＤＦＴ発生信号ＴＭＲＵＰＤＡＴＥ）は、デコーダ部１０６が，テストコード信号テストプリアドレス信号ＴＰＡを用いて発生するものである。
特に、シフトＣＫ制御回路１１１において用いられるテストクロックＴＣＬＫ０Ｔは、一例として、デコーダ部１０６内に外部クロックＣＬＫに同期したテストクロックＴＣＬＫ０Ｔを発生するクロック発生回路を配置し、このクロック発生回路がテストコード信号（address code_Ｃ）に基づいてテストクロックＴＣＬＫ０Ｔを発生する構成とすることができる。また、このクロック発生回路は、１回テストコマンド信号（ＭＲＳ）及びテストコード信号（address code_Ｃ）に基づいて発生したテストプリアドレス信号ＴＰＡに応じて、その後外部からテストコマンド信号及びテストコード信号が供給されなくとも（テストコマンド信号がＮＯＰであって、テストコード信号の供給がなくても）、外部クロックＣＬＫに同期したテストクロックＴＣＬＫ０Ｔを発生する。

時刻ｔ１において、コマンドデコーダ１０２は、テストコマンド（ＭＲＳ）を取りこみ、アドレスラッチ１０５に対して、内部クロック信号に同期したテストコマンド信号ＴＲＳを出力する。また、アドレスラッチ１０５は、外部から入力されるアドレス信号（address code_Ａ）をテストコマンド信号ＴＲＳに同期してラッチし、デコーダ部１０６へテストアドレス信号ＴＡを供給する。デコーダ部１０６においては、アドレスプリデコーダ２０１がテストプリアドレス信号ＴＰＡをＤＦＴデコーダ２０２に供給し、デコーダ部１０６のＤＦＴデコーダ２０２は、テスト信号ＤＦＴＩＮ０〜ＤＦＴＩＮｎのうちテスト信号ＴＰＡＲＡ３をＨレベルにする。

時刻ｔ２において、コマンドデコーダ１０２は、テストコマンド（ＭＲＳ）を取りこみ、アドレスラッチ１０５に対して、内部クロック信号に同期したテストコマンド信号ＴＲＳを出力する。また、アドレスラッチ１０５は、外部から入力されるアドレス信号（address code_Ｂ）をテストコマンド信号ＴＲＳに同期してラッチし、デコーダ部１０６へテストアドレス信号ＴＡを供給する。デコーダ部１０６においては、アドレスプリデコーダ２０１がテストプリアドレス信号ＴＰＡをＤＦＴデコーダ２０２に供給し、デコーダ部１０６のＤＦＴデコーダ２０２は、テスト信号ＤＦＴＩＮ０〜ＤＦＴＩＮｎのうちテスト信号ＴＰＡＲＡ２をＨレベルにする。

時刻ｔ３において、コマンドデコーダ１０２は、テストコマンド（ＭＲＳ）を取りこみ、アドレスラッチ１０５に対して、内部クロック信号に同期したテストコマンド信号ＴＲＳを出力する。また、アドレスラッチ１０５は、外部から入力されるアドレス信号（address code_Ｃ）をテストコマンド信号ＴＲＳに同期してラッチし、デコーダ部１０６へテストアドレス信号ＴＡを供給する。デコーダ部１０６において、クロック発生回路が、外部クロックＣＬＫに同期したテストクロックＴＣＬＫ０Ｔを発生し、これをシフトＣＫ制御回路１１１に供給する。（ＴＣＬＫ Ｅｎａｂｌｅ）。

続いて、時刻ｔ４において、コマンドデコーダ１０２は、テストコマンド（ＭＲＳ）を取りこみ、アドレスラッチ１０５に対して、内部クロック信号に同期したテストコマンド信号ＴＲＳを出力する。また、アドレスラッチ１０５は、外部から入力されるアドレス信号（address code_Ｄ）をテストコマンド信号ＴＲＳに同期してラッチし、デコーダ部１０６へテストアドレス信号ＴＡを供給する。
デコーダ部１０６は、活性レベル（Ｈレベル）のシフトスタート信号ＴＭＲＣＫＳＴＡＲＴを、シフトＣＫ制御回路１１１に供給する。
シフトＣＫ制御回路１１１におけるデータシフトステート制御部１１１ａは、レジスタ部１０９におけるデータ転送期間を規定する信号であるデータシフトステート信号ＴＭＲＳＦＴＥＮを活性レベル（Ｈレベル）にする。
シフトＣＫ制御回路１１１におけるシフトクロック選択部１１１ｂは、テストクロックＴＣＬＫ０Ｔと同一周期（１分周）のシフトクロックＴＭＲＣＫを発生する。

以降、時刻ｔ４〜時刻ｔ５の間において、９ｂｉｔカウンタ１１２は、シフトクロックＴＭＲＣＫの立上りに同期してカウントアップ動作を実行し、シフトデータ選択信号ＴＣＮＴ[８：０]を＋１ずつ増やす。セレクタ１１３は、シフトデータ選択信号ＴＣＮＴ[８：０]の値に応じて、テスト信号ＤＦＴＩＮの一つを出力部にあるラッチ回路ＬＴＨ７０１に転送し、ラッチ回路ＬＴＨ７０１から、シフトクロックＴＭＲＣＫの立下りに同期して、テスト信号ＤＦＴＩＮをシフトデータＴＳＣＡＮＤＡＴＡとしてレジスタ部１０９に出力する。
レジスタ部１０９のＤＦＴレジスタ各々は、セレクタ１１３から転送されてくるシフトデータＴＳＣＡＮＤＡＴＡ（テスト信号ＤＦＴＩＮ）を、シフトクロックＴＭＲＣＫの立上りで取りこみ、シフトクロックＴＭＲＣＫの立下りで次段のＤＦＴレジスタへ出力する。

９ｂｉｔカウンタ１１２の出力するシフトデータ選択信号ＴＣＮＴ[８：０]がｎ＋１となると、デコーダ部１０６が，最終カウント信号を出力し、シフトＣＫ制御回路１１１におけるデータシフトステート制御部１１１ａは、データシフトステート信号ＴＭＲＳＦＴＥＮを非活性レベル（Ｌレベル）にする。これにより、９ｂｉｔカウンタ１１２はカウントアップ動作を停止する。また、レジスタ部１０９において、ｎ＋１回目のシフトクロックＴＭＲＣＫの立下りにより、ＤＦＴレジスタ各々の内部ノードＮ３０４及びレジスタ出力信号ＴＳＦＴは、対応するテスト信号ＤＦＴＩＮと同一の論理レベルとなる。テスト信号ＴＰＡＲＡ２及びテスト信号ＴＰＡＲＡ３も、対応するＤＦＴレジスタの内部ノードＮ３０４及びレジスタ出力端子（レジスタ出力信号ＴＳＦＴを出力する端子）に転送される。

時刻ｔ５において、コマンドデコーダ１０２は、テストコマンド（ＭＲＳ）を取りこみ、アドレスラッチ１０５に対して、内部クロック信号に同期したテストコマンド信号ＴＲＳを出力する。また、アドレスラッチ１０５は、外部から入力されるアドレス信号（address code_Ｅ）をテストコマンド信号ＴＲＳに同期してラッチし、デコーダ部１０６へテストアドレス信号ＴＡを供給する。
デコーダ部１０６は、活性レベル（Ｈレベル）のＤＦＴ発生信号ＴＭＲＵＰＤＡＴＥを、レジスタ部１０９のＤＦＴレジスタ各々に供給する。ＤＦＴ各々レジスタにおいて、ＴＧ３がオンし、ＤＦＴレジスタ各々は、ＤＦＴデコーダ２０２が出力し、転送動作において最終的に取り込んだテスト信号ＤＦＴＩＮ（テスト信号ＴＰＡＲＡ２、テスト信号ＴＰＡＲＡ３）を、テスト制御信号（図中テスト信号）として対応する制御回路ＣＫＴに対して出力する。

このように、本発明の半導体装置（半導体装置１００）は、半導体装置の外部から供給されるテスト情報（address code_Ａ, code_Ｂ：テストコード信号）をデコーディングし、複数の信号（テスト信号ＤＦＴＩＮ０〜テスト信号ＤＦＴＩＮｎ）を生成するデコーダ（デコーダ部１０６）と、互いに従属接続した複数のレジスタ（ＤＦＴレジスタＤＦＴｒ０〜ＤＦＴレジスタＤＦＴｒｎから構成されるレジスタ部１０９）と、前記複数のレジスタにそれぞれ対応する複数の制御回路（制御回路ＣＫＴ０〜制御回路ＣＫＴｎ）と、前記複数のレジスタのうちの第１のレジスタ（ＤＦＴレジスタＤＦＴｒ０）に前記複数の信号を供給するセレクタ（セレクタ１１３）と、前記セレクタのセレクティング回数を規定するカウンタ（９ｂｉｔカウンタ１１２）と、前記複数の制御回路の数に対応するクロック周期の回数を、前記複数のレジスタ及び前記カウンタに供給するシフトクロック生成回路（シフトＣＫ制御回路１１１）と、を備える半導体装置である。

ここで、半導体装置９００は、制御回路毎にテスト信号供給用の信号配線を設け、図９（ｂ）に示すように、テストコマンド信号（ＭＲＳ）及びテストコード信号（address code_Ａ, code_Ｂ）を順に取りこみ、デコーダ部１０６が、テストコードに基づき、ＤＦＴ信号を専用の配線で制御回路に供給する構成であった。
これに対し、本発明は、デコーダが生成する複数のテスト信号を、互いに従属接続した複数のレジスタ各々に転送するとき、セレクタ１１３は、９ｂｉｔカウンタ１１２がシフトクロックＴＭＲＣＫを計数した結果であるシフトデータ選択信号ＴＣＮＴ［８：０］により、複数のテスト信号ＤＦＴＩＮのうちの一つを順次選択して、複数のレジスタのうちの第１のＤＦＴレジスタＤＦＴｒ０にテスト信号を供給する。つまり、セレクタ１１３は、カウンタ１１２によりセレクティング回数が規定され、複数のテスト信号ＤＦＴＩＮ全てを複数のレジスタのうちの第１のレジスタに供給する。また、シフトＣＫ制御回路は、複数のレジスタ各々に制御回路の個数分のシフトクロックＴＭＲＣＫを供給する。シフトクロックＴＭＲＣＫが供給される複数のＤＦＴレジスタＤＦＴｒｉ（０≦ｉ≦ｎ）各々は、シフトクロックＴＭＲＣＫが供給されるたびに、セレクタ１１３から供給される複数のテスト信号ＤＦＴＩＮｉを順次転送し、制御回路ＣＫＴｉの個数分のシフトクロックＴＭＲＣＫが供給されると、自己に接続される制御回路ＣＫＴ（ｎ−ｉ）を活性化するテスト信号ＤＦＴＩＮ（ｎ−ｉ）を受け取る。

これにより、ＤＦＴデコーダ２０２の出力である複数のテスト信号ＤＦＴＩＮｉを制御回路に転送する個々の配線は不要になり、半導体装置９００に比べ、半導体装置のチップサイズの増大を抑制できる。また、複数のテスト信号ＤＦＴＩＮｉをＤＦＴデコーダ回路から個々に受け取る第１のレジスタ部を設ける半導体装置に対して、本発明では、この第１のレジスタ部は不要となる。また、第１のレジスタ部を構成するマスタースレーブタイプの複数のフリップフロップの素子数に比べて、セレクタ１１３の素子数は少なくて済むので、複数のテスト信号をデコーダ回路から個々に受け取る第１のレジスタ部を設ける半導体装置に比べて、テスト回路の回路規模を小さくでき、半導体装置のチップサイズ増大を抑制できる。

［ＤＦＴモニタモード］
次に、ＤＦＴ信号を外部からモニタするＤＦＴモニタモードについて、図面を用いて説明する。
図１０は、半導体装置１００のテスト動作のうち、テスト制御信号をモニタするＤＦＴモニタモードを説明するために用いるタイミングチャートである。
図１０は、半導体装置１００が、外部から入力される外部ＣＬＫに同期して、テストコマンド信号（ＭＲＳ）及びテストコード信号（address code_Ｃ, code_Ｆ, code_Ｄ）を取りこみ、レジスタ部１０９のＤＦＴレジスタＤＦＴｒｉ（０≦ｉ≦ｎ）各々が制御回路ＣＫＴ（ｎ−ｉ）に出力しているテスト制御信号ＤＦＴ（ｎ−ｉ）を外部出力端子ＤＱにシリアルに出力する場合を示している。
また、上記回路構成における説明に使用した制御信号のうち、ＤＦＴモニタ信号ＴＭＲＭＯＮは、デコーダ部１０６が，テストコード信号テストプリアドレス信号ＴＰＡを用いて発生するものである。

時刻ｔ１において、上記テストモードエントリにおいて説明したように、半導体装置１００が、テストコマンド信号（ＭＲＳ）及びテストコード信号（address code_Ｃ）を取りこむと、デコーダ部１０６においては、クロック発生回路が、外部クロックＣＬＫに同期したテストクロックＴＣＬＫ０Ｔを発生し、これをシフトＣＫ制御回路１１１に供給する。（ＴＣＬＫ Ｅｎａｂｌｅ）。

時刻ｔ２において、コマンドデコーダ１０２は、テストコマンド（ＭＲＳ）を取りこみ、アドレスラッチ１０５に対して、内部クロック信号に同期したテストコマンド信号ＴＲＳを出力する。また、アドレスラッチ１０５は、外部から入力されるアドレス信号（address code_Ｆ）をテストコマンド信号ＴＲＳに同期してラッチし、デコーダ部１０６へテストアドレス信号ＴＡを供給する。
デコーダ部１０６は、活性レベル（Ｈレベル）のＤＦＴモニタ信号ＴＭＲＭＯＮを、デコーダ部１０６に供給する。
デコーダ部１０６の複数のＤＦＴレジスタＤＦＴｒｉ各々において、活性レベルのＤＦＴモニタ信号ＴＭＲＭＯＮが入力されるので、トランスファゲートＴＧ４がオンし、ＤＦＴレジスタ自身が出力したテスト制御信号ＤＦＴ（ｎ−ｉ）を、内部ノードＮ３０４に取り込む。また、このとき、ＤＦＴレジスタＤＦＴｒｉ各々は、シフトクロックＴＭＲＣＫが非活性レベル（Ｌレベル）にあるので、テスト制御信号ＤＦＴ（ｎ−ｉ）と同じ論理レベルの信号を、自身のレジスタ出力信号ＴＳＦＴｉとして出力する。従って、時刻ｔ２の後、最終段のＤＦＴレジスタは、レジスタ出力信号ＴＳＦＴｎを出力する。このとき、レジスタ部１０９の最終段のＤＦＴレジスタＤＦＴｒｎの出力端子（レジスタ出力信号ＴＳＦＴｎを出力する端子）に接続されたバッファ回路ＤｏｕｔＢｕｆは活性化されていないので、バッファ回路ＤｏｕｔＢｕｆは、レジスタ出力信号ＴＳＦＴｎを、外部出力端子ＤＱへ出力していない。

時刻ｔ３において、上記テストモードエントリにおいて説明したように、半導体装置１００が、テストコマンド信号（ＭＲＳ）及びテストコード信号（address code_Ｄ）を取りこむと、デコーダ部１０６は、活性レベル（Ｈレベル）のシフトスタート信号ＴＭＲＣＫＳＴＡＲＴを、シフトＣＫ制御回路１１１及び９ｂｉｔカウンタ１１２に供給する。
シフトＣＫ制御回路１１１は、ＤＦＴデコーダ２０２から入力されるシフトスタート信号ＴＭＲＣＫＳＴＡＲＴが活性レベル（Ｈレベル）になると、データシフトステート信号ＴＭＲＳＦＴＥＮを活性レベル（Ｈレベル）にし、９ｂｉｔカウンタ１１２のリセット状態を解除する。また、シフトＣＫ制御回路１１１は、テストクロックＴＣＬＫ０Ｔと同一周期（１分周）のシフトクロックＴＭＲＣＫを発生し、複数のレジスタ（ＤＦＴレジスタＤＦＴｒ０〜ＤＦＴレジスタＤＦＴｒｎ）及び９ｂｉｔカウンタ１１２に供給する。
また、時刻ｔ３において、デコーダ部１０６は、データシフトステート信号ＴＭＲＳＦＴＥＮがＨレベルになると、レジスタ部１０９の最終段のＤＦＴレジスタＤＦＴｒｎの出力端子（レジスタ出力信号ＴＳＦＴｎを出力する端子）に接続されたバッファ回路ＤｏｕｔＢｕｆを活性化する。
これにより、バッファ回路ＤｏｕｔＢｕｆは、ＤＦＴデコーダ２０２が最初にセレクタ１１３に供給したテスト信号ＤＦＴＩＮ０（図１０においてＤＦＴ０で示す）を、外部出力端子ＤＱへ出力する。

時刻ｔ３以降において、レジスタ部１０９の複数のＤＦＴレジスタＤＦＴｒｉ（０≦ｉ≦ｎ）各々は、シフトクロックＴＭＲＣＫの立上りに同期して前段のＤＦＴレジスタのレジスタ出力信号ＴＳＦＴｉ−１を取りこみ、シフトクロックＴＭＲＣＫの立下りに同期して次段のＤＦＴレジスタへ取りこんだレジスタ出力信号ＴＳＦＴｉを出力する。
このレジスタ出力信号ＴＳＦＴｉは、ＤＦＴデコーダ２０２がセレクタ１１３を介して複数のＤＦＴレジスタＤＦＴｒｉに供給したテスト信号ＤＦＴＩＮｉと同一レベルの信号である。
最終段のＤＦＴレジスタＤＦＴｒｎは、シフトクロックＴＭＲＣＫがｎ回供給され、各シフトクロックＴＭＲＣＫの立下りで、ＤＦＴレジスタＤＦＴｒｉ（１≦ｉ≦ｎ）各々が制御回路ＣＫＴ（ｎ−ｉ）に出力したテスト信号ＤＦＴＩＮ（ｎ−ｉ）を、レジスタ出力信号ＴＳＦＴｎとして、バッファ回路ＤｏｕｔＢｕｆへ出力する。
バッファ回路ＤｏｕｔＢｕｆは、テスト信号ＤＦＴＩＮ１〜テスト信号ＤＦＴＩＮｎ（図１０においてＤＦＴ１、ＤＦＴ２で示す）を、外部出力端子ＤＱへ順次出力する。

［シフトクロック選択モード］
次に、外部から供給されるクロックＣＬＫが高速であった場合でもシフト動作が正常に行えるよう、シフトクロックＴＭＲＣＫを分周してレジスタ部に供給するシフトクロック選択モードについて説明する。
図１１は、半導体装置１００のテスト動作のうち、シフトクロック選択モードを説明するために用いるタイミングチャートである。
図１１は、半導体装置１００が、外部から入力される外部ＣＬＫに同期して、テストコマンド信号（ＭＲＳ）及びテストコード信号（address code_Ｇ, code_Ｄ，code_Ｈ, code_Ｌ, code_Ｅ）を取りこみ、シフトクロック入力モードによりシフトクロックＴＭＲＣＫの周期を任意に設定し、シフトクロックＴＭＲＣＫをレジスタ部１０９に供給する場合を示している。
なお、シフトクロック選択信号ＴＭＲＣＫＳＥＬ［３：０］の論理レベルは、以下に説明するように、デコーダ部１０６が，テストコード信号テストプリアドレス信号ＴＰＡを用いて規定するものである。
また、周期を任意に設定する場合のＤＦＴ入力シフトＣＬＫの立上り及び立下り時刻は、以下に説明するように、デコーダ部１０６が，テストコード信号テストプリアドレス信号ＴＰＡを用いて規定するものである。

まず、シフトクロック選択モードについて説明する。
半導体装置１００が、外部から入力される外部ＣＬＫに同期して、テストコマンド信号（ＭＲＳ）及びテストコード信号（address code_Ｇ）を取りこむと、コマンドデコーダ１０２は、アドレスラッチ１０５に対して、内部クロック信号に同期したテストコマンド信号ＴＲＳを出力する。また、アドレスラッチ１０５は、外部から入力されるアドレス信号（address code_Ｆ）をテストコマンド信号ＴＲＳに同期してラッチし、デコーダ部１０６へテストアドレス信号ＴＡを供給する。
デコーダ部１０６は、シフトクロック選択信号ＴＭＲＣＫＳＥＬ[３：０]のうち、シフトクロック選択信号ＴＭＲＣＫＳＥＬ[０]を活性レベル（Ｈレベル）にする。
この状態で、引き続き、半導体装置１００が、テストコマンド信号（ＭＲＳ）及びテストコード信号（address code_Ｃ）と、テストコマンド信号（ＭＲＳ）及びテストコード信号（address code_Ｄ）を取りこむと、シフトクロック選択部１１１ｂは、テストクロックＴＣＬＫ０Ｔの２倍の周期（２分周）のシフトクロックを選択し、シフトクロックＴＭＲＣＫを発生する。レジスタ部１０９のシフト動作は、この２分周のシフトクロックＴＭＲＣＫで実行される。

また、半導体装置１００が、上記テストコマンド信号（ＭＲＳ）及びテストコード信号（address code_Ｇ）の組合せを２回続けて取りこむと、デコーダ部１０６は、２回テストアドレス信号ＴＡが供給され、シフトクロック選択信号ＴＭＲＣＫＳＥＬ[３：０]のうち、シフトクロック選択信号ＴＭＲＣＫＳＥＬ[１]を活性レベル（Ｈレベル）にする。この状態で、半導体装置１００が、引き続き、テストコマンド信号（ＭＲＳ）及びテストコード信号（address code_Ｃ）と、テストコマンド信号（ＭＲＳ）及びテストコード信号（address code_Ｄ）を取りこむと、シフトクロック選択部１１１ｂは、テストクロックＴＣＬＫ０Ｔの４倍の周期（４分周）のシフトクロックを選択し、シフトクロックＴＭＲＣＫを発生する。レジスタ部１０９のシフト動作は、この４分周のシフトクロックＴＭＲＣＫで実行される。

また、半導体装置１００が、上記テストコマンド信号（ＭＲＳ）及びテストコード信号（address code_Ｇ）の組合せを３回続けて取りこむと、デコーダ部１０６は、３回テストアドレス信号ＴＡが供給され、シフトクロック選択信号ＴＭＲＣＫＳＥＬ[３：０]のうち、シフトクロック選択信号ＴＭＲＣＫＳＥＬ[２]を活性レベル（Ｈレベル）にする。この状態で、半導体装置１００が、引き続き、テストコマンド信号（ＭＲＳ）及びテストコード信号（address code_Ｃ）と、テストコマンド信号（ＭＲＳ）及びテストコード信号（address code_Ｄ）を取りこむと、シフトクロック選択部１１１ｂは、テストクロックＴＣＬＫ０Ｔの８倍の周期（８分周）のシフトクロックを選択し、シフトクロックＴＭＲＣＫを発生する。レジスタ部１０９のシフト動作は、この８分周のシフトクロックＴＭＲＣＫで実行される。

また、図１１に示すように、半導体装置１００が、上記テストコマンド信号（ＭＲＳ）及びテストコード信号（address code_Ｇ）の組合せを４回続けて取りこむと、デコーダ部１０６は、４回テストアドレス信号ＴＡが供給され、シフトクロック選択信号ＴＭＲＣＫＳＥＬ[３：０]のうち、シフトクロック選択信号ＴＭＲＣＫＳＥＬ[３]を活性レベル（Ｈレベル）にする。この状態では、図５に示すナンド回路ＮＡＮＤ５５５の一方の入力にＤＦＴ入力シフトＣＬＫが入力されることで、シフトクロックＴＭＲＣＫの周期を任意に設定することができる（シフトクロック入力モード）。
従って、上述のテストクロックＴＣＬＫ０Ｔを用いたシフトクロックＴＭＲＣＫの周期変更とは異なり、半導体装置１００は、４回のテストコマンド信号（ＭＲＳ）及びテストコード信号（address code_Ｇ）取り込みに続いて、テストコマンド信号（ＭＲＳ）及びテストコード信号（address code_Ｃ）を取り込む必要がない（ＴＣＬＫ Ｅｎａｂｌｅは不要）。

図１１を用いて、シフトクロック入力モードを説明する。
時刻ｔ１〜時刻ｔ２の間に、半導体装置１００が、上記テストコマンド信号（ＭＲＳ）及びテストコード信号（address code_Ｇ）の組合せを４回続けて取りこむ。デコーダ部１０６は、シフトクロック選択信号ＴＭＲＣＫＳＥＬ[３]を活性レベル（Ｈレベル）にし、シフトクロック選択部１１１ｂにおいて、ＤＦＴ入力シフトクロックが入力されるＮＡＮＤ回路５５５を選択する。

続いて、時刻ｔ３において、上記テストモードエントリにおいて説明したように、半導体装置１００が、テストコマンド信号（ＭＲＳ）及びテストコード信号（address code_Ｄ）を取りこむと、デコーダ部１０６は、活性レベル（Ｈレベル）のシフトスタート信号ＴＭＲＣＫＳＴＡＲＴを、シフトＣＫ制御回路１１１に供給する。シフトＣＫ制御回路１１１は、データシフトステート信号ＴＭＲＳＦＴＥＮを活性レベル（Ｈレベル）にし、９ｂｉｔカウンタ１１２のリセット状態を解除する。
なお、ＤＦＴ入力シフトクロックによりシフトクロックＴＭＲＣＫを発生させるため、シフトＣＫ制御回路１１１内の分周回路の出力を安定化させるための動作マージンが不要となり、それに伴いデータシフトステート信号の活性化までのテストクロックとの同期期間が不要となる。そのため、デコーダ部１０６は、ＤＦＴ入力シフトクロックを制御回路ＣＫＴの数（ｎ＋１）だけ発生し、シフトＣＫ制御回路１１１に供給すればよい。シフトＣＫ制御回路１１１は、制御回路ＣＫＴの数（ｎ＋１）のシフトクロックＴＭＲＣＫを発生する。
なお、シフトＣＫ制御回路１１１において、シフトクロック選択信号ＴＭＲＣＫＳＥＬ[３]は活性レベル（Ｈレベル）であるので、分周回路ＢＣ５０１〜分周回路ＢＣ５０３の動作は停止しており、デコーダ部１０６によるテストクロックＴＣＬＫ０Ｔの供給は必要ない。そのため、上述したテストテストモードへのエントリ動作、ＤＦＴモニタモードの様に、半導体装置１００は、テストコマンド信号（ＭＲＳ）及びテストコード信号（address code_Ｄ）を取り込む前に、テストコマンド信号（ＭＲＳ）及びテストコード信号（address code_Ｃ）を取り込む必要はない。

時刻ｔ４において、コマンドデコーダ１０２は、テストコマンド（ＭＲＳ）を取りこみ、アドレスラッチ１０５に対して、内部クロック信号に同期したテストコマンド信号ＴＲＳを出力する。また、アドレスラッチ１０５は、外部から入力されるアドレス信号（address code_Ｈ）をテストコマンド信号ＴＲＳに同期してラッチし、デコーダ部１０６へテストアドレス信号ＴＡを供給する。デコーダ部１０６においては、ＤＦＴ入力シフトクロックをＬレベル（非活性レベル）からＨレベル（活性レベル）へ変化させる。シフトＣＫ制御回路１１１は、シフトクロックＴＭＲＣＫをＬレベル（非活性レベル）からＨレベル（活性レベル）へ変化させる。レジスタ部１０９のＤＦＴレジスタＤＦＴｒ０（第１のレジスタ）は、このシフトクロックＴＭＲＣＫの立上りでデータ（ＤＦＴレジスタＤＦＴｒｎに取りこまれるべきテスト信号ＤＦＴＩＮ０）を取りこむ。

時刻ｔ５において、コマンドデコーダ１０２は、テストコマンド（ＭＲＳ）を取りこみ、アドレスラッチ１０５に対して、内部クロック信号に同期したテストコマンド信号ＴＲＳを出力する。また、アドレスラッチ１０５は、外部から入力されるアドレス信号（address code_Ｌ：第２のテスト情報）をテストコマンド信号ＴＲＳに同期してラッチし、デコーダ部１０６へテストアドレス信号ＴＡを供給する。デコーダ部１０６においては、ＤＦＴ入力シフトクロックをＨレベル（活性レベル）からＬレベル（非活性レベル）へ変化させる。シフトＣＫ制御回路１１１は、シフトクロックＴＭＲＣＫをＨレベル（活性レベル）からＬレベル（非活性レベル）へ変化させる。レジスタ部１０９のＤＦＴレジスタＤＦＴｒ０（第１のレジスタ）は、このシフトクロックＴＭＲＣＫの立下りでデータ（ＤＦＴレジスタＤＦＴｒｎに取りこまれるべきテスト信号ＤＦＴＩＮ０）を、レジスタ出力信号ＴＳＦＴ０として、次段のＤＦＴレジスタＤＦＴｒ１へ出力する。
なお、テストコマンド（ＭＲＳ）及びテストコード信号（ＴＥＳＴ＃）は、例えば半導体試験装置（テスタ）が半導体装置１００に供給する信号であり、テストコマンド及びテストコード信号の入力時刻は任意に設定できる。従って、ＤＦＴ入力シフトクロックのＨレベルを規定するテストコマンド（ＭＲＳ）及びテストコード信号（address code_Ｈ：第１のテスト情報）と、ＤＦＴ入力シフトクロックのＬレベルを規定するテストコマンド（ＭＲＳ）及びテストコード信号（address code_Ｌ：第２のテスト情報）の入力時刻を任意にとることで、シフトクロックＴＭＲＣＫの周期を任意に設定することができる。

図１１に戻って、半導体装置１００に、時刻ｔ４〜時刻ｔ７の間、ＤＦＴ入力シフトクロックのＨレベルを規定するテストコマンド（ＭＲＳ）及びテストコード信号（address code_Ｈ：第１のテスト情報）と、Ｌレベルを規定するテストコマンド（ＭＲＳ）及びテストコード信号（address code_Ｌ：第２のテスト情報）とを、交互に合計（ｎ＋１）回ずつ供給する。これにより、半導体装置１００は、レジスタ部１０９においてシフト動作を実行し、デコーダ部１０６が出力した（ｎ＋１）個のテスト信号ＤＦＴＩＮを対応するＤＦＴレジスタに転送する。
そして、時刻ｔ８において、上記テストモードエントリにおいて説明したように、半導体装置１００は、テストコマンド信号（ＭＲＳ）及びテストコード信号（address code_Ｅ）を取りこみ、デコーダ部１０６はＤＦＴ発生信号ＴＭＲＵＰＤＡＴＥを活性レベルにし、ＤＦＴレジスタ各々はテスト制御信号を対応する制御回路ＣＫＴに出力する。

このように、半導体装置１００に供給される外部クロックＣＫが高周波数の場合、シフトクロックＴＭＲＣＫをシフトクロック選択モードにより低周波数化する構成をとることで、半導体装置内にクロックツリーを設けて、ＤＦＴレジスタ各々におけるシフトクロックＴＭＲＣＫの同期性を保つ必要はなくなる。これにより、外部クロックＣＫの高周波数対応が可能となり、同期性を保つためのクロックツリーを構成するための回路規模を削減できるので、半導体装置のチップサイズ増大を抑制できる。

［転送データ直接入力モード］
次に、ＤＦＴレジスタ各々へ転送するテスト信号ＤＦＴＩＮをＤＦＴデコーダ２０２からの出力を使用しないで、ＨレベルまたはＬレベルのデータを任意の順番に入力するモードである転送データ直接入力モードについて説明する。
図１２は、半導体装置１００のテスト動作のうち、転送データ直接入力モードを説明するために用いるタイミングチャートである。
図１２（ａ）は、半導体装置１００が、外部から入力される外部ＣＬＫに同期して、テストコマンド信号（ＭＲＳ）及びテストコード信号（address code_Ｇ,code_Ｉ,code_Ｄ，code_Ｊ、code_Ｈ,code_Ｌ, code_Ｋ）を取りこみ、転送データ直接入力モードにより、テスト信号ＤＦＴＩＮをＤＦＴレジスタ各々に転送する場合を示している。また、図１２（ｂ）は、テスト信号ＤＦＴＩＮをＤＦＴレジスタへ転送後、再度データシフト動作を行い、ＤＱ端子からＤＦＴレジスタ各々に転送されたテスト信号ＤＦＴＩＮを出力する場合を示している。なお、本モードは先に説明したシフトクロック入力モードを使用している。

時刻ｔ１〜時刻ｔ２の間において、上記シフトクロック選択モードで説明したように、半導体装置１００は、テストコマンド信号（ＭＲＳ）及びテストコード信号（address code_Ｇ）の組合せを４回続けて取りこみ、シフトクロックＴＭＲＣＫの周期を任意に設定するシフトクロック入力モードに移行する。

時刻ｔ２において、コマンドデコーダ１０２は、テストコマンド（ＭＲＳ）を取りこみ、アドレスラッチ１０５に対して、内部クロック信号に同期したテストコマンド信号ＴＲＳを出力する。また、アドレスラッチ１０５は、外部から入力されるアドレス信号（address code_Ｉ：第３のテスト情報）をテストコマンド信号ＴＲＳに同期してラッチし、デコーダ部１０６へテストアドレス信号ＴＡを供給する。デコーダ部１０６は、以降Ｈレベル又はＬレベルのテスト信号ＤＦＴＩＮを生成し、セレクタ１１３に代わって、このＨレベル又はＬレベルのテスト信号ＤＦＴＩＮをレジスタ部１０９に供給する。

時刻ｔ３において、上記シフトクロック選択モードで説明したように、半導体装置１００が、テストコマンド信号（ＭＲＳ）及びテストコード信号（address code_Ｄ）を取りこむと、デコーダ部１０６は、活性レベル（Ｈレベル）のシフトスタート信号ＴＭＲＣＫＳＴＡＲＴを、シフトＣＫ制御回路１１１に供給する。シフトＣＫ制御回路１１１は、データシフトステート信号ＴＭＲＳＦＴＥＮを活性レベル（Ｈレベル）にし、９ｂｉｔカウンタ１１２のリセット状態を解除する。
また、時刻ｔ３において、デコーダ部１０６は、レジスタ部１０９の最終段のＤＦＴレジスタＤＦＴｒｎの出力端子（レジスタ出力信号ＴＳＦＴｎを出力する端子）に接続されたバッファ回路ＤｏｕｔＢｕｆを活性化し、出力端子ＤＱをＬレベル（デフォルト）にする。
なお、ＤＦＴ入力シフトクロックによりシフトクロックＴＭＲＣＫを発生させるため、シフトＣＫ制御回路１１１内の分周回路の出力を安定化させるための動作マージンが不要となり、それに伴いデータシフトステート信号の活性化までのテストクロックとの同期期間が不要となるため、シフトクロック入力モードにおいて、シフトクロックＴＭＲＣＫは制御回路ＣＫＴの数だけのクロック数を発生すればよい。

時刻ｔ４において、コマンドデコーダ１０２は、テストコマンド（ＭＲＳ）を取りこみ、アドレスラッチ１０５に対して、内部クロック信号に同期したテストコマンド信号ＴＲＳを出力する。また、アドレスラッチ１０５は、外部から入力されるアドレス信号（address code_Ｊ：第４のテスト情報）をテストコマンド信号ＴＲＳに同期してラッチし、デコーダ部１０６へテストアドレス信号ＴＡを供給する。デコーダ部１０６においては、セレクタ１１３に代わってシフトデータＴＳＣＡＮＤＡＴＡをＬレベルからＨレベルへ変化させる。

時刻ｔ５において、コマンドデコーダ１０２は、テストコマンド（ＭＲＳ）を取りこみ、アドレスラッチ１０５に対して、内部クロック信号に同期したテストコマンド信号ＴＲＳを出力する。また、アドレスラッチ１０５は、外部から入力されるアドレス信号（address code_Ｈ：第１のテスト情報）をテストコマンド信号ＴＲＳに同期してラッチし、デコーダ部１０６へテストアドレス信号ＴＡを供給する。デコーダ部１０６においては、ＤＦＴ入力シフトクロックをＬレベル（非活性レベル）からＨレベル（活性レベル）へ変化させる。シフトＣＫ制御回路１１１は、シフトクロックＴＭＲＣＫをＬレベル（非活性レベル）からＨレベル（活性レベル）へ変化させる。レジスタ部１０９のＤＦＴレジスタＤＦＴｒ０（第１のレジスタ）は、このシフトクロックＴＭＲＣＫの立上りでＨレベルのデータ（ＤＦＴレジスタＤＦＴｒｎに取りこまれるべきテスト信号ＤＦＴＩＮ０）を取りこむ。

時刻ｔ６において、コマンドデコーダ１０２は、テストコマンド（ＭＲＳ）を取りこみ、アドレスラッチ１０５に対して、内部クロック信号に同期したテストコマンド信号ＴＲＳを出力する。また、アドレスラッチ１０５は、外部から入力されるアドレス信号（address code_Ｌ：第２のテスト情報）をテストコマンド信号ＴＲＳに同期してラッチし、デコーダ部１０６へテストアドレス信号ＴＡを供給する。デコーダ部１０６においては、ＤＦＴ入力シフトクロックをＨレベル（活性レベル）からＬレベル（非活性レベル）へ変化させる。シフトＣＫ制御回路１１１は、シフトクロックＴＭＲＣＫをＨレベル（活性レベル）からＬレベル（非活性レベル）へ変化させる。レジスタ部１０９のＤＦＴレジスタＤＦＴｒ０（第１のレジスタ）は、このシフトクロックＴＭＲＣＫの立下りでＨレベルのデータ（ＤＦＴレジスタＤＦＴｒｎに取りこまれるべきテスト信号ＤＦＴＩＮ０）を、レジスタ出力信号ＴＳＦＴ０として、次段のＤＦＴレジスタＤＦＴｒ１へ出力する。

時刻ｔ７において、コマンドデコーダ１０２は、テストコマンド（ＭＲＳ）を取りこみ、アドレスラッチ１０５に対して、内部クロック信号に同期したテストコマンド信号ＴＲＳを出力する。また、アドレスラッチ１０５は、外部から入力されるアドレス信号（address code_Ｋ：第５のテスト情報）をテストコマンド信号ＴＲＳに同期してラッチし、デコーダ部１０６へテストアドレス信号ＴＡを供給する。デコーダ部１０６においては、セレクタ１１３に代わってシフトデータＴＳＣＡＮＤＡＴＡをＨレベルからＬレベルへ変化させる。

時刻ｔ８において、コマンドデコーダ１０２は、時刻ｔ５と同様に、テストコマンド（ＭＲＳ）を取りこみ、アドレスラッチ１０５に対して、内部クロック信号に同期したテストコマンド信号ＴＲＳを出力する。また、アドレスラッチ１０５は、外部から入力されるアドレス信号（address code_Ｈ：第１のテスト情報）をテストコマンド信号ＴＲＳに同期してラッチし、デコーダ部１０６へテストアドレス信号ＴＡを供給する。デコーダ部１０６においては、ＤＦＴ入力シフトクロックをＬレベル（非活性レベル）からＨレベル（活性レベル）へ変化させる。シフトＣＫ制御回路１１１は、シフトクロックＴＭＲＣＫをＬレベル（非活性レベル）からＨレベル（活性レベル）へ変化させる。レジスタ部１０９のＤＦＴレジスタＤＦＴｒ０（第１のレジスタ）は、このシフトクロックＴＭＲＣＫの立上りでＬレベルのデータ（ＤＦＴレジスタＤＦＴｒ（ｎ−１）に取りこまれるべきテスト信号ＤＦＴＩＮ１）を取りこむ。また、レジスタ部１０９のＤＦＴレジスタＤＦＴｒ１（２段目のレジスタ）は、このシフトクロックＴＭＲＣＫの立上りでＨレベルのデータ（ＤＦＴレジスタＤＦＴｒｎに取りこまれるべきテスト信号ＤＦＴＩＮ０）を取りこむ。

時刻ｔ９において、コマンドデコーダ１０２は、時刻ｔ６と同様に、テストコマンド（ＭＲＳ）を取りこみ、アドレスラッチ１０５に対して、内部クロック信号に同期したテストコマンド信号ＴＲＳを出力する。また、アドレスラッチ１０５は、外部から入力されるアドレス信号（address code_Ｌ：第２のテスト情報）をテストコマンド信号ＴＲＳに同期してラッチし、デコーダ部１０６へテストアドレス信号ＴＡを供給する。デコーダ部１０６においては、ＤＦＴ入力シフトクロックをＨレベル（活性レベル）からＬレベル（非活性レベル）へ変化させる。シフトＣＫ制御回路１１１は、シフトクロックＴＭＲＣＫをＨレベル（活性レベル）からＬレベル（非活性レベル）へ変化させる。レジスタ部１０９のＤＦＴレジスタＤＦＴｒ０（第１のレジスタ）は、このシフトクロックＴＭＲＣＫの立下りでＬレベルのデータ（ＤＦＴレジスタＤＦＴｒ（ｎ−１）に取りこまれるべきテスト信号ＤＦＴＩＮ１）を、レジスタ出力信号ＴＳＦＴ０として、次段のＤＦＴレジスタＤＦＴｒ１（２段目のＤＦＴレジスタ）へ出力する。また、レジスタ部１０９のＤＦＴレジスタＤＦＴｒ１は、このシフトクロックＴＭＲＣＫの立下りでＨレベルのデータ（ＤＦＴレジスタＤＦＴｒｎに取りこまれるべきテスト信号ＤＦＴＩＮ０）を、レジスタ出力信号ＴＳＦＴ１として、次段のＤＦＴレジスタＤＦＴｒ２（３段目のＤＦＴレジスタ）へ出力する。

シフトデータＴＳＣＡＮＤＡＴＡをＬレベルからＨレベルへ変化させるテストコマンド（ＭＲＳ）及びテストコード信号（address code_Ｊ：第４のテスト情報）と、ＤＦＴ入力シフトクロックのＨレベルを規定するテストコマンド（ＭＲＳ）及びテストコード信号（address code_Ｈ：第１のテスト情報）と、ＤＦＴ入力シフトクロックのＬレベルを規定するテストコマンド（ＭＲＳ）及びテストコード信号（address code_Ｌ：第２のテスト情報）を第１の組（Ｈデータ入力）とする。
また、シフトデータＴＳＣＡＮＤＡＴＡをＨレベルからＬレベルへ変化させるテストコマンド（ＭＲＳ）及びテストコード信号（address code_Ｋ：第５のテスト情報）と、ＤＦＴ入力シフトクロックのＨレベルを規定するテストコマンド（ＭＲＳ）及びテストコード信号（address code_Ｈ：第１のテスト情報）と、ＤＦＴ入力シフトクロックのＬレベルを規定するテストコマンド（ＭＲＳ）及びテストコード信号（address code_Ｌ：第２のテスト情報）を第２の組（Ｌデータ入力）とする。
半導体装置１００に、時刻ｔ４〜時刻ｔ１０の間に、任意に第１の組と第２の組のコマンド及びテストコード信号を合計で（ｎ＋１）回入力することで、シフトＣＫ制御回路１１１からシフトクロックＴＭＲＣＫを（ｎ＋１）回発生させる。これにより、半導体装置１００は、レジスタ部１０９においてシフト動作を実行し、デコーダ部１０６が出力した（ｎ＋１）個のテスト信号ＤＦＴＩＮを対応するＤＦＴレジスタに転送する。

図１２（ａ）に示した転送データ直接入力モードの期間（時刻ｔ４以降）においても、９ｂｉｔカウンタ１１２はデータシフトステート信号ＴＭＲＳＦＴＥＮが活性レベル（Ｈレベル）にあるので、シフトクロックＴＭＲＣＫの立上りに同期してカウントアップ動作を実行している。シフトＣＫ制御回路１１１がシフトクロックＴＭＲＣＫを（ｎ＋１）回発生させたことで、９ｂｉｔカウンタ１１２が出力するシフトデータ選択信号ＴＣＮＴ［８：０］は（ｎ＋１）となり、デコーダ部１０６は、シフトデータ選択信号ＴＣＮＴ［８：０］と最終カウント値（ｎ＋１）とを比較し、両者が一致するので最終カウント信号をシフトＣＫ制御回路１１１へ出力する。これにより、シフトＣＫ制御回路１１１において、ＳＲＦＦはリセットされ、セレクタＳＥＬ５０１はデータシフトステート信号ＴＭＲＳＦＴＥＮを非活性レベル（Ｌレベル）にする。
また、９ｂｉｔカウンタ１１２はリセットされ、シフトデータ選択信号ＴＣＮＴ［８：０］は０となる。
また、図１２（ｂ）に示すように、データシフトステート信号ＴＭＲＳＦＴＥＮがＬレベルになり、レジスタ部１０９の最終段のＤＦＴに接続されたバッファ回路ＤｏｕｔＢｕｆは非活性化され、出力端子ＤＱの電位をハイインピーダンス（ＨｉＺ）にする。

シフトスタート信号ＴＭＲＣＫＳＴＡＲＴが非活性レベル（Ｌレベル）にあるため、引き続いて、シフトクロック入力モードを用いて、レジスタ部１０９のＤＦＴレジスタ各々の出力をシリアルに外部出力端子ＤＱから出力するためには、再度シフトスタート信号ＴＭＲＣＫＳＴＡＲＴを活性レベル（Ｈレベル）にする必要がある。
時刻ｔ１０において、コマンドデコーダ１０２は、テストコマンド（ＭＲＳ）を取りこみ、アドレスラッチ１０５に対して、内部クロック信号に同期したテストコマンド信号ＴＲＳを出力する。また、アドレスラッチ１０５は、外部から入力されるアドレス信号（address code_Ｄ）をテストコマンド信号ＴＲＳに同期してラッチし、デコーダ部１０６へテストアドレス信号ＴＡを供給する。
デコーダ部１０６は、活性レベル（Ｈレベル）のシフトスタート信号ＴＭＲＣＫＳＴＡＲＴを、シフトＣＫ制御回路１１１に供給する。
以降の動作は上述したＤＦＴモニタモードとシフトクロック選択モードを組み合わせた動作を行う。デコーダ部１０６は、ＤＦＴモニタモードで説明したように、データシフトステート信号ＴＭＲＳＦＴＥＮがＨレベルになると、レジスタ部１０９の最終段のＤＦＴレジスタＤＦＴｒｎの出力端子（レジスタ出力信号ＴＳＦＴｎを出力する端子）に接続されたバッファ回路ＤｏｕｔＢｕｆを活性化する。
これにより、バッファ回路ＤｏｕｔＢｕｆは、デコーダ部１０６がセレクタ１１３に代って最初にレジスタ部１０９に供給したテスト信号ＤＦＴＩＮ０（ＤＦＴレジスタＤＦＴｒｎに取り込まれ、レジスタ出力信号ＴＳＦＴｎを出力する端子から出力されている信号と同一レベルであって、図１０においてＤＦＴ０で示す）を、外部出力端子ＤＱへ出力する。

時刻ｔ１１において、コマンドデコーダ１０２は、テストコマンド（ＭＲＳ）を取りこみ、アドレスラッチ１０５に対して、内部クロック信号に同期したテストコマンド信号ＴＲＳを出力する。また、アドレスラッチ１０５は、外部から入力されるアドレス信号（address code_Ｈ：第１のテスト情報）をテストコマンド信号ＴＲＳに同期してラッチし、デコーダ部１０６へテストアドレス信号ＴＡを供給する。デコーダ部１０６においては、ＤＦＴ入力シフトクロックをＬレベル（非活性レベル）からＨレベル（活性レベル）へ変化させる。シフトＣＫ制御回路１１１は、シフトクロックＴＭＲＣＫをＬレベル（非活性レベル）からＨレベル（活性レベル）へ変化させる。レジスタ部１０９の最終段のＤＦＴレジスタＤＦＴｒｎは、このシフトクロックＴＭＲＣＫの立上りで、前段のＤＦＴレジスタＤＦＴｒｎ−１のレジスタ出力信号（ＤＦＴレジスタＤＦＴｒｎ−１に取りこまれたテスト信号ＤＦＴＩＮ１であって、Ｌレベルの信号）を取りこむ。同様に、ＤＦＴレジスタＤＦＴｒｎ−１は、前段のＤＦＴレジスタＤＦＴｒｎ−２のレジスタ出力信号（ＤＦＴレジスタＤＦＴｒｎ−２に取りこまれたテスト信号ＤＦＴＩＮ２であって、Ｈレベルの信号）を取り込む。

時刻ｔ１２において、コマンドデコーダ１０２は、テストコマンド（ＭＲＳ）を取りこみ、アドレスラッチ１０５に対して、内部クロック信号に同期したテストコマンド信号ＴＲＳを出力する。また、アドレスラッチ１０５は、外部から入力されるアドレス信号（address code_Ｌ：第２のテスト情報）をテストコマンド信号ＴＲＳに同期してラッチし、デコーダ部１０６へテストアドレス信号ＴＡを供給する。デコーダ部１０６においては、ＤＦＴ入力シフトクロックをＨレベル（活性レベル）からＬレベル（非活性レベル）へ変化させる。シフトＣＫ制御回路１１１は、シフトクロックＴＭＲＣＫをＨレベル（活性レベル）からＬレベル（非活性レベル）へ変化させる。レジスタ部１０９の最終段のＤＦＴレジスタＤＦＴｒｎは、このシフトクロックＴＭＲＣＫの立下りで、先のシフトクロックＴＭＲＣＫの立上りで取り込んだテスト信号ＤＦＴＩＮ１を、レジスタ出力信号ＴＳＦＴｎとして、バッファ回路ＤｏｕｔＢｕｆへ出力する。バッファ回路ＤｏｕｔＢｕｆは、図１２（ｂ）に示すように、出力端子ＤＱをＨレベルからＬレベルへと変化させる。同様に、ＤＦＴレジスタＤＦＴｒｎ−１は、先のシフトクロックＴＭＲＣＫの立上りで取り込んだテスト信号ＤＦＴＩＮ２を、レジスタ出力信号ＴＳＦＴｎ−１として、ＤＦＴレジスタＤＦＴｒｎへ出力する。

時刻ｔ１３において、時刻ｔ１１と同様に、コマンドデコーダ１０２は、テストコマンド（ＭＲＳ）を取りこみ、アドレスラッチ１０５に対して、内部クロック信号に同期したテストコマンド信号ＴＲＳを出力する。また、アドレスラッチ１０５は、外部から入力されるアドレス信号（address code_Ｈ：第１のテスト情報）をテストコマンド信号ＴＲＳに同期してラッチし、デコーダ部１０６へテストアドレス信号ＴＡを供給する。デコーダ部１０６においては、ＤＦＴ入力シフトクロックをＬレベル（非活性レベル）からＨレベル（活性レベル）へ変化させる。シフトＣＫ制御回路１１１は、シフトクロックＴＭＲＣＫをＬレベル（非活性レベル）からＨレベル（活性レベル）へ変化させる。レジスタ部１０９の最終段のＤＦＴレジスタＤＦＴｒｎは、このシフトクロックＴＭＲＣＫの立上りで、前段のＤＦＴレジスタＤＦＴｒｎ−１のレジスタ出力信号（ＤＦＴレジスタＤＦＴｒｎ−２に取りこまれたテスト信号ＤＦＴＩＮ２であって、Ｈレベルの信号）を取りこむ。

時刻ｔ１４において、時刻ｔ１２と同様に、コマンドデコーダ１０２は、テストコマンド（ＭＲＳ）を取りこみ、アドレスラッチ１０５に対して、内部クロック信号に同期したテストコマンド信号ＴＲＳを出力する。また、アドレスラッチ１０５は、外部から入力されるアドレス信号（address code_Ｌ：第２のテスト情報）をテストコマンド信号ＴＲＳに同期してラッチし、デコーダ部１０６へテストアドレス信号ＴＡを供給する。デコーダ部１０６においては、ＤＦＴ入力シフトクロックをＨレベル（活性レベル）からＬレベル（非活性レベル）へ変化させる。シフトＣＫ制御回路１１１は、シフトクロックＴＭＲＣＫをＨレベル（活性レベル）からＬレベル（非活性レベル）へ変化させる。レジスタ部１０９の最終段のＤＦＴレジスタＤＦＴｒｎは、このシフトクロックＴＭＲＣＫの立下りで、先のシフトクロックＴＭＲＣＫの立上りで取り込んだテスト信号ＤＦＴＩＮ２を、レジスタ出力信号ＴＳＦＴｎとして、バッファ回路ＤｏｕｔＢｕｆへ出力する。バッファ回路ＤｏｕｔＢｕｆは、図１２（ｂ）に示すように、出力端子ＤＱをＬレベルからＨレベルへと変化させる。

時刻ｔ１４以降において、上記シフトクロック選択モードで説明したように、ＤＦＴ入力シフトクロックのＨレベルを規定するテストコマンド（ＭＲＳ）及びテストコード信号（address code_Ｈ：第１のテスト情報）とＬレベルを規定するテストコマンド（ＭＲＳ）及びテストコード信号（address code_Ｌ：第２のテスト情報）を、半導体装置１００に、交互に入力することで、シフトＣＫ制御回路１１１は、シフトクロックＴＭＲＣＫを発生する。レジスタ部１０９は、シフト動作を実行する。これにより、バッファ回路ＤｏｕｔＢｕｆは、デコーダ部１０６がセレクタ１１３に代ってレジスタ部１０９に供給したテスト信号ＤＦＴＩＮ３〜テスト信号ＤＦＴＩＮｎ（図１２（ａ）に示すシフト動作において、ＤＦＴレジスタＤＦＴｒｎ−３〜ＤＦＴレジスタＤＦＴｒ０各々に取り込まれ、各々レジスタ出力信号ＴＳＦＴを出力する端子から出力されている信号と同一レベル）を、外部出力端子ＤＱへ順次出力する。

このように、図１２（ｂ）で示す動作において、ＤＦＴ入力シフトクロックのＨレベルを規定するテストコマンド（ＭＲＳ）及びテストコード信号（address code_Ｈ：第１のテスト情報）とＬレベルを規定するテストコマンド（ＭＲＳ）及びテストコード信号（address code_Ｌ：第２のテスト情報）を、半導体装置１００に、交互に入力する。半導体装置１００は、レジスタ部１０９においてシフト動作を実行し、デコーダ部１０６がセレクタ１１３に代ってレジスタ部１０９のＤＦＴレジスタ各々に供給した（ｎ＋１）個のテスト信号ＤＦＴＩＮを出力端子ＤＱから順次出力する。

この出力端子ＤＱからの出力（出力端子ＤＱからテスタに入力されるデータ）と、先にレジスタ部１０９にデコーダ部１０６がセレクタ１１３に代って入力したデータ（テスタからコマンド及びテストコード信号を用いて入力するデータ）とを比較することで、レジスタ部１０９においてシフト動作が正常に行われているか否かを検証する。つまり、テスト動作において、レジスタ部１０９にテスト信号が正しく転送されているか否かを検出することができる。
なお、図１２（ｂ）に示した出力端子ＤＱからの出力を行うことなく、先にレジスタ部１０９にデータ（テスト信号ＤＦＴＩＮ）を入力した後（図１２で示す時刻ｔ１０）に、上述したＤＦＴ発生信号ＴＭＲＵＰＤＡＴＥをテストコマンド及びテストコード信号を用いてレジスタ部１０９に入力すれば、ＤＦＴレジスタからテスト制御信号を出力させ、制御回路ＣＫＴを活性化する（テスト動作モードをセットする）ことも可能である。

本願の技術思想は、テスト項目が多い半導体装置のテスト信号伝送回路に適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式に限られない。
本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）、メモリ（Memory）等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。
また、トランジスタは、電界効果トランジスタ（Field Eeffect Transistor;FET）であれば良く、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、TFT(Thin Film Transistor)等の様々なＦＥＴに適用できる。トランジスタ等の様々なＦＥＴに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。
更に、ＮＭＯＳトランジスタ（Ｎチャネル型ＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＰＭＯＳトランジスタ（Ｐチャネル型ＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。
また、本発明の請求の範囲の枠内において、種々の開示要素の多様な組み合わせ乃至選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろうと考えられる各種変形、修正を含むことは勿論である。

１００，９００…半導体装置、１０１…クロック発生回路、１０２…コマンドデコーダ、１０３…メモリセルアレイ、１０４…読み出し及び書き込み制御部、１０５…アドレスラッチ、１０６…デコーダ部、１０９…レジスタ部、１１１…シフトＣＫ制御回路、１１１ａ…データシフトステート制御部、１１１ｂ…シフトクロック選択部、１１２，７０２…カウンタ、１１３，ＳＥＬ５０１…セレクタ、２０１…アドレスプリデコーダ、２０２…ＤＦＴデコーダ、２１１…ＢａｕｎｄａｒｙＳｃａｎ制御回路、２１２…テスト制御回路、ＤＦＴｒｎ，ＤＦＴｒｉ，ＤＦＴｒ，ＤＦＴｒ０，ＤＦＴｒ１，ＤＦＴｒ２，ＤＦＴｒｎ−３，ＤＦＴｒｎ−２，ＤＦＴｒｎ−１…ＤＦＴレジスタ、ＣＫＴ，ＣＫＴ０，ＣＫＴｉ，ＣＫＴｎ…制御回路、ＴＳＣＡＮＤＡＴＡ…シフトデータ、ＴＳＦＴ，ＴＳＦＴｎ，ＴＳＦＴｉ，ＴＳＦＴ０，ＴＳＦＴ１，ＴＳＦＴｎ−１…レジスタ出力信号、ＤＦＴＩＮ，ＤＦＴＩＮｉ，ＤＦＴＩＮ０，ＤＦＴＩＮ１，ＤＦＴＩＮ２，ＤＦＴＩＮ３，ＤＦＴＩＮｎ−１，ＤＦＴＩＮｎ…テスト信号、ＤＦＴ，ＤＦＴ０，ＤＦＴｉ，ＤＦＴｎ…テスト制御信号、ＴＭＲＲＳＴ…リセット信号、ＴＭＲＵＰＤＡＴＥ…ＤＦＴ発生信号、ＴＭＲＭＯＮ…ＤＦＴモニタ信号、ＴＭＲＣＫＳＴＡＲＴ…シフトスタート信号、ＴＭＲＣＫ…シフトクロック、ＴＣＮＴ…シフトデータ選択信号、ＴＭＲＣＫＳＥＬ，ＴＭＲＣＫＳＥＬ０，ＴＭＲＣＫＳＥＬ１，ＴＭＲＣＫＳＥＬ２，ＴＭＲＣＫＳＥＬ３…シフトクロック選択信号、ＴＭＲＳＦＴＲＳＴＢ…ＳＲＦＦ信号、ＴＣＮＴ０，ＴＣＮＴ３，ＴＣＮＴ６…デコード信号、ＴＲＳ…テストコマンド信号、ＴＡ…テストアドレス信号、ＴＰＡ…テストプリアドレス信号、１０７…第１のレジスタ部、１０８…第２のレジスタ部、ＱＰ３０１，ＱＰ３０２，ＱＰ３１２，ＱＰ３２２，ＱＰ７１１，ＱＰ７２１，ＱＰ７３１…Ｐチャネル型ＭＯＳトランジスタ、ＱＮ３０１，ＱＮ３０２，ＱＮ３１２，ＱＮ３２２，ＱＮ７１１，ＱＮ７２１，ＱＮ７３１…Ｎチャネル型ＭＯＳトランジスタ、ＬＴＨ５０１，ＬＴＨ５０２，ＬＴＨ５０３，ＬＴＨ７０１…ラッチ回路、ＢＣ５０１，ＢＣ５０２，ＢＣ５０３…分周回路、７０３，７０４，７０５…デコーダ、７１１…第１テスト信号切替部、７２１…第２テスト信号切替部、７３１…第３テスト信号切替部、Ｓ７１１，Ｓ７２１，Ｓ７３１…サブ信号切替部、ＮＡＮＤ３０２，ＮＡＮＤ３０５，ＮＡＮＤ３１５，ＮＡＮＤ５０２，ＮＡＮＤ５０３，ＮＡＮＤ５２２，ＮＡＮＤ５３２，ＮＡＮＤ５４１，ＮＡＮＤ５５１，ＮＡＮＤ５５２，ＮＡＮＤ５５３，ＮＡＮＤ５５４，ＮＡＮＤ５５５，ＮＡＮＤ５６１，ＮＡＮＤ５６２…ナンド回路、ＮＯＲ５４１，ＮＯＲ５７１…ノア回路、ＩＮＶ３０１，ＩＮＶ３０３，ＩＮＶ３０４，ＩＮＶ３０６，ＩＮＶ３０７，ＩＮＶ３１１，ＩＮＶ３１６，ＩＮＶ３１７，ＩＮＶ３２１，ＩＮＶ３４１，ＩＮＶ５０１，ＩＮＶ５０４，ＩＮＶ５１１，ＩＮＶ５２１，ＩＮＶ５３１，ＩＮＶ５３３，ＩＮＶ５４２，ＩＮＶ５８１，ＩＮＶ７０１，ＩＮＶ７４１，ＩＮＶ７４２，ＩＮＶ７５１，ＩＮＶ７５２，ＩＮＶ７６１，ＩＮＶ７６２，ＩＮＶ７１１，ＩＮＶ７２１，ＩＮＶ７３１…インバータ回路、Ｎ３０４…内部ノード、Ｑ，ＤＱ…出力端子

Claims (15)

1. 半導体装置のテスト時に、半導体装置の外部から供給されるテスト情報をデコーディングし、複数の信号を生成するデコーダと、
   互いの出力ノードと入力ノードが接続することによって従属に接続した複数のレジスタと、
   前記複数のレジスタの出力ノードにそれぞれ対応して接続する複数の制御回路と、
   前記複数の信号が供給され、前記複数のレジスタのうちのファーストステージである第１のレジスタの入力ノードに、前記複数の信号のうちの一つの信号をシフトデータとして選択的に供給するセレクタと、
   前記セレクタのセレクティング回数を規定し、前記セレクタの時系列な複数回のセレクティング毎に前記複数の信号の選択先を順次切り替えさせるカウンタと、
   前記複数の制御回路の数に対応するクロック周期の回数を有するシフトクロックを生成し、前記複数のレジスタ及び前記カウンタに供給するシフトクロック生成回路と、
   を備える半導体装置。
2. 前記デコーダは、前記テスト情報に応じて、シフトスタート信号を生成し、前記シフトクロック生成回路に供給し、
   前記シフトクロック生成回路は、データシフトステート制御部とシフトクロック選択部を含み、
   前記データシフトステート制御部は、前記シフトスタート信号に対応して、データシフトステート信号を生成し、前記シフトクロック選択部に供給し、
   前記シフトクロック選択部は、従属接続した複数の分周回路を含み、前記データシフトステート信号に対応して、外部から供給されるクロックを前記複数の分周回路により分周して、前記クロックまたは前記複数の分周回路各々の出力のうちの一つを前記シフトクロックとして選択し、よって、前記クロック周期の回数分に相当する前記シフトクロックを前記複数のレジスタ及び前記カウンタに供給する、ことを特徴とする請求項１記載の半導体装置。
3. 前記データシフトステート制御部は、前記セレクタのセレクティング回数が規定する回数に到達すると、前記データシフトステート信号の供給を停止する、ことを特徴とする請求項２に記載の半導体装置。
4. 前記カウンタは、前記データシフトステート信号に対応し、前記シフトクロックのエッジに同期してカウントアップするシフトデータ選択信号を発生し、
   前記セレクタは、前記シフトデータ選択信号をデコードするカウントデコーダを含み、前記カウントデコーダのデコード結果に基づいて、前記複数の信号を前記シフトクロックのエッジに同期して前記シフトデータとして出力し、前記第１のレジスタに供給する、ことを特徴とする請求項２または請求項３に記載の半導体装置。
5. 前記シフトデータ選択信号は、それぞれ互いに異なる複数の選択信号から成る複数のグループから成り、
   前記カウントデコーダは、複数のサブデコーダから成り、
   前記複数のグループは、それぞれ対応する前記複数のサブデコーダが有する複数の入力ノードに供給され、
   前記セレクタは、互いの入力ノードと出力ノードが接続することによって従属に接続した複数のスイッチと、前記複数のスイッチのうち最終ステージのスイッチが出力する信号が供給されるラッチ回路と、を含み、
   前記複数のサブデコーダが有する複数の出力は、それぞれ対応する前記複数のスイッチの電気的な導通と非導通を制御し、
   前記シフトデータ選択信号が示す値に応じて、前記複数のスイッチを選択的に導通させて、前記複数の信号のうちの一つの信号をデータとして前記ラッチ回路へ供給し、
   前記ラッチ回路は、前記シフトクロックのエッジに同期して、前記複数のスイッチが出力する前記データを、前記シフトデータとして出力する、ことを特徴とする請求項４に記載の半導体装置。
6. 前記複数のレジスタは、
   前記第１のレジスタが、前記セレクタの前記シフトデータを、前記シフトクロックの立上り及び立下りのいずれか一方で取り込み、
   残りの前記複数のレジスタが、それぞれ対応する前段のレジスタが出力するデータ信号を、前記シフトクロックの立上り及び立下りのいずれか一方で取り込み、
   前記複数のレジスタのうちのラストステージのレジスタを除く残りのレジスタが、それぞれ対応する次段のレジスタに自レジスタが前記いずれか一方で取り込んだデータ信号を、前記シフトクロックの立上り及び立下りのいずれか他方に同期して次段のレジスタに出力する、ことを特徴とする請求項２乃至請求項５のいずれか一項に記載の半導体装置。
7. 前記デコーダは、前記テスト情報に応じてＤＦＴ発生信号を発生し、前記複数のレジスタに供給し、
   前記複数のレジスタは、それぞれ対応する前記複数の制御回路に、前記ＤＦＴ発生信号に対応して、自レジスタが保持するデータをテスト制御信号として出力し、前記制御回路を通常動作モードとは異なるテスト動作モードで動作させる、ことを特徴とする請求項６に記載の半導体装置。
8. 前記デコーダは、前記テスト情報に応じてＤＦＴモニタ信号を生成し、前記複数のレジスタに供給し、
   前記複数のレジスタは、前記ＤＦＴモニタ信号に対応して、自レジスタの出力側のラッチ回路が出力した前記テスト制御信号を自レジスタの入力側のラッチ回路に取り込んで保持する、ことを特徴とする請求項７に記載の半導体装置。
9. 半導体装置の外部と通信するデータ出力端子を備え、
   前記複数のレジスタのラストステージのレジスタは、前記データ出力端子に自レジスタが取り込んだデータを出力する、ことを特徴とする請求項６乃至請求項８のいずれか一項に記載の半導体装置。
10. 前記デコーダは、前記テスト情報に応じて、シフトクロック選択信号を生成し、前記シフトクロック選択部に供給し、
    前記シフトクロック選択部は、前記シフトクロック選択信号に応じて、前記クロックまたは前記複数の分周回路各々の出力のうちの一つを前記シフトクロックとして選択する、ことを特徴とする請求項２乃至請求項９のいずれか一項に記載の半導体装置。
11. 前記シフトクロック選択部は、前記シフトクロック選択信号に応じて、前記シフトクロックの立上り及び立下りが、外部から供給される前記クロックの立上り及び立下りのいずれか一方に同期させられる、ことを特徴とする請求項１０に記載の半導体装置。
12. 前記デコーダは、前記テスト情報のうちの第１のテスト情報及び第２のテスト情報に基づいて、ＤＦＴ入力シフトクロックを生成して、前記シフトクロック選択部に出力し、
    前記第１のテスト情報は、前記シフトクロックの立上りを規定し、
    前記第２のテスト情報は、前記シフトクロックの立下りを規定し、
    前記ＤＦＴ入力シフトクロックは、前記クロックの立上り時に前記テスト情報が前記第１のテスト情報であるとき立上り、前記クロックの立上り時に前記テスト情報が前記第２のテスト情報であるとき立下り、
    前記シフトクロック選択部は、前記ＤＦＴ入力シフトクロックを前記シフトクロックとして出力する、ことを特徴とする請求項１１に記載の半導体装置。
13. 前記デコーダは、前記テスト情報として、前記セレクタが出力する前記シフトデータに代えて、前記複数のレジスタへのシフトデータの直接入力を指示するコマンド及び該コマンドに対応する第３のテスト情報が供給され、
    前記第３のテスト情報に引き続いて供給される前記テスト情報のうちの前記セレクタの出力のハイ論理を規定する第４のテスト情報、または前記テスト情報のうちの前記セレクタの出力のロウ論理を規定する第５のテスト情報に基づいて、前記セレクタの出力をハイ論理またはロウ論理とし、
    前記デコーダは、更に、前記セレクタの出力をハイ論理またはロウ論理にそれぞれ維持する期間において、前記第１のテスト情報及び前記第２のテスト情報に基づいて、前記ＤＦＴ入力シフトクロックを生成して、前記シフトクロック選択部に出力し、
    前記シフトクロック選択部は、前記ＤＦＴ入力シフトクロックを前記シフトクロックとして出力する、ことを特徴とする請求項１２に記載の半導体装置。
14. 前記シフトクロック選択部は、前記シフトクロック選択信号に対応して、前記複数の分周回路の分周動作を停止する、ことを特徴とする請求項１１乃至請求項１３のいずれか一項に記載の半導体装置。
15. 複数の記憶セルを含むメモリセルアレイと、
    前記メモリセルアレイに隣接して配置され、外部と通信し、前記メモリセルを制御する周辺回路と、をさらに備え、
    前記複数の制御回路が、前記メモリセルアレイの領域及び／または前記周辺回路の領域に分散して配置され、前記複数のレジスタが、それぞれ対応する前記複数の制御回路に隣接して配置される、ことを特徴とする請求項１乃至請求項１４のいずれか一項に記載の半導体装置。

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