JPS62209926A - パラレル・シリアル変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 「技術的背景」 自動車のエレクトロニクス化及び電話、画像等の通４：
　４３号のデジタル化などに伴い、その分野に用いられ
るＡ／Ｄコンバータ及びＤ／Ａコンバータ等が、アナロ
グテストシステムの測定対象デバイスの１つとなってい
る。

これらのデバイスはその用途上、デジタルデータをパラ
レルではなくシリアルモードで入出力することにより、
入出力のピン数を減らし、デバイスの小型化をはかるこ
とが行われている。今後もこの傾向はさらに進んでい（
ものと考えられる。

ところで、それぞれのデバイスのシリアルデータ形式は
メーカや用途により様々であり、シリアルデータのみな
らず、デバイスの動作モードの設定や電源の０Ｎ１０Ｆ
Ｆ等のコントロールをもシリアルデータで行う場合があ
る。このような現状にあるデバイスをテストするアナロ
グテストシステムでは、いかなるシリアルデータ形式に
対しても対応可能なパラレル・シリアル変換器及びシリ
アル・パラレル変換器が必要となってきている。

「従来の技術」 第４図は従来のパラレル・シリアル変換器の例を示す図
である。ｎビットの被変換パラレルデータＰＤがシフト
レジスタ１）のパラレルデータ入力端に与えられ、読込
み信号により与えられた被変換パラレルデータＰＤを読
込む。また、シフトクロックｃｋが供給され、そのシリ
アルデータ出力端から順次シリアル変換されたシリアル
データを出力する。

第５図はその動作タイミング波形図である。被変換パラ
レルデータＰＤがシフトレジスタ１）の入力端に供給さ
れ（第５図Ａ）、読込みパルス（第５図Ｂ）及びシフト
クロックｃｋ（第５図Ｃ−■）により、被変換パラレル
データＰＤを構成する各データＢＩＴ、　つまりＢｉｔ
ｅ、Ｂｉｔｌ。Ｂｉｔ２．・・・・・・Ｂ　ｉｔ（ｎ　
　１）がシフト段ＳＦ、、ＳＦ２．−・・・・・ＳＦ。

にそれぞれ格納される。この例では、読込まれたデータ
Ｂ　Ｉ　Ｔ、　　Ｂｉｔ（ｎ−１）がシリアルデータ出
力端１）Ａから出力される（第５図Ｄ−■）。続いて、
クロック入力端にはシフトクロックｃｋが供給され（第
５図Ｃ−■）、例えば各シフト段ＳＦ、。

ＳＦ！、・・・・・・５Ｆａ−、に保持されているデー
タは１シフトクロツクｃｋ毎にそれぞれ１つ上位のシフ
ト段ＳＦｇ、ＳＦｓ、・・・・・・ＳＦ、に移動する。

最上位シフト段ＳＦ、に保持されたデータはシリアル出
力端１）Ａから出力される（第５図Ｄ−■）、このよう
にして、ｎビットの被変換パラレルデータＰＤは、１シ
フトクロツクｃｋ毎に最上位ビットＢｉｔ（ｎ−１）か
らＢｉｔ（ｎ−２）、Ｂｉｔ（ｎ−３）、−−ＢｉｔＯ
の順に出力される（第５図Ｄ）。

「発明が解決しようとする問題点」 このようなシフトレジスタを用いた従来のパラレル・シ
リアル変換器は変換機能が単一であるため、狸々の形式
のパラレル・シリアル変換をすることはできない、パラ
レルデータをシリアルデータに変換して転送するには種
々の方法がある０例えば、デバイスによりパラレルデー
タを構成するビット数ｎが異なる。ビット数が同一とし
ても、ＬＳＢ（Ｂｉｔｅ）から先にシリアル転送を開始
するか、ＭＳＢ（Ｂｉｔｎ）からシリアル転送を開始す
るかも異なるし、或いはまた、パラレルデータを構成す
るデータビットの内の一部を指定して転送することが必
要な場合もある。

第４図に示すような従来の変換形式が単一のパラレル・
シリアル変換器ではこのような多種多様なデバイスに対
応できず、アナログテストシステムでは対象デバイスが
変わる度にパラレル・シリアル変換器の取付は変更をす
る必要があってテスト作業の能率の低下をもたらしてい
る。

「問題点を解決するための手段」 被変換パラレルデータはデータセレクタに入力され、セ
レクト信号に応じて人力された中から１ビットずつを出
力する。

このデータセレクト信号として、アップダウンカウンタ
が、スタートアドレスレジスタの変換始めの値とストッ
プアドレスレジスタの変換の終わりの値を与えられて計
数用クロフクを計数することによりその計数値が供給さ
れる。

さらにこの考案ではスタートアドレスレジスタの変換始
めの値とストップアドレスレジスタの変換の終わりの値
とを比較してカウント動作を停止させる比較器と共に、
アップダウンカウンタの計数値方向を設定する手段とで
構成する。

「実施例」 第１図はこの発明の実施例を示す回路図である。

ｎビットからなる被変換パラレルデータＰＤはデータセ
レクタ２１のパラレルデータ入力端Ｐ　ｒ、　Ｐ　ｚ。

Ｐｓ、・・・・・・Ｐ、に供給され、シリアルデータ出
力端ＱからシリアルデータＳＤに変換されて出力される
。この例では被変換パラレルデータＰＤのＢｉｔＯはパ
ラレルデータ第１入力端Ｐ、に供給され、Ｂｉｔｌはパ
ラレルデータ第２人力＠Ｐ　ｚに供給され、Ｂｉｔ２は
パラレルデータ第３入力端Ｐ、に供給される。

このように、被変換パラレルデータの各ビットが入力端
に供給されＢｉｔ（ｎ−１）はパラレルデータ第ｎ入力
端Ｐｌに供給される。

この発明では、パラレル・シリアル変換形式を選択する
セレクト信号がセレクト信号入力端Ｓに供給される。こ
のセレクト信号の内容により、各入力端Ｐ　１．　Ｐ　
ｚ、　Ｐ　ｓ。・・・・・・Ｐｌに与えられているｎビ
ットの被変換パラレルデータＰ　Ｄ（ＢｉｔＯ，Ｂｉｔ
ｌ。

Ｂ　ｉ　ｔ　２　＋・・・・・・・・・Ｂｉｔ（ｎ−１
）から選択されたデータＢＩＴがシリアルデータ出力端
Ｑへ出力される。

例えば、セレクト信号が’ＯＪのときはパラレルデータ
第１入力端Ｐ１に与えられているデータＢＩＴ（Ｂｉｔ
ｅ）がシリアルデータ出力端Ｑから出力され、セレクト
信号が「１）のときはパラレルデータ第２入力端Ｐ２に
与えられているデータＢＩＴ（Ｂｉｔｌ）がシリアルデ
ータ出力端Ｑから出力される。セレクト信号が’ｎ−Ｉ
Ｊのときはパラレルデータ第ｎ入力端Ｐ、ｌに与えられ
ているデータＢＩＴ（Ｂｉｔ（ｎ−１））がシリアルデ
ータ出力端Ｑから出力される。

このセレクト信号はアップダウンカウンタ２２から供給
される。アップダウンカウンタ２２はプリセットデータ
入力端Ｄｉ　を持ち、このプリセントデータ入力端Ｄｉ
　に計数を開始する変換始めの値ｄ＋が供給される。パ
ラレル・シリアル変換を開始するに先立ち、そのプリセ
ットデータ入力＠Ｄｉに与えられている変換始めの値ｄ
１が内部計数段に取り込まれる。また、アップダウンカ
ウンタ２２はクロック入力端ＣＫに計数用クロックｃｋ
が供給され、１計数用クロツクｃｋ毎にアップカウント
或いはダウンカウントし、その計数内容を１ずつ増加或
いは減少させる。例えば、変換始めの値ｄ。

が「２」とすると、アンプカウントの場合はｌ計数用ク
ロックｃｋ毎に最初の’２Ｊから３．４，５゜・・・・
・・と順次アンプカウントし、ｎ−１まで計数内容を増
加させる。次の計数用クロックｃｋでは計数内容がＯに
変わる。以後、ｌ、２，３．・・・・・・のよ　−うに
計数内容が増加する。

また、ダウンカウントの場合は、変換始めの値ｄ１の’
２Ｊから１計数用クロツクｃｋ毎に１．０と計数内容が
変化し、次の計数用クロックｃｋを受けると、計数内容
はｎ−１に変わる。以後、ｎ−２゜ｎ　　３＋ｎ　　４
＋・・・・・・のように計数値が減少する。

スタートアドレスレジスタ２３には、ｎビットの被変換
パラレルデータＰＤのどのデータＢＩＴからシリアル転
送を開始するかを規定するデータｄ、が格納される。例
えば、Ｂｉｔ２からシリアル転送を開始する場合には、
データ’２Ｊが格納される。

この考案では、アップダウンカウンタ２２は計数させる
手段２４によってカウント動作を制御される。この計数
させる手段２４は、変換開始パルスを供給されるとアッ
プダウンカウンタ２２をカウント動作させ、変換終了信
号を受けてカウント動作を停止させる。この例では、変
換開始パルスはフリップフロップ回路２５のブリセント
入力端ＰＳとアップダウンカウンタ２２のプリセット端
ＬＤに供給される。この変換開始パルスの供給を受はフ
リップフロップ回路２５の出力Ｑは！Ｉ−レベルに変化
する。このｌ（−レベル信号はアンドゲート２６に供給
され、アンドゲート２６はゲート開の状態にされる。他
方、図には示してないが、クロック発生器からのクロッ
クはアンドゲート２６の他方の入力端に供給され、ゲー
ト開の状態において、アンドゲート２６の出力端から計
数用クロックｃｋとしてアップダウンカウンタ２２の計
数クロック入力端ＣＫに供給される。

尚、フリップフロップ回路２５のクロック入力端ＣＫに
、パラレル・シリアル変換終了の信号が供給されると、
その出力端Ｑからの出力はＬ−レベルとなり、アンドゲ
ートはゲート開の状態にされる。

ストップアドレスレジスタ２７にはパラレル・シリアル
変換を終了する被変換パラレルデータＰＤのデータＢＩ
Ｔを規定する変換の終わりの値ｄ２が格納される０例え
ば、被変換パラレルデータのＢｉｔ６がパラレル・シリ
アル変換をする最後のデータＢＩＴの場合には、ストッ
プアドレスレジスタ２７には’６Ｊが格納される。この
ストップアドレスレジスタ２７に格納された変換の終わ
りの値ｄ２は比較器２８の一方の入力端Ａにも供給され
る。比較器２８の他方の入力端Ｂにはアップダウンカウ
ンタ２２から出力される計数値が供給され、変換の終わ
りの値ｄ２とアップダウンカウンタ２２の計数値との２
つの値が常時比較される。これら２つの値が一致すると
、比較器２８は一致検出信号を出力する。この一致検出
回路はパラレル・シリアル変換動作の終了信号として、
フリップフロップ回路２５のクロック入力端に供給され
、アップダウンカウンタ２２はアップカウント或いはダ
ウンカウントのカウント動作を停止する。

更に、この発明ではアップダウンカウンタ２２のアップ
カウント或いはダウンカウントの何れのカウントをする
かを決める計数方向設定手段２９が設けられる。この例
では、アンプダウンレジスタ２９が設けられ、例えばア
ップカウントの場合にはデータ’ＩＪが設定され、ダウ
ンカウントの場合には「０１が設定される。その設定出
ガはアップダウンカウンタ２２の方向入力端Ｕ／Ｄ−に
供給される。

次に、このパラレル・シリアル変換器の動作ヲ説明する
。第２図はその動作タイミングを示す波形図である。こ
の例では、８ビットの被変換パラレルデータの場合を示
す。被変換パラレルデータ１’Ｄはデータセレクタ２１
のデータ入力端に予め供給されている。先ず、変換開始
パルス（第２図へ）がアップダウンカウンタ２２のプリ
セット端ＬＤ及びフリップフロップ回路２５のプリセッ
ト４ＰＳとに供給される。フリップフロップ回路２５の
出力端Ｑの出力はＨ−レベルに変化しく第２図Ｂ−■）
、このＨ−レベル信号はアンドゲート２６に供給される
。このＨ−レベル信号によりアンドゲート２６はゲート
開の状態に制御され、このアンドゲート２６の他の入力
端に与えられているクロック（第２図Ｃ）はアンドゲー
トを通り計数用クロックｃｋとして（第２図Ｄ）、アッ
プダウンカウンタ２２のクロック端ＣＫに供給されるよ
うになる。

この例ではアップダウンカウンタ２２は同期式カウンタ
とされている。Ｈち、プリセット端ＬＤにＬ−レベル信
号を与えられた状態で計数用クロックｃｋを供給され（
第２図Ｄ−■）、アップダウンカウンタ２２はプリセッ
トデータ入力端Ｄｉから変換始めの値’２Ｊを取込む。

（第２図Ｅ−■）一方、計数方向設定手段２９からの１
３号はアップダウンカウンタ２２の方向入力端Ｕ／Ｄに
与えらゎ、例え、、、；’　ＨＬ／　”：　／Ｌ／信号
。場合はアップカラ。

トに制御される。即ち、アップダウンカウンタは１計数
用クロツクｃｋ毎に計数値を１づつ増加させる（第２図
Ｅ）。この計数値はデータセレクタ２１及び比較器２８
に供給される。データセレクタ２１は供給された計数値
の内容をセレクト信号とし、シリアルデータ出力端Ｑか
ら出力する被変換パラレルデータＰＤのデータＢＩＴを
決定する０例えば、変換開始の時のセレクト信号が’２
Ｊなので、パラレルデータ第３入力端Ｐ、に与えられて
いる被変換パラレルデータＰＤのＢｉｔ２を出力する。

次の計数用クロックｃｋ　（第２図Ｄ−■）によりアッ
プダウンカウンタ２２の計数値が’３Ｊになると（第２
図Ｅ）、この「３」のセレクト信号によりデータセレク
タ２１はパラレルデータ第４入力端Ｐ、に供給されてい
るＢｉ１２を出力する。以下アップダウンカウンタの４
数が進むに従いＢｉｔ４．。

Ｂｉｔ５を出力する（第２図Ｆ）。

アップダウンカウンタ２２の計数出力が’６Ｊになると
、この、’６Ｊの計数値を供給される比較器２８はスト
ップアドレスレジスタ２７の変換の終わりの値’６４と
の一致を検出し、パラレル・シリアル変換終了信号（第
２図Ｇ）をフリップフロップ回路２５に供給する。フリ
ップフロップ回路２５はこの変換終了信号を受は取る。

と、ゲート閉信号（第２図Ｂ−■）をアンドゲート２６
に供給し、従って、アップダウンカウンタ２２への計数
用クロックｃｋは供給されなくなり　（第２図Ｄ−■）
、パラレル・シリアル変換はＢｉｔ６を送出した１段階
（第２図Ｆ−■）で終了する。

計数方向設定手段２９からＬ−レベルの設定出力が供給
されている場合には、アップダウンカウンタ２２はダウ
ンカウント動作をする。即ち、計数値は変換始めの値’
２Ｊがら順に１．０，７゜６と変化し、従って、このセ
レクト信号を供給さｈるデー９　セレクタ２１　はＢｉ
ｔ２．Ｂｉｔｌ、ＢｉｔＯ。

Ｂｉｔ７．Ｂｉｔ６の順にデータＢＩＴをシリアル転送
する。

第３図はこの発明の他の実施例を示す回路図である。第
１図と対応する部分には同じ符号が付は重複する説明は
省力する。

この例では、変換始めの値ｄ、と変換の終わりの値ｄ２
とが第２比較器３１に供給され、この第２比較器３１は
これら与えられた２つの値を比較して出力する。変換始
めの値ｄ＋より変換の終わりの値ｄ２の方が大きい場合
は、第２比較器３１は■１−レベル信号を出力し、アッ
プダウンカウンタ２２の方向入力端に供給する。アップ
ダウンカウンタ２２はこの信号を供給されアップカウン
トをするように制御される。また変換の終わりの値むよ
り変換始めの値ｄ１が大きい場合には第２比較器３１は
Ｌ−レベル信号を出力する。この場合にはアップダウン
カウンタ２２はダウンカウントをするように制御される
。従って、第１図の実施例の場合のように、アップダウ
ンレジスタ２９に方向制御データを設定する必要がなく
面側なことが特徴とされる。但し、この例の場合には、
ＬＳＨの方から送り出すか、ＭＳＢの方から送り出すか
は、ハード的に一人的に決まってしまい、送り出す方向
を切りムえることはできない。

「発明の効果」 従来は、汎用のパラレル・シリアル変換器がなく、種々
の変換形式をもつ各種デバイスに対応させることができ
なかった。しがし、この発明によれば、被変換パラレル
データのビット長は勿論のことシリアル転送をする向き
（ＬＳＢがら送出するか、ＭＳＢから送出するが）も自
由であり、また、被変換パラレルデータの内から必要と
する任意の部分を指定してパラレル・シリアル変換さ廿
ることができる。従って、このパラレル・シリアル変換
器を用いれば各種デバイスに容易に対応可能なアナログ
テストシステムを構成することもできる。

【図面の簡単な説明】

第１図はこの発明のパラレル・シリアル変換器の実施例
を示すブロック図、第２図は第１図に示す実施例の動作
タイミングを示す波形図、第３図はこの発明の他の実施
例を示す図、第４図は従来のパラレル・シリアル変換器
の例を示す図、第５図は従来のパラレル・シリアル変゛
換器の動作タイミングの波形図である。 １）：シフトレジスタ、２１：データセレクタ、２２ニ
アツブダウンカウンタ、２３ニスタートアドレスレジス
タ、２４：計数させる手段、２５：フリップフロップ回
路、２６：アンドゲート、２７：ストップアドレスレジ
スタ、２８：比較器、２９ニアツブダウンレジスタ、３
１：第２比較器、ＳＦ：シフト段、Ｐ：パラレルデータ
入力端、ＰＤ：被変換パラレルデータ、ＳＤニジリアル
データ、ｄ、：変換始めの値、ｄ、：変換の終わりの値
。 実用新案登録出願人　株式会社　アトパンテスト化　　
　理　　　　人　　　　　草　　　　野　　　　　　　
　　　卓＋　２　図

Claims (1)

【特許請求の範囲】
1. （１）被変換パラレルデータが入力され、セレクタ信号
   に応じて入力の１ビットを出力端子へ出力するデータセ
   レクタと、 そのデータセレクタに計数値をセレクト信号として供給
   するアップダウンカウンタと、 そのアップダウンカウンタの変換始めの値を格納するス
   タートアドレスレジスタと、 変換開始パルスにより上記スタートアドレスレジスタの
   格納値を上記アップダウンカウンタにプリセットし、そ
   のアップダウンカウンタに計数用クロックによって計数
   させる手段と、 変換の終わりの上記アップダウンカウンタの値を格納す
   るストップアドレスレジスタと、 そのストップアドレスレジスタの格納値と上記アップダ
   ウンカウンタの計数値とを比較し、その一致出力で上記
   アップダウンカウンタのカウント動作を停止させる比較
   器と、 上記アップダウンカウンタの計数方向を設定する手段と
   よりなるパラレル・シリアル変換器。