JPS6097727A - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
- Publication number
- JPS6097727A JPS6097727A JP20654283A JP20654283A JPS6097727A JP S6097727 A JPS6097727 A JP S6097727A JP 20654283 A JP20654283 A JP 20654283A JP 20654283 A JP20654283 A JP 20654283A JP S6097727 A JPS6097727 A JP S6097727A
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- JP
- Japan
- Prior art keywords
- bit
- conversion
- circuit
- converter
- voltage
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、画像処理等で要求される高ビット。
高速のＡ／Ｄ変換器に関するものである。
Ａ／Ｄ変換器として従来から使用されているものを第１
図および第２図に示す。第１図は全並列型Ａ／Ｄ変換器
またはフランシュコンバータといわれるもので、ｎビッ
ト対応のものの場合、２ｒ１個の抵抗Ｒ９（２° −１
）個の比較器１およびｔｔ個の電圧レヘルをｎビットコ
ードに変換するエンコーダ２とで構成されている。第２
図は逐次比較型Ａ／Ｄ変換器といわれるもので、サンプ
ルホールド回路（以下Ｓ／Ｈ回路と称す）３．比較器４
、逐次比較レジスタ５．Ｄ／Ａ変換器６およびクロック
発生器７とで構成されている。
図および第２図に示す。第１図は全並列型Ａ／Ｄ変換器
またはフランシュコンバータといわれるもので、ｎビッ
ト対応のものの場合、２ｒ１個の抵抗Ｒ９（２° −１
）個の比較器１およびｔｔ個の電圧レヘルをｎビットコ
ードに変換するエンコーダ２とで構成されている。第２
図は逐次比較型Ａ／Ｄ変換器といわれるもので、サンプ
ルホールド回路（以下Ｓ／Ｈ回路と称す）３．比較器４
、逐次比較レジスタ５．Ｄ／Ａ変換器６およびクロック
発生器７とで構成されている。
次に動作について説明する。第１図の全並列型Ａ／Ｄ変
換器では入力信号Ｖｉｎのフルスケール値Ｖｆｓの上、
下端電圧Ｖｒｌ、Ｖｒ２間を２１個の抵抗Ｒで等分割さ
れた電圧Ｖｆｓ／２’ が、各比較器１間の基準電圧差
（ＬＳＨに相当）として加えられる。なおフルスケール
値Ｖｆｓは入力信号ＶｉｎＯ上、下上型下端電圧、Ｖｒ
２の差に等しい。そしてその結果、ｍｆｋ目の比較器１
に印加される基準電圧はｍ／２’ ・Ｖｆｓとなり、こ
れが入力電圧Ｖｉｎと比較される。ここで入力電圧Ｖｉ
ｎがｍ／２ｌ−Ｖｆｓと（ｍ＋１）／２’ ・Ｖｆｓと
の間にある場合を考えると、比較器１はｍ番目までが“
１″。
換器では入力信号Ｖｉｎのフルスケール値Ｖｆｓの上、
下端電圧Ｖｒｌ、Ｖｒ２間を２１個の抵抗Ｒで等分割さ
れた電圧Ｖｆｓ／２’ が、各比較器１間の基準電圧差
（ＬＳＨに相当）として加えられる。なおフルスケール
値Ｖｆｓは入力信号ＶｉｎＯ上、下上型下端電圧、Ｖｒ
２の差に等しい。そしてその結果、ｍｆｋ目の比較器１
に印加される基準電圧はｍ／２’ ・Ｖｆｓとなり、こ
れが入力電圧Ｖｉｎと比較される。ここで入力電圧Ｖｉ
ｎがｍ／２ｌ−Ｖｆｓと（ｍ＋１）／２’ ・Ｖｆｓと
の間にある場合を考えると、比較器１はｍ番目までが“
１″。
（ｍ＋１）番目以上は“Ｏ”を出力することになる。こ
の出力は２１−ｎ変換エンコーダ２を通すとｎビットの
デジタル出力ＤＯとしてとり出される。
の出力は２１−ｎ変換エンコーダ２を通すとｎビットの
デジタル出力ＤＯとしてとり出される。
このＡ／Ｄ変換器の特長は、Ｓ／Ｈ回路が不要で、しか
も高速動作に適することである。
も高速動作に適することである。
また第２図に示す逐次比較型Ａ／Ｄ変換器は、入力信号
電圧ＶｉｎをＳ／Ｈ回路３によりサンブリリングし、こ
のサンプリングされた値Ｖ ｉｎ’ に対し逐次比較レ
ジスタ５によりＭＳＢの側から順次比較するものである
。即ち、まず最初サンプリング値Ｖｉｎ’ に対するＭ
ＯＢを設定する際は逐次比較レジスタ５によりＤ／Ａ変
換器６の出力、即ち、比較器４の基準電圧■としてＶｆ
ｓ／２が加えられる。但し、Ｖｆｓは本Ａ／Ｄ変換器の
フルスケール値である。ここでＶ ｉｎ’ とＶｆｓ／
２を比較することでＭＳＢを“１″または０”に設定す
る。そして次のクロックで（ＭＳＢ−１＞ビット目の値
を設定するわけであるが、ＭＳＢが“ｌ”の場合はＤ／
Ａ変換器６０出力■は（３／４） Ｖｆｓ、 ＭＳＢが
Ｏ″の場合はＶｆｓ／４にそれぞれ設定される。即ち、
比較器４に加えられる基準電圧■は変換されたピントの
出力により設定され、逐次比較レジスタ５により次の様
に設定されることとなる。
電圧ＶｉｎをＳ／Ｈ回路３によりサンブリリングし、こ
のサンプリングされた値Ｖ ｉｎ’ に対し逐次比較レ
ジスタ５によりＭＳＢの側から順次比較するものである
。即ち、まず最初サンプリング値Ｖｉｎ’ に対するＭ
ＯＢを設定する際は逐次比較レジスタ５によりＤ／Ａ変
換器６の出力、即ち、比較器４の基準電圧■としてＶｆ
ｓ／２が加えられる。但し、Ｖｆｓは本Ａ／Ｄ変換器の
フルスケール値である。ここでＶ ｉｎ’ とＶｆｓ／
２を比較することでＭＳＢを“１″または０”に設定す
る。そして次のクロックで（ＭＳＢ−１＞ビット目の値
を設定するわけであるが、ＭＳＢが“ｌ”の場合はＤ／
Ａ変換器６０出力■は（３／４） Ｖｆｓ、 ＭＳＢが
Ｏ″の場合はＶｆｓ／４にそれぞれ設定される。即ち、
比較器４に加えられる基準電圧■は変換されたピントの
出力により設定され、逐次比較レジスタ５により次の様
に設定されることとなる。
Ｂｍ：ＭＳＢ（則からｍビット目のビットの（直このよ
うに本Ａ／Ｄ変換器はＭＯＢ側からクロック毎に基準電
圧を変化させ、各ピッ１値を順次設定しＡ／Ｄ変換を行
なうものである。
うに本Ａ／Ｄ変換器はＭＯＢ側からクロック毎に基準電
圧を変化させ、各ピッ１値を順次設定しＡ／Ｄ変換を行
なうものである。
このＡ／Ｄ変換器の特長は比較的回路構成が簡単である
こと、クロックを使用するためＡ／Ｄ変換を外部のクロ
ックと同期して行なうことができる、などの点である。
こと、クロックを使用するためＡ／Ｄ変換を外部のクロ
ックと同期して行なうことができる、などの点である。
しかるに、第１図におりる一１１敷す型Ａ／Ｄ変換器で
は（２°−１）個の比較器を必要とするなど、素子数が
多く、殊にビット数が多い場合は回路規模が急激に増大
することとなって不利である。また第２図の逐次比較型
Ａ／Ｄ変換器では変換時間がビット数とクロックに依存
することから高速化が難しい、などの欠点をもつ。
は（２°−１）個の比較器を必要とするなど、素子数が
多く、殊にビット数が多い場合は回路規模が急激に増大
することとなって不利である。また第２図の逐次比較型
Ａ／Ｄ変換器では変換時間がビット数とクロックに依存
することから高速化が難しい、などの欠点をもつ。
本発明は、上記のような従来のものの欠点を除去するた
めになされたもので、（ｎ＋ｍ）ビットのＡ／Ｄ変換器
を、上位ｎビットの変換と下位ｍビットの変換とを別個
の並列型Ａ／Ｄ変換回路で行なうように構成することに
より、少ない素子数で高速Ａ／Ｄ変換が可能なＡ／Ｄ変
換器を提供することを目的としている。
めになされたもので、（ｎ＋ｍ）ビットのＡ／Ｄ変換器
を、上位ｎビットの変換と下位ｍビットの変換とを別個
の並列型Ａ／Ｄ変換回路で行なうように構成することに
より、少ない素子数で高速Ａ／Ｄ変換が可能なＡ／Ｄ変
換器を提供することを目的としている。
以下、この発明の一実施例を図について説明する。
第３図は本発明の一実施例によるＡ／Ｄ変換器のブロッ
ク図を示す。図において、第１，２図と同一符号は同一
のものを示す。第１．第２の並列型Ａ／Ｄ変換回路１１
．１２は共に全並列型であり、それぞれ上位側ｎビット
、下位側ｍビットのＡ／Ｄ変換を行なうものである。こ
こでリファレンス回路工３は上位ｎビット側のＡ ／
ｌ）変換回路１１に入力信号Ｖｉｎの上、下限を示す基
準電圧Ｖｒｌ、Ｖｒ２を与えるもので、両型圧Ｖｒｌ、
Ｖｒ２の差Ｖｒｌ−Ｖｒ２は入力信号Ｖｉｎのフルスケ
ール値Ｖｆｓに相当する。区間電圧出力回路１４は上位
ｎビットのＡ／Ｄ変換回路１１の出力により下位側ｍビ
ットのＡ／Ｄ変換回路１２の基準電圧Ｖｒｌ’ ＋ Ｖ
ｒ２°を設定するものであり、両端準電圧Ｖｒｌ’ ＋
Ｖｒ２’ は上記フルスケール値ＶＩｓを２ Ｉｌｌ
の等区間に分割したとき、上記入力信号Ｖｉｎが属する
区間の上、下端の電圧である。
ク図を示す。図において、第１，２図と同一符号は同一
のものを示す。第１．第２の並列型Ａ／Ｄ変換回路１１
．１２は共に全並列型であり、それぞれ上位側ｎビット
、下位側ｍビットのＡ／Ｄ変換を行なうものである。こ
こでリファレンス回路工３は上位ｎビット側のＡ ／
ｌ）変換回路１１に入力信号Ｖｉｎの上、下限を示す基
準電圧Ｖｒｌ、Ｖｒ２を与えるもので、両型圧Ｖｒｌ、
Ｖｒ２の差Ｖｒｌ−Ｖｒ２は入力信号Ｖｉｎのフルスケ
ール値Ｖｆｓに相当する。区間電圧出力回路１４は上位
ｎビットのＡ／Ｄ変換回路１１の出力により下位側ｍビ
ットのＡ／Ｄ変換回路１２の基準電圧Ｖｒｌ’ ＋ Ｖ
ｒ２°を設定するものであり、両端準電圧Ｖｒｌ’ ＋
Ｖｒ２’ は上記フルスケール値ＶＩｓを２ Ｉｌｌ
の等区間に分割したとき、上記入力信号Ｖｉｎが属する
区間の上、下端の電圧である。
ここで本Ａ／Ｄ変換器のデジタル出力Ｄｏはｎピントお
よびｍビットＡ／Ｄ変換回路１１．１２の出力をランチ
回路１５によりクロックに同期したタイミングで取り出
して得たものである。
よびｍビットＡ／Ｄ変換回路１１．１２の出力をランチ
回路１５によりクロックに同期したタイミングで取り出
して得たものである。
なお本実施例において、Ｓ ／ Ｈ回路３は入力信号Ｖ
ｉｎのサンプルホールド値Ｖ ｉｎ’を第１および第２
の並列型Ａ／Ｄ変換回路１１および１２に向けて出力す
るものであり、またクロック発生器７はＳ／Ｈ回路３お
よびラッチ回路１５にクロックを供給するものである。
ｉｎのサンプルホールド値Ｖ ｉｎ’を第１および第２
の並列型Ａ／Ｄ変換回路１１および１２に向けて出力す
るものであり、またクロック発生器７はＳ／Ｈ回路３お
よびラッチ回路１５にクロックを供給するものである。
次に動作について説明する。
第３図において、入力信号電圧ＶｉｎはＳ／Ｈ回路３に
てサンプルホールドされ、値Ｖ ｉｎ’ となる。
てサンプルホールドされ、値Ｖ ｉｎ’ となる。
本Ａ／Ｄ変換器はこのサンプルホールド値Ｖ ｉｎ’に
対しＡ／Ｄ変換を行なうわけであるが、上位側ｎビット
はそのまま基準電圧Ｖｒｌ〜Ｖｒ２間をフルスケール値
ＶｆｓとしてＡ／Ｄ変換される。即ちｎビットＡ／Ｄ変
換回路１１はサンプリング値Ｖ ｉｎ’ をｎビットで
粗＜Ａ／Ｄ変換する。そしてこのＡ／Ｄ変換されたｎビ
ットの出力に対し下位ｍビットのＡ／Ｄ変換が実施され
るわけであるが、この際、区間電圧出力回路１４はｎピ
ッ） Ａ／Ｄ変換回路１１のデジタル出力が示す数ｌに
より下記の通りの基準電圧Ｖｒ ｌ”ｔ Ｖｒ ２“を
発生する。
対しＡ／Ｄ変換を行なうわけであるが、上位側ｎビット
はそのまま基準電圧Ｖｒｌ〜Ｖｒ２間をフルスケール値
ＶｆｓとしてＡ／Ｄ変換される。即ちｎビットＡ／Ｄ変
換回路１１はサンプリング値Ｖ ｉｎ’ をｎビットで
粗＜Ａ／Ｄ変換する。そしてこのＡ／Ｄ変換されたｎビ
ットの出力に対し下位ｍビットのＡ／Ｄ変換が実施され
るわけであるが、この際、区間電圧出力回路１４はｎピ
ッ） Ａ／Ｄ変換回路１１のデジタル出力が示す数ｌに
より下記の通りの基準電圧Ｖｒ ｌ”ｔ Ｖｒ ２“を
発生する。
０≦β≦２１−１
ここでＶｒｌ’ −Ｖｒ２’ はＶｆｓのｌ／２′ に
相当する。
相当する。
そしてｍピッ）Ａ／Ｄ変換回路１２には上記２つの基準
電圧Ｖｒｌ’ 、 Ｖｒ２’が与えられ、上記サンプル
ホールド値Ｖｉｎ’ と低い方の基準電圧Ｖｒ２゛との
差がｍビットでＡ／Ｄ変換される。
電圧Ｖｒｌ’ 、 Ｖｒ２’が与えられ、上記サンプル
ホールド値Ｖｉｎ’ と低い方の基準電圧Ｖｒ２゛との
差がｍビットでＡ／Ｄ変換される。
即ち、本Ａ／Ｄ変換器は人力信号のフルスケール値をｎ
ビットで粗く分割した区間を、更にｍピントで分割して
（ｎ＋ｍ）ピントのＡ／Ｄ変換を行なうことを特長とし
ている。
ビットで粗く分割した区間を、更にｍピントで分割して
（ｎ＋ｍ）ピントのＡ／Ｄ変換を行なうことを特長とし
ている。
そして本Ａ／Ｄ変換器のデジタル出力Ｄｏは区間電圧出
力回路１４等における遅れを補正するためラッチ回路１
５を通してクロックに同期して取り出される。
力回路１４等における遅れを補正するためラッチ回路１
５を通してクロックに同期して取り出される。
このように、本実施例では（ｎ＋ｍ）ピントのＡ／Ｄ変
換を行なうにあたって、上位ｎビット下位ｍビットをそ
れぞれ別個の並列型Ａ／Ｄ変換回路で得るようにしてお
り、従来の全並列型に比べて比較器の個数が少なくて済
む。例えば８ビツトを例にとると従来の全並列型Ａ／Ｄ
変換器では２５５個の比較器を必要としたのに対し、本
実施例では上、下位を４ビツトずつに分割すると、３０
個の比較器で済み、約１／８程度に減少でき、比較器数
を大幅に減少できる効果がある。
換を行なうにあたって、上位ｎビット下位ｍビットをそ
れぞれ別個の並列型Ａ／Ｄ変換回路で得るようにしてお
り、従来の全並列型に比べて比較器の個数が少なくて済
む。例えば８ビツトを例にとると従来の全並列型Ａ／Ｄ
変換器では２５５個の比較器を必要としたのに対し、本
実施例では上、下位を４ビツトずつに分割すると、３０
個の比較器で済み、約１／８程度に減少でき、比較器数
を大幅に減少できる効果がある。
また変換速度については、逐次比較型がビット数分のク
ロックを要するのに対し、本実施例では、Ｓ／Ｈ回路、
ｎビット、ｍビットＡ／Ｄ変換回路。
ロックを要するのに対し、本実施例では、Ｓ／Ｈ回路、
ｎビット、ｍビットＡ／Ｄ変換回路。
区間電圧出力回路等における遅れのみを考慮すればよく
、高速化が可能であり、全並列型および逐次比較型の利
点を兼ね備えることができる効果がある。
、高速化が可能であり、全並列型および逐次比較型の利
点を兼ね備えることができる効果がある。
以上のように、この発明によれば、（ｎ＋ｍ）ピントの
Ａ／Ｄ変換器を、ｎビットの並列型Ａ／Ｄ変換回路およ
びｍビットの並列型Ａ／Ｄ変換回路により、それぞれ上
位および下位ビットの変換を実行するように構成したの
で、少ない素子数で高速Ａ／Ｄ変換が可能となる効果が
ある。
Ａ／Ｄ変換器を、ｎビットの並列型Ａ／Ｄ変換回路およ
びｍビットの並列型Ａ／Ｄ変換回路により、それぞれ上
位および下位ビットの変換を実行するように構成したの
で、少ない素子数で高速Ａ／Ｄ変換が可能となる効果が
ある。
第１図は従来の全並列型Ａ／Ｄ変換器を示すブロック図
、第２図は従来の逐次比較型Ａ／Ｄ変換器を示すブロッ
ク図、第３図は本発明の一実施例によるＡ／Ｄ変換器を
示すブロック図である。 １１．１２・・・第１．第２の並列型Ａ／Ｄ変換回路、
１４・・・区間電圧出力回路。 なお図中、同一符号は同−又は相当部分を示す。 代理人 大岩増雄 第１図 Ｖｒン 第２図
、第２図は従来の逐次比較型Ａ／Ｄ変換器を示すブロッ
ク図、第３図は本発明の一実施例によるＡ／Ｄ変換器を
示すブロック図である。 １１．１２・・・第１．第２の並列型Ａ／Ｄ変換回路、
１４・・・区間電圧出力回路。 なお図中、同一符号は同−又は相当部分を示す。 代理人 大岩増雄 第１図 Ｖｒン 第２図
Claims (1)
- （１）人力信号をＡ ／ ｌ）変換して（丁＋＋ｍ）ビ
ット（ｎ、ｍは整数）の変換データを出力するＡ／Ｄ変
換器であって、入力信号のフルスケール値の上下端の電
圧を与えられ入力信号に対しｎビットのＡ／Ｄ変換を行
なう第１の並列型Ａ／Ｄ変換回路と、該Ａ／Ｄ変換回路
の出力を入力とし上記フルスケールを２″個の等区間に
分割したとき上記入力信号が属する区間の上下の電圧を
出力する区間電圧出力回路と、該区間電圧出力回路から
の２つの電圧を与えられ上記入力信号と上記下側の電圧
との差の電圧に対しｍビットのＡ／Ｄ変換を行なう第２
の並列型Ａ／Ｄ変換回路とを備えたことを特徴とするＡ
／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20654283A JPS6097727A (ja) | 1983-11-01 | 1983-11-01 | Ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20654283A JPS6097727A (ja) | 1983-11-01 | 1983-11-01 | Ａ／ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6097727A true JPS6097727A (ja) | 1985-05-31 |
Family
ID=16525100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20654283A Pending JPS6097727A (ja) | 1983-11-01 | 1983-11-01 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6097727A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62150932A (ja) * | 1985-12-24 | 1987-07-04 | Yokogawa Electric Corp | Ａ／ｄ変換装置 |
| JPS62285522A (ja) * | 1986-05-08 | 1987-12-11 | アールシーエー トムソン ライセンシング コーポレーシヨン | アナログ・ディジタル変換器 |
| JP2006121378A (ja) * | 2004-10-21 | 2006-05-11 | Nec Electronics Corp | Ａ／ｄ変換装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5869112A (ja) * | 1981-10-20 | 1983-04-25 | Toshiba Corp | アナログ・ディジタル変換器 |
| JPS5869111A (ja) * | 1981-10-20 | 1983-04-25 | Toshiba Corp | アナログ・ディジタル変換器 |
-
1983
- 1983-11-01 JP JP20654283A patent/JPS6097727A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5869112A (ja) * | 1981-10-20 | 1983-04-25 | Toshiba Corp | アナログ・ディジタル変換器 |
| JPS5869111A (ja) * | 1981-10-20 | 1983-04-25 | Toshiba Corp | アナログ・ディジタル変換器 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62150932A (ja) * | 1985-12-24 | 1987-07-04 | Yokogawa Electric Corp | Ａ／ｄ変換装置 |
| JPS62285522A (ja) * | 1986-05-08 | 1987-12-11 | アールシーエー トムソン ライセンシング コーポレーシヨン | アナログ・ディジタル変換器 |
| JP2006121378A (ja) * | 2004-10-21 | 2006-05-11 | Nec Electronics Corp | Ａ／ｄ変換装置 |
| JP4526919B2 (ja) * | 2004-10-21 | 2010-08-18 | ルネサスエレクトロニクス株式会社 | Ａ／ｄ変換装置 |
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