JPS62150932A - Ａ／ｄ変換装置 - Google Patents
Ａ／ｄ変換装置Info
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- JPS62150932A JPS62150932A JP29141785A JP29141785A JPS62150932A JP S62150932 A JPS62150932 A JP S62150932A JP 29141785 A JP29141785 A JP 29141785A JP 29141785 A JP29141785 A JP 29141785A JP S62150932 A JPS62150932 A JP S62150932A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、複数の並列Ａ／Ｄ変、換器を用いたＡ／Ｄ変
換装置に関するものであり、高分解能の変換出力が得ら
れるＡ／Ｄ変換装置を提供するものである。
換装置に関するものであり、高分解能の変換出力が得ら
れるＡ／Ｄ変換装置を提供するものである。
［従来の技術］
並列Ａ／Ｄ変換器は、被変換アナログ信号を並列に接続
された複数の比較器に坤えて同時にそれぞれの基準電圧
の大きさと比較することによりデジタル信号に変換する
ものであり、高速変換が行えることから画像処理の分野
などに広く用いられている。
された複数の比較器に坤えて同時にそれぞれの基準電圧
の大きさと比較することによりデジタル信号に変換する
ものであり、高速変換が行えることから画像処理の分野
などに広く用いられている。
第７図は、このような並列△／Ｄ１ａ換器の一例を示す
回路図である。第７図において、１は被変換アナログ信
＠ｖｉの入力端子であり、入力端子１は複数の比較器２
１〜２ｐの一方の入力端子にそれぞれ接続されている。
回路図である。第７図において、１は被変換アナログ信
＠ｖｉの入力端子であり、入力端子１は複数の比較器２
１〜２ｐの一方の入力端子にそれぞれ接続されている。
３１〜３Ｐは各比較器２１〜２ｐの他方の入力端子にイ
定の基準電圧を加えるためのラダー抵抗網を形成する抵
抗器であり、このラダー抵抗網の一端には正の基準電圧
ＶＲ十の入力端子４が接続され、他端には負の基準電圧
ＶＲ−の入力端子５が接続されている。６はクロックＣ
ＬＫの入力端子であり、この入力端子６は各比較器２１
〜２ｐ−１のクロック入力端子にそれぞれ接続されてい
る。７はＡ−バー７０−ビットＯＶＦの出力端子、８は
比較器２．〜２Ｐ−１の出力信号をｎビットのデジタル
信号に符号化する符号化回路であり、この符号化回路８
で符号化されたデジタル信号は出力端子９１〜９πに出
力されることになる。
定の基準電圧を加えるためのラダー抵抗網を形成する抵
抗器であり、このラダー抵抗網の一端には正の基準電圧
ＶＲ十の入力端子４が接続され、他端には負の基準電圧
ＶＲ−の入力端子５が接続されている。６はクロックＣ
ＬＫの入力端子であり、この入力端子６は各比較器２１
〜２ｐ−１のクロック入力端子にそれぞれ接続されてい
る。７はＡ−バー７０−ビットＯＶＦの出力端子、８は
比較器２．〜２Ｐ−１の出力信号をｎビットのデジタル
信号に符号化する符号化回路であり、この符号化回路８
で符号化されたデジタル信号は出力端子９１〜９πに出
力されることになる。
ところで、このように構成される並列Ａ／Ｄ変換器の変
換速度の上限は、符号化回路８の伝搬遅延時間などで制
約されることになる。
換速度の上限は、符号化回路８の伝搬遅延時間などで制
約されることになる。
そこで、変換速度を向上させるために、第７図に示すよ
うに構成された並列Ａ／Ｄ変換器を複数個用いるＡ／Ｄ
変換装置が提案されている。
うに構成された並列Ａ／Ｄ変換器を複数個用いるＡ／Ｄ
変換装置が提案されている。
第８図は、このような点を改善した従来のＡ／Ｄ変換装
置の一例を示す構成説明図であり、第７図と同一部分に
は同一符号を付けている。第８図において、１０１〜１
０４は第７図のように構成された並列Ａ／Ｄ変換器であ
り、被変換アナログ信号Ｖｉの入力端子１に並列に接続
されている。
置の一例を示す構成説明図であり、第７図と同一部分に
は同一符号を付けている。第８図において、１０１〜１
０４は第７図のように構成された並列Ａ／Ｄ変換器であ
り、被変換アナログ信号Ｖｉの入力端子１に並列に接続
されている。
１１は第９図（ａ）〜（ｄ）に示すような所定の時間関
係を有する複数のクロックＣＬＫ１〜ＣＬＫ４を発生す
るクロック制御回路であり、これら各クロックＣＬＫ１
〜ＣＬＫ４はそれぞれ並列Ａ／Ｄ変換器１０＋〜ＩＣ）
＋に加えられている。これにより、並列Ａ／Ｄ変換器１
０１〜１０４はクロックＣＬＫ１〜ＣＬＫ４に従って被
変換アナログ信号Ｖｉを時系列的にデジタル信号に変換
し、第９図（ｅ）〜（ｈ）に示すような時間関係を有す
るデジタル信号Ｄ１〜Ｄ４をマルヂブレクＩす１２に加
える。また、マルチプレクサ１２には、一定の遅延時間
を与える遅延回路１３を介してクロックＣＬＫ１〜ｃＬ
Ｋ４に対応したＦ９図（ｊ ）〜（ｍ）に示すようなり
ロックＣＬ Ｋ Ｉ Ｄ〜ＣＬＫ４Ｄが加えられている
。そして、マルチプレクサ１２からは、第９図（＋＞に
示′すように各クロックＣＬＫＩ Ｄ−ＣＬＫ４Ｄに対
応したデジタル信号Ｄ１〜Ｄ４が選択的にデータＯＵＴ
として出力端子１４に出力されることになる。
係を有する複数のクロックＣＬＫ１〜ＣＬＫ４を発生す
るクロック制御回路であり、これら各クロックＣＬＫ１
〜ＣＬＫ４はそれぞれ並列Ａ／Ｄ変換器１０＋〜ＩＣ）
＋に加えられている。これにより、並列Ａ／Ｄ変換器１
０１〜１０４はクロックＣＬＫ１〜ＣＬＫ４に従って被
変換アナログ信号Ｖｉを時系列的にデジタル信号に変換
し、第９図（ｅ）〜（ｈ）に示すような時間関係を有す
るデジタル信号Ｄ１〜Ｄ４をマルヂブレクＩす１２に加
える。また、マルチプレクサ１２には、一定の遅延時間
を与える遅延回路１３を介してクロックＣＬＫ１〜ｃＬ
Ｋ４に対応したＦ９図（ｊ ）〜（ｍ）に示すようなり
ロックＣＬ Ｋ Ｉ Ｄ〜ＣＬＫ４Ｄが加えられている
。そして、マルチプレクサ１２からは、第９図（＋＞に
示′すように各クロックＣＬＫＩ Ｄ−ＣＬＫ４Ｄに対
応したデジタル信号Ｄ１〜Ｄ４が選択的にデータＯＵＴ
として出力端子１４に出力されることになる。
しかし、このような従来の構成によれば、複数の並列Ａ
／Ｄ変換器を用いているにも拘らず、分解能を高（でき
ないという欠点がある。
／Ｄ変換器を用いているにも拘らず、分解能を高（でき
ないという欠点がある。
これに対し、分解能を高める方法として、第１０図に示
すような直並列方式がある。第１０図において、ＡＤｌ
は被変換アナログ信号Ｖｉを上位ｍビット（例えば２ビ
ツト）に変換する前段のＡ／Ｄ変換器であり、このＡ／
Ｄ変換器Ａ［）１で変換された上位ｍビットのデジタル
信号はＤ／Δ変換器ＤＡでアナログ信号に変換されて減
算増幅器８Ａ１７）−側の入力端子に加えられている。
すような直並列方式がある。第１０図において、ＡＤｌ
は被変換アナログ信号Ｖｉを上位ｍビット（例えば２ビ
ツト）に変換する前段のＡ／Ｄ変換器であり、このＡ／
Ｄ変換器Ａ［）１で変換された上位ｍビットのデジタル
信号はＤ／Δ変換器ＤＡでアナログ信号に変換されて減
算増幅器８Ａ１７）−側の入力端子に加えられている。
一方、減梓増幅器ＳＡの＋側の入力端子には被変換アナ
ログ信＠ｖｉが加えられている。この減算増幅器Ｓ△の
出力は被変換アナログ信号Ｖｉの下位ｎビット（例えば
８ビツト）を変換する後段のＡ／Ｄ変換器ＡＤ２に加え
られてｎピットのデジタル信号に変換される。そして、
これら前段のＡ／Ｄ変′ＭＩ４器ＡＤ１で変換されたｍ
ビットのデジタル信号と後段のＡ／Ｄ変換器ＡＤ２で変
換されたｎピットのデジタル信号とを合わせてｍ＋ｎビ
ットのデジタル信号を得ている。
ログ信＠ｖｉが加えられている。この減算増幅器Ｓ△の
出力は被変換アナログ信号Ｖｉの下位ｎビット（例えば
８ビツト）を変換する後段のＡ／Ｄ変換器ＡＤ２に加え
られてｎピットのデジタル信号に変換される。そして、
これら前段のＡ／Ｄ変′ＭＩ４器ＡＤ１で変換されたｍ
ビットのデジタル信号と後段のＡ／Ｄ変換器ＡＤ２で変
換されたｎピットのデジタル信号とを合わせてｍ＋ｎビ
ットのデジタル信号を得ている。
しかし、このような構成によれば、上位ビットを変換し
てから下位ビットを変換するまでに時間差が生じるため
に、その間被変換アナログ信号ｖｉを安定にホールドす
るサンプルホールド回路が必要になる。また、Ｄ／Ａ変
換器ＤＡとして１０ビツトの変換精度が要求されるとと
もに減算増幅器ＳＡとして高速セトリングが要求される
ことになり、回路構成が複雑になってしまう。
てから下位ビットを変換するまでに時間差が生じるため
に、その間被変換アナログ信号ｖｉを安定にホールドす
るサンプルホールド回路が必要になる。また、Ｄ／Ａ変
換器ＤＡとして１０ビツトの変換精度が要求されるとと
もに減算増幅器ＳＡとして高速セトリングが要求される
ことになり、回路構成が複雑になってしまう。
［発明が解決しようとする問題点］
６一
本発明は、これらの点に着目してなされたもので、その
目的は、複数の並列Ａ／Ｄ変換器を用いて高い分解能で
変換が行えるＡ／Ｄ変換’ＪＡ＠を提供することにある
。
目的は、複数の並列Ａ／Ｄ変換器を用いて高い分解能で
変換が行えるＡ／Ｄ変換’ＪＡ＠を提供することにある
。
［問題点を解決するための手段］
このような目的を達成する本発明は、被変換アナログ信
号の入力端子に並列に挽続され被変換アナログ信号を連
続した所定のレベルにシフ１〜する複数（２ｍ）のレベ
ルシフト増幅器と、各レベルシフト増幅器でレベルシフ
トされた被変換アナログ信号を共通のクロックに従って
同時にｎビットのデジタル信号に変換する複数（２ｍ）
の並列Ａ／Ｄ変換器と、並列Ａ／Ｄ変換器に加えられる
レベルシフト増幅器の出力が並列Ａ／Ｄ変換器の入力範
囲を越えたときに出力される複数のオーバーフロービッ
トからＡ／Ｄ変換出力の上位ｍビットに相当するデジタ
ル信号を出力する符号化手段と、この符号化手段のｍビ
ットのデジタル信号に応じて前記並列Ａ／Ｄ変換器で変
換されたいずれかのｎビットのデジタル信号をＡ／Ｄ変
挽変力出力位ｎビットとして選択的に出力する選択手段
とで構成されたことを特徴とする。
号の入力端子に並列に挽続され被変換アナログ信号を連
続した所定のレベルにシフ１〜する複数（２ｍ）のレベ
ルシフト増幅器と、各レベルシフト増幅器でレベルシフ
トされた被変換アナログ信号を共通のクロックに従って
同時にｎビットのデジタル信号に変換する複数（２ｍ）
の並列Ａ／Ｄ変換器と、並列Ａ／Ｄ変換器に加えられる
レベルシフト増幅器の出力が並列Ａ／Ｄ変換器の入力範
囲を越えたときに出力される複数のオーバーフロービッ
トからＡ／Ｄ変換出力の上位ｍビットに相当するデジタ
ル信号を出力する符号化手段と、この符号化手段のｍビ
ットのデジタル信号に応じて前記並列Ａ／Ｄ変換器で変
換されたいずれかのｎビットのデジタル信号をＡ／Ｄ変
挽変力出力位ｎビットとして選択的に出力する選択手段
とで構成されたことを特徴とする。
［実施例］
以下、図面を用いて本発明の実施例を詳細に説明する。
第１図は本発明の一実施例の要部を示す回路図であり、
第８図と同一部分には同一符号を付けている。第１図に
おいて、１５１〜１５４はレベルシフト増幅器を構成す
る高速型の演算増幅器である。各演算増幅器１５１〜１
５４の反転入力端子は抵抗値がＲの演算抵抗器１６１〜
１６４を介して被変換アナログ信号の入力端子Ｖｉに並
列に接続されるとともに抵抗値が２Ｒの演算抵抗器１７
、〜１７４を介して出力端子に接続され、さらに、抵抗
器Ｒ１〜Ｒ６を介してオフセット直流電源Ｖ１１Ｖ２が
接続されている。すなわち、オフセット直流電源■１の
一側端子は共通電位点に接続されて＋側端子はそれぞれ
抵抗器Ｒ＋”Ｒ４を介して演算増幅器１５１〜１５４の
反転入力端子に接続され、オフセット直流電源Ｖ２の＋
側端子は共通電位点に接続されて一側端子は抵抗器Ｒ５
を介して演算増幅器１５４の反転入力端子に接続される
とともに抵抗器Ｒ６を介して演算増幅器１５３の反転入
力端子に接続されている。なお、各演算増幅器１５１〜
１５．の非反転入力端子は共通電位点に接続されている
。すなわち、本実施例では、各演算増幅器１５１〜１５
４がら′所定の値だけレベルシフトされた被変換アナロ
グ信号Ｖ＋が２倍に反転増幅されて各並列Ａ／Ｄ変換器
１０＋〜１０４に加えられることになる。なお、本実施
例では、並列Ａ／Ｄ変換器１０＋〜１０４として、第８
図に示すようにオーバーフロービットＯＶＦを出力する
機能を備えたものを用いる例を示しているが、オーバー
フロービットＯＶＦを出力する機能を備えていないもの
に別途オーバーフロービット検出回路を設けるようにし
てもよい。１８は並列Ａ／Ｄ変換器１０＋〜１０３がら
加えられるオーバーフロービット０ＶＦ１〜０ＶＦ３に
基づいてＡ／Ｄ変換出力の上位ｍビット（本実施例では
ＭＳＢとＭＳＢＩの２ビツト）に相当するデジタル信号
を出力する符号化回路、１９はこの符号化回路１８のｍ
ビットのデジタル信号に応じて前記並列Ａ／Ｄ変換器１
０＋〜１０４で変換されたいずれかのｎビットのデジタ
ル信号をＡ／Ｄ変換出力の下位ｎビット（本実施例では
ＭＳＢ−２〜ＬＳＢの８ビツト）として選択的に出力す
る選択回路である。
第８図と同一部分には同一符号を付けている。第１図に
おいて、１５１〜１５４はレベルシフト増幅器を構成す
る高速型の演算増幅器である。各演算増幅器１５１〜１
５４の反転入力端子は抵抗値がＲの演算抵抗器１６１〜
１６４を介して被変換アナログ信号の入力端子Ｖｉに並
列に接続されるとともに抵抗値が２Ｒの演算抵抗器１７
、〜１７４を介して出力端子に接続され、さらに、抵抗
器Ｒ１〜Ｒ６を介してオフセット直流電源Ｖ１１Ｖ２が
接続されている。すなわち、オフセット直流電源■１の
一側端子は共通電位点に接続されて＋側端子はそれぞれ
抵抗器Ｒ＋”Ｒ４を介して演算増幅器１５１〜１５４の
反転入力端子に接続され、オフセット直流電源Ｖ２の＋
側端子は共通電位点に接続されて一側端子は抵抗器Ｒ５
を介して演算増幅器１５４の反転入力端子に接続される
とともに抵抗器Ｒ６を介して演算増幅器１５３の反転入
力端子に接続されている。なお、各演算増幅器１５１〜
１５．の非反転入力端子は共通電位点に接続されている
。すなわち、本実施例では、各演算増幅器１５１〜１５
４がら′所定の値だけレベルシフトされた被変換アナロ
グ信号Ｖ＋が２倍に反転増幅されて各並列Ａ／Ｄ変換器
１０＋〜１０４に加えられることになる。なお、本実施
例では、並列Ａ／Ｄ変換器１０＋〜１０４として、第８
図に示すようにオーバーフロービットＯＶＦを出力する
機能を備えたものを用いる例を示しているが、オーバー
フロービットＯＶＦを出力する機能を備えていないもの
に別途オーバーフロービット検出回路を設けるようにし
てもよい。１８は並列Ａ／Ｄ変換器１０＋〜１０３がら
加えられるオーバーフロービット０ＶＦ１〜０ＶＦ３に
基づいてＡ／Ｄ変換出力の上位ｍビット（本実施例では
ＭＳＢとＭＳＢＩの２ビツト）に相当するデジタル信号
を出力する符号化回路、１９はこの符号化回路１８のｍ
ビットのデジタル信号に応じて前記並列Ａ／Ｄ変換器１
０＋〜１０４で変換されたいずれかのｎビットのデジタ
ル信号をＡ／Ｄ変換出力の下位ｎビット（本実施例では
ＭＳＢ−２〜ＬＳＢの８ビツト）として選択的に出力す
る選択回路である。
第２図は、これら符号化回路１８および選択回路１９の
具体例を示す回路図である。符号化回路１８は、両方の
入力端子にオーバーフロービット０ＶＦ２が加えられる
ナントゲートＮＧ、一方の入力端子にオーバーフロービ
ット０ＶＦ３が加えられ他方の入力端子にオーバーフロ
ービット０ｖＦ２が加えられる第１のアンドゲートＡＧ
＋、一方の入力端子にナントゲートＮＧの出力が加えら
れ他方の入力端子にオーバーフロービット０ＶＦ１が加
えられる第２のアンドゲートＡＧｚＰＪよび一方の入力
端子にオーバーフローどット０ＶＦ３が加えられ他方の
入力端子にオーバーフロービット０ＶＦ１が加えられる
第３のアンドゲートＡＧ３で構成されている。そして、
アンドゲートＡＧ１〜ＡＧ３の出力端子は共通に接続さ
れてそれらの出力信号はＡ／Ｄ変換出力の最上位ピッ１
〜信号（ＭＳＢ＞として出力されるとともに選択回路１
９に一方の制御信号３ｃａとして加えられ、オーバーフ
ロービット０ＶＦ２は最上位ビットよりも１桁低いビッ
ト信号（ＭＳＢ−１）・とじて出力されるとともに選択
回路１９に他方の制御信号ＳＣｂとして加えられている
。選択回路１９は、本実施例では、符号化回路１８から
加えられる２つの制御信号３ ｃａ、 ３ ｃｂに基づ
いて４つのビット信号から１つのビット信号を選択□的
に出ツノする２つのデータセレクタが一体化されたセレ
クタユニットＳＵを４つ用いて構成されている。例えば
、セレクタユニットＳＵＩの入力端子Ｄ１０〜Ｄ１３に
はそれぞれ各並列Ａ／Ｄ変換器１０＋−□Ｏ，＋の最下
位ビット信号（Ｌ Ｓ Ｂ ）が加えられて出力端子Ｑ
１からはＡ／Ｄ変換出力の最下位ビット信号（ＬＳＢ）
が選択的に出力され、同じセレクタユニットＳＵ＋の入
力端子ＤＯＯ−′−ＤＯ３にはそれぞれ各並列Ａ／Ｄ変
換器１０＋〜１０４の最下位ビットよりも１桁高いビッ
ト信号（ＬＳＢ＋１ ）が加えられて出力端子ＱＯから
はＡ／Ｄ変検変力出力下位ビットよりも１桁高いビット
信号（ＬＳＢ＋１）が選択的に出力される。また、セレ
クタユニットＳ Ｕ ４の入力端子Ｄ１０−Ｄ１３には
それぞれ各並列Ａ／Ｄｖ換器１０１〜１０４の最上位ビ
ットよりも１桁低いビット信号（ＭＳＢ−１＞が加えら
れて出力端子Ｑ１からはＡ／Ｄ変換出力の最上位ビット
よりも３桁低いビット信号（ＭＳＢ−３）が選択的に出
力され、同じセレクタユニットＳＵ４の入力端子ＤＯＯ
−ＤＯ３にはそれぞれ各並列Ａ／Ｄ変換器１０．〜１０
４の最上位ビット信号（ＭＳＢ）が加えられて出力端子
ＱＯからは△／Ｄ変換出力の最上位ビットよりも２桁低
いビット信号（ＭＳＢ−２＞が選択的に出力されること
になる。
具体例を示す回路図である。符号化回路１８は、両方の
入力端子にオーバーフロービット０ＶＦ２が加えられる
ナントゲートＮＧ、一方の入力端子にオーバーフロービ
ット０ＶＦ３が加えられ他方の入力端子にオーバーフロ
ービット０ｖＦ２が加えられる第１のアンドゲートＡＧ
＋、一方の入力端子にナントゲートＮＧの出力が加えら
れ他方の入力端子にオーバーフロービット０ＶＦ１が加
えられる第２のアンドゲートＡＧｚＰＪよび一方の入力
端子にオーバーフローどット０ＶＦ３が加えられ他方の
入力端子にオーバーフロービット０ＶＦ１が加えられる
第３のアンドゲートＡＧ３で構成されている。そして、
アンドゲートＡＧ１〜ＡＧ３の出力端子は共通に接続さ
れてそれらの出力信号はＡ／Ｄ変換出力の最上位ピッ１
〜信号（ＭＳＢ＞として出力されるとともに選択回路１
９に一方の制御信号３ｃａとして加えられ、オーバーフ
ロービット０ＶＦ２は最上位ビットよりも１桁低いビッ
ト信号（ＭＳＢ−１）・とじて出力されるとともに選択
回路１９に他方の制御信号ＳＣｂとして加えられている
。選択回路１９は、本実施例では、符号化回路１８から
加えられる２つの制御信号３ ｃａ、 ３ ｃｂに基づ
いて４つのビット信号から１つのビット信号を選択□的
に出ツノする２つのデータセレクタが一体化されたセレ
クタユニットＳＵを４つ用いて構成されている。例えば
、セレクタユニットＳＵＩの入力端子Ｄ１０〜Ｄ１３に
はそれぞれ各並列Ａ／Ｄ変換器１０＋−□Ｏ，＋の最下
位ビット信号（Ｌ Ｓ Ｂ ）が加えられて出力端子Ｑ
１からはＡ／Ｄ変換出力の最下位ビット信号（ＬＳＢ）
が選択的に出力され、同じセレクタユニットＳＵ＋の入
力端子ＤＯＯ−′−ＤＯ３にはそれぞれ各並列Ａ／Ｄ変
換器１０＋〜１０４の最下位ビットよりも１桁高いビッ
ト信号（ＬＳＢ＋１ ）が加えられて出力端子ＱＯから
はＡ／Ｄ変検変力出力下位ビットよりも１桁高いビット
信号（ＬＳＢ＋１）が選択的に出力される。また、セレ
クタユニットＳ Ｕ ４の入力端子Ｄ１０−Ｄ１３には
それぞれ各並列Ａ／Ｄｖ換器１０１〜１０４の最上位ビ
ットよりも１桁低いビット信号（ＭＳＢ−１＞が加えら
れて出力端子Ｑ１からはＡ／Ｄ変換出力の最上位ビット
よりも３桁低いビット信号（ＭＳＢ−３）が選択的に出
力され、同じセレクタユニットＳＵ４の入力端子ＤＯＯ
−ＤＯ３にはそれぞれ各並列Ａ／Ｄ変換器１０．〜１０
４の最上位ビット信号（ＭＳＢ）が加えられて出力端子
ＱＯからは△／Ｄ変換出力の最上位ビットよりも２桁低
いビット信号（ＭＳＢ−２＞が選択的に出力されること
になる。
第３図は、これら符号化回路１８および選択回路１９の
真理値図である。すなわち、符号化回路１８は、加えら
れているオーバーフロービット０ＶＦ１〜０ＶＦ３のレ
ベルの組み合わせに応じて第３図に示すような所定のレ
ベルの信号を△／Ｄ変換出力のＭＳＢおよびＭＳＢ−１
のデジタル信号として出ツノする。一方、選択回路１９
は、これら符号化回路１８から出力されるＭＳＢおＪ：
びＭＳＢ−１のレベルに応じて第３図に示すように各並
列Ａ／Ｄ変換器１０＋〜１０４′から変換出力されるデ
ジタル信号［）ＡＴＡ１〜ＤＡＴＡ４を△／Ｄ変換出力
のＭＳＢ−１〜ＬＳＢとして選択的に出力する。
真理値図である。すなわち、符号化回路１８は、加えら
れているオーバーフロービット０ＶＦ１〜０ＶＦ３のレ
ベルの組み合わせに応じて第３図に示すような所定のレ
ベルの信号を△／Ｄ変換出力のＭＳＢおよびＭＳＢ−１
のデジタル信号として出ツノする。一方、選択回路１９
は、これら符号化回路１８から出力されるＭＳＢおＪ：
びＭＳＢ−１のレベルに応じて第３図に示すように各並
列Ａ／Ｄ変換器１０＋〜１０４′から変換出力されるデ
ジタル信号［）ＡＴＡ１〜ＤＡＴＡ４を△／Ｄ変換出力
のＭＳＢ−１〜ＬＳＢとして選択的に出力する。
このように構成された装置の動作について説明する。
被変換アナログ信号Ｖｉのレンジを±２Ｖ、並列Ａ／Ｄ
変挽器１０＋〜１０４の入力電圧レンジをＯ〜−２Ｖと
すると、各レベルシフト増幅器１５１〜１５４は、第４
図に示すように、被変換アナログ信号Ｖｉの１■毎の４
つの電圧範囲一２Ｖ〜−１ｖ、−１ｖ〜ＯＶ、Ｏｖ〜＋
１ｖ、＋１ｖ〜＋２Ｖを４つの並列Ａ／Ｄ変換器１０＋
〜１０４にそれぞれ割り当てるようにレベルシフトする
とともに増幅して出力する。なお、このとき、割り当て
られた並列Ａ／Ｄ変換器以外の残りの３つの並列Ａ／Ｄ
変換器には許容最大入力を越えない入力範囲外の電圧が
加えられるようにする。そこで、本実施例では、第５図
（ａ）〜（ｄ）に示すように、Ｏｖを越える出力電圧Ｖ
ｏｕｔについては＋０．６Ｖ付近でクランプして並列
Ａ／Ｄ変換器の各ビット出力がすべてＯになるようにし
、−２Ｖよりも小さな出力電圧Ｖｏｕｔについては入出
力電圧の傾きを変えて最小入力電圧を越えないようにし
て並列Ａ／Ｄ変換器の各ビット出力がすべて１になるよ
うにする。これにより、オーバーフロービットＯＶＦも
出力されることになる。ここで、並列Ａ／Ｄ変換器１０
＋〜１０４には共通のクロックＣＬＫが入力端子６から
加えられているので、各並列△／Ｄ変換器１０盲〜１０
４はそれぞれにレベルシフトされて加えられている被変
換アナログ信号ｖ１を同時にデジタル信りに変換するこ
とになる。
変挽器１０＋〜１０４の入力電圧レンジをＯ〜−２Ｖと
すると、各レベルシフト増幅器１５１〜１５４は、第４
図に示すように、被変換アナログ信号Ｖｉの１■毎の４
つの電圧範囲一２Ｖ〜−１ｖ、−１ｖ〜ＯＶ、Ｏｖ〜＋
１ｖ、＋１ｖ〜＋２Ｖを４つの並列Ａ／Ｄ変換器１０＋
〜１０４にそれぞれ割り当てるようにレベルシフトする
とともに増幅して出力する。なお、このとき、割り当て
られた並列Ａ／Ｄ変換器以外の残りの３つの並列Ａ／Ｄ
変換器には許容最大入力を越えない入力範囲外の電圧が
加えられるようにする。そこで、本実施例では、第５図
（ａ）〜（ｄ）に示すように、Ｏｖを越える出力電圧Ｖ
ｏｕｔについては＋０．６Ｖ付近でクランプして並列
Ａ／Ｄ変換器の各ビット出力がすべてＯになるようにし
、−２Ｖよりも小さな出力電圧Ｖｏｕｔについては入出
力電圧の傾きを変えて最小入力電圧を越えないようにし
て並列Ａ／Ｄ変換器の各ビット出力がすべて１になるよ
うにする。これにより、オーバーフロービットＯＶＦも
出力されることになる。ここで、並列Ａ／Ｄ変換器１０
＋〜１０４には共通のクロックＣＬＫが入力端子６から
加えられているので、各並列△／Ｄ変換器１０盲〜１０
４はそれぞれにレベルシフトされて加えられている被変
換アナログ信号ｖ１を同時にデジタル信りに変換するこ
とになる。
第６図は、これらの関係説明図である。第６図において
、１４１１１は並列Ａ／Ｄ変換器の各ビット出力がすべ
て１になるとともにオーバーフロービットＯＶＦも出力
されている状態を表わし、４１０ Ｔ＋は並列Ａ／Ｄ変
換器の各ビット出力がすべてＯになる状態を表わし、“
＊パは並列Δ／Ｄ変換器が入力範囲内の入力電圧に対し
て所定の△／Ｄ変換動作を実行している状態を表わして
いる。
、１４１１１は並列Ａ／Ｄ変換器の各ビット出力がすべ
て１になるとともにオーバーフロービットＯＶＦも出力
されている状態を表わし、４１０ Ｔ＋は並列Ａ／Ｄ変
換器の各ビット出力がすべてＯになる状態を表わし、“
＊パは並列Δ／Ｄ変換器が入力範囲内の入力電圧に対し
て所定の△／Ｄ変換動作を実行している状態を表わして
いる。
具体例として、−０，５Ｖの被変換アナログ信号Ｖｉが
入力された場合について説明する。各レベルシフト増幅
器１５１〜１５４の出力電圧ｖ。
入力された場合について説明する。各レベルシフト増幅
器１５１〜１５４の出力電圧ｖ。
１〜Ｖ Ｏ４は、第４図および第５図から明らかなヨウ
ニ、ＶＯ＋ ＜ ２Ｖ、ＶＯ２＝−１Ｖ、ＶＯ３、Ｖ
Ｏ４＞ｏｖになる。この結果、各並列Δ／Ｄ変換器１０
１〜１０４の変換用ノ］ＤＡＴＡ１〜ＤＡＴＡ４および
オーバーフロービット０ＶＦ１〜０ＶＦ３は、第６図か
ら明らかなように、ＤＡＴＡｌは全ビットが１．ＤＡＴ
Ａ２はＭＳＢのみが１．ＤＡＴＡ３およびＤΔＴΔ４は
全ピッ１へが０．０ＶＦ１は１．０ＶＦ２ｔｆＪ：びｏ
ｖＦ３はＯになる。これにより、Ａ／Ｄ変換出力は、第
３図から明らかなように、“０−ｌ−１−０−０−０−
ｏ−ｏ−ｏ−ｏ”の１０ビツト構成になる。
ニ、ＶＯ＋ ＜ ２Ｖ、ＶＯ２＝−１Ｖ、ＶＯ３、Ｖ
Ｏ４＞ｏｖになる。この結果、各並列Δ／Ｄ変換器１０
１〜１０４の変換用ノ］ＤＡＴＡ１〜ＤＡＴＡ４および
オーバーフロービット０ＶＦ１〜０ＶＦ３は、第６図か
ら明らかなように、ＤＡＴＡｌは全ビットが１．ＤＡＴ
Ａ２はＭＳＢのみが１．ＤＡＴＡ３およびＤΔＴΔ４は
全ピッ１へが０．０ＶＦ１は１．０ＶＦ２ｔｆＪ：びｏ
ｖＦ３はＯになる。これにより、Ａ／Ｄ変換出力は、第
３図から明らかなように、“０−ｌ−１−０−０−０−
ｏ−ｏ−ｏ−ｏ”の１０ビツト構成になる。
このように構成することにより、複数（２ｍ。
本実施例ではｍ−２で４）の各並列Ａ／Ｄ変換器に同時
にクロックが加えられてｎビット（本実施例ではｎ＝８
）のＡ／Ｄ変換が行われるとともに、そのときに出力さ
れている複数（本実施例では３）のオーバーフロービッ
トＯＶＦの状態に基づいて上位ｍビットが符号化される
ので、従来の直並列方式のような被変換アナログ信号■
ｉを安定にホールドするためのサンプルホールド回路、
上位ビットを変換するためのＡ／ＤＩ換器、上位ビット
のデジタル信号をアナログ信号に変換するためのＤ／Ａ
変換器、減算増幅器などは不要になって回路の簡単化を
図ることができ、全体のＡ／Ｄ変検変力出力てはｍ＋ｎ
ビット、すなわち本実施例では２＋８ビツトのデジタル
信号が出力されることになり、並列Ａ／Ｄ変換器のｎビ
ットの分解能よりもｍビット高い分解能を有する変換出
力を得ることができる。
にクロックが加えられてｎビット（本実施例ではｎ＝８
）のＡ／Ｄ変換が行われるとともに、そのときに出力さ
れている複数（本実施例では３）のオーバーフロービッ
トＯＶＦの状態に基づいて上位ｍビットが符号化される
ので、従来の直並列方式のような被変換アナログ信号■
ｉを安定にホールドするためのサンプルホールド回路、
上位ビットを変換するためのＡ／ＤＩ換器、上位ビット
のデジタル信号をアナログ信号に変換するためのＤ／Ａ
変換器、減算増幅器などは不要になって回路の簡単化を
図ることができ、全体のＡ／Ｄ変検変力出力てはｍ＋ｎ
ビット、すなわち本実施例では２＋８ビツトのデジタル
信号が出力されることになり、並列Ａ／Ｄ変換器のｎビ
ットの分解能よりもｍビット高い分解能を有する変換出
力を得ることができる。
また、上記実施例のように、レベルシフト増幅器１５１
〜１５４として反転回路構成の高速演算増幅器を用い、
直流レベルシフト量を設定する抵抗器Ｒ１〜Ｒ５の抵抗
値を演算用抵抗器Ｒの抵抗値よりも十分大きく設定する
ことにより、演算増幅器の入力段の動作点および帰還回
路の帰還率を全く同一の回路定数に選定するどとができ
、演算増幅器として特性の揃ったものを用いることにＪ
：って位相特性を揃えることができる。そして、これら
レベルシフト増幅器は、各並列Ａ／Ｄ変換器の入力電圧
範囲内には非直線部分を持たず、かつ、最大入力電圧範
囲外の電圧が加えられないように出力電圧を制限してい
るので、入ノｊ信号のスルーレートが大きい場合であっ
ても入力電圧範囲を２ｍ個に分割したつなぎめに位相差
が現われることもない。
〜１５４として反転回路構成の高速演算増幅器を用い、
直流レベルシフト量を設定する抵抗器Ｒ１〜Ｒ５の抵抗
値を演算用抵抗器Ｒの抵抗値よりも十分大きく設定する
ことにより、演算増幅器の入力段の動作点および帰還回
路の帰還率を全く同一の回路定数に選定するどとができ
、演算増幅器として特性の揃ったものを用いることにＪ
：って位相特性を揃えることができる。そして、これら
レベルシフト増幅器は、各並列Ａ／Ｄ変換器の入力電圧
範囲内には非直線部分を持たず、かつ、最大入力電圧範
囲外の電圧が加えられないように出力電圧を制限してい
るので、入ノｊ信号のスルーレートが大きい場合であっ
ても入力電圧範囲を２ｍ個に分割したつなぎめに位相差
が現われることもない。
また、上記実施例では、４個の並列Ａ／Ｄ変換器を用い
る例について説明したが、５個以上の並列Ａ／Ｄ変換器
を用いることも可能である。
る例について説明したが、５個以上の並列Ａ／Ｄ変換器
を用いることも可能である。
［発明の効果］
以上説明したように、本発明によれば、比較的簡単な回
路構成で、複数の並列Ａ／Ｄ変換器を用いて高い分解能
で被変換アナログ信号をデジタル信号に変換できるＡ／
Ｄ変換装置が実現でき、画像処理などの高速Ａ／Ｄ変換
装置として好適である。
路構成で、複数の並列Ａ／Ｄ変換器を用いて高い分解能
で被変換アナログ信号をデジタル信号に変換できるＡ／
Ｄ変換装置が実現でき、画像処理などの高速Ａ／Ｄ変換
装置として好適である。
第１図は本発明の一実施例を示す回路図、第２図は第１
図における要部の具体例を示す回路図、第３図は第２図
の回路の真理値図、第４図〜第６図は第１図の動作説明
図、第７図は本発明で用いる並列Ａ／Ｄ変換器の一例を
示す回路図、第８図は従来のＡ／Ｄ変換装置の一例を示
す構成説明図、第９図は第８図の動作説明図、第１０図
は従来ののＡ／Ｄ変換装置の他の例を示すブロック図で
ある。 １・・・被変換アナログ信号入力端子、１０・・・並列
Ａ／Ｄ変換器、１５・・・演算増幅器、１６．１７・・
・演算抵抗器、１８・・・符号化回路、１９・・・選択
回路。 リ Ｎ 輔 八 ＞１ ｃつ Ｎ ゝ
β ６６ □−１ −Ｃ） −Ｎ勤
図における要部の具体例を示す回路図、第３図は第２図
の回路の真理値図、第４図〜第６図は第１図の動作説明
図、第７図は本発明で用いる並列Ａ／Ｄ変換器の一例を
示す回路図、第８図は従来のＡ／Ｄ変換装置の一例を示
す構成説明図、第９図は第８図の動作説明図、第１０図
は従来ののＡ／Ｄ変換装置の他の例を示すブロック図で
ある。 １・・・被変換アナログ信号入力端子、１０・・・並列
Ａ／Ｄ変換器、１５・・・演算増幅器、１６．１７・・
・演算抵抗器、１８・・・符号化回路、１９・・・選択
回路。 リ Ｎ 輔 八 ＞１ ｃつ Ｎ ゝ
β ６６ □−１ −Ｃ） −Ｎ勤
Claims (3)
- （１）被変換アナログ信号の入力端子に並列に接続され
被変換アナログ信号を連続した所定のレベルにシフトす
る複数（２＾ｍ）のレベルシフト増幅器と、各レベルシ
フト増幅器でレベルシフトされた被変換アナログ信号を
共通のクロックに従って同時にｎビットのデジタル信号
に変換する複数（２＾ｍ）の並列Ａ／Ｄ変換器と、並列
Ａ／Ｄ変換器に加えられるレベルシフト増幅器の出力が
並列Ａ／Ｄ変換器の入力範囲を越えたときに出力される
複数のオーバーフロービットからＡ／Ｄ変換出力の上位
ｍビットに相当するデジタル信号を出力する符号化手段
と、この符号化手段のｍビットのデジタル信号に応じて
前記並列Ａ／Ｄ変換器で変換されたいずれかのｎビット
のデジタル信号をＡ／Ｄ変換出力の下位ｎビットとして
選択的に出力する選択手段とで構成されたことを特徴と
するＡ／Ｄ変換装置。 - （２）並列Ａ／Ｄ変換器として、オーバーフロービット
発生手段を有するものを用いることを特徴とする特許請
求の範囲第１項記載のＡ／Ｄ変換装置。 - （３）符号化手段および選択手段として、一体化された
ものを用いることを特徴とする特許請求の範囲第１項記
載のＡ／Ｄ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29141785A JPS62150932A (ja) | 1985-12-24 | 1985-12-24 | Ａ／ｄ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29141785A JPS62150932A (ja) | 1985-12-24 | 1985-12-24 | Ａ／ｄ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62150932A true JPS62150932A (ja) | 1987-07-04 |
Family
ID=17768609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29141785A Pending JPS62150932A (ja) | 1985-12-24 | 1985-12-24 | Ａ／ｄ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62150932A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0544992U (ja) * | 1991-11-20 | 1993-06-15 | 株式会社タダノ | 移動式クレ−ン |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5644223A (en) * | 1979-09-19 | 1981-04-23 | Matsushita Electric Ind Co Ltd | Analogue digital converter |
| JPS6097727A (ja) * | 1983-11-01 | 1985-05-31 | Mitsubishi Electric Corp | Ａ／ｄ変換器 |
-
1985
- 1985-12-24 JP JP29141785A patent/JPS62150932A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5644223A (en) * | 1979-09-19 | 1981-04-23 | Matsushita Electric Ind Co Ltd | Analogue digital converter |
| JPS6097727A (ja) * | 1983-11-01 | 1985-05-31 | Mitsubishi Electric Corp | Ａ／ｄ変換器 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0544992U (ja) * | 1991-11-20 | 1993-06-15 | 株式会社タダノ | 移動式クレ−ン |
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