JPH02126725A

JPH02126725A - Ａｄ変換回路

Info

Publication number: JPH02126725A
Application number: JP27950488A
Authority: JP
Inventors: Yoshihiro Komatsu; 禎浩小松; Yoji Yoshii; 吉井　洋治; Daisuke Murakami; 大助村上
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1988-11-07
Filing date: 1988-11-07
Publication date: 1990-05-15
Anticipated expiration: 2013-07-16
Also published as: JP2775775B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

〔産業上の利用分野〕この発明は、アナログ信号をデジタル信号に変換するＡ
Ｄ変換器にかかわり、特にアナログ信号を上位及び下位
の２段階でデジタル信号に変換する直並列方式のＡＤ変
換回路に関するものである。〔発明の概要〕本発明のＡＤ変換回路は、アナログ信号をまず粗い量子
化によって数値化し、上位の変換コードを得ると共に、
次に、この上位の変換コードの量子化の誤差を数値化す
ることによって下位の変換コードを得るような直並列型
のＡＤ変換器において、下位の数値化変換レベルの幅を
拡張することによって上位変換コードの補正が行われる
ようにすると共に、ＡＤ変換回路のＩＣ化に際して１回
路構成が容易になるようにしたものである。〔従来の技術〕アナログ信号をデジタル信号に変換するＡＤ変換器には
、各種の変換方式が提案されているが。一般的には、アナログ信号の振幅を変換ビット数と等し
くなるように量子化し、量子化された信号を複数個のコ
ンパレータに入力してデジタルコードに変換するフラッ
シュタイプ（並列型）のＡＤ変換回路が多用されている
。このような並列型のＡＤ変換器は原理的には高速動作が
可能であるが、変換ビット数をｎとすると、少なくとも
２ｎ−１個のコンパレータが必要になり、例えば８ビツ
トの変換コードを得るために２５５個の比較器が必要に
なる。そのため、高分解簡のデジタルコードを得るため
に、数万個の能動素子をＩＣ化によって形成することが
要請される。そこで、アナログ信号をｎビットのデジタル信号に変換
する際に、まず、アナログ信号を粗い量子化によって数
ｆｉ化し、ＭＳＢを含む上位のｎビットの変換コードを
得ると共に、この上位の変換コードの誤差、すなわち、
量子化ノイズを少なくするために、さらにＬ位の量子化
範囲を細分化して数値化し、ＬＳＢを含む下位ｂ（ｎ−
ａ）ビットの変換コードを得るようにしたＡＤ変換回路
が提案されている。第７図はかかる新直並列型のＡＤ変換回路（以下、単に
直並列型のＡＤ変換回路という）のｉｌｉ要を示すブロ
ック図であって、アナログ信号を４ビツトのデジタルコ
ードに変換する回路構成を示している。コノ図で、Ｒ１””Ｒ１６は基準電位ＶＲＩ−ＶＲＩＩ
（Ｏ〜２Ｖ）の端子に直列に接続されている基準抵抗、
ＣＵＩ〜Ｃυ３は一方の入力端子に変換すべきアナログ
信号Ｖｉｎが供給され、他方の入力端子に前記基準抵抗
Ｒ１”Ｒ１６で分圧された粗い量子化レベルの基準電圧
（Ｖ＋、Ｖ２．Ｖ３）が入力されている上位コンパレー
タ、ＣＤＩ”ＣＤ３は同じくアナログ信号Ｖｉｎが一方
の入力端子に供給され、他方の入力端子には前記基準抵
抗Ｒ１”’ＲＩ６で細かく分圧された基準電圧がスイッ
チ３１〜Ｓ１２を介して供給されている下位コンパレー
タである。又、−点鎖線で囲ったＥｌ　の部分は上記コンパレータ
ＣＬＩＩ〜ＣＵ３から出力される２値上号をエンコード
して、例えば、２ビツトのバイナリコード（又は２の補
数コード）に変換する第１のエンコーダ、Ｅ２は同じく
下位コンパレータＣＤＩ〜ＣＤ２から出力される２値上
号を２ビツトのバイナリコードに変換する第２のエンコ
ーダである。第１のエンコーダＥ１には相補出力アンプＣＡ、〜ＣＡ
３及びアンドゲートＡ、−Ａ、及びＲＯＭ回路が設けら
れており、アントゲ−）Ａ＋から“１”レベルの信号が
出力されたときは前記スイッチｓ、−ｓ３をオンに制御
し、アントゲ−）Ａ２から“ｌ”レベルの信号が出力さ
れるとスイッチＳ４〜Ｓ６がオンとなり、以下、同様に
アントゲ−）Ａ３．及びＡ４の出力によってスイッチ５
７〜Ｓ９及びＳ　ＩＧ”’　Ｓ　１２がオンとなるよう
にコントロールされる。このような直並列型のＡＤ変換回路は、例えば第８図に
示すように、アナログ信号Ｖｉｎはサンプリングパルス
Ｐｓのケ上がり点でサンプリングされ、そのサンプリン
グ電圧Ｖｓが供給されると第１のエンコーダＥ１がクロ
ック信号ＣＬＫの立下がり時点ＴＨ（τへ遅れた点）で
動作して、上位コンパレータＣＵＩ〜ＣＵ３の２値上号
出力を上位２ビツトのコード信号Ｄ　Ｉ　＊　０２　に
変換して出力し、同じサンプリング電圧ＶＳの値をクロ
ック信号ＣＬＫの立上がり時点ＴＬ（τＢ遅れた点）で
動作する第２のエンコーダＥ２によって下位のコード信
号Ｄ　３　、Ｄ　４に変換するように駆動される。すなわち、まず、基準電圧Ｖｌ”’ＶＩＩＢを分圧した
ノふ準電圧ＶｌｌＶ２．Ｖ３　　とサンプリング電圧Ｖ
Ｓが、上位コンパレータＣＵＩ”’ＣＵ３によって比較
され、例えばＶ３　＜ＶＳ　＜Ｖ２であれば、上位コン
パレータＣＵ３の出力が高電位（Ｈ）となり、ＣＵＩ　
、　Ｃｕ２は低電位（Ｌ）レベルになる。すると、アントゲ−）Ａ３の出力のみが“ｌ”となり、
他のアンドゲートＡｌ、Ａ２．Ａ４は“Ｏ”値を示す。その結果、第１のエンコーダＥ１から上位２ビツトの変
換コードとして〔０１〕が出力される。次に、この上位２ビツトの変換コードをラッチした状態
でアントゲ−）Ａ３からコントロール信号が出力され、
スイッチＳ７〜Ｓ９をオンにする。すると、Ｖ：ｌ　＜ＶＳ　＜Ｖ２のレベルにあるサンプ
リングされたアナログ信号が、さらに、抵抗Ｒ８〜ＲＩ
２によって分圧された基準信号Ｖ２］−１・Ｖ２３２．
Ｖ２３−３と下位コンパレータＣ０ＩＮＣＤ３によって
比較され、例えば、Ｖ２３−＋＞Ｖｓ　＞Ｖ２３−２で
あるときは第２のエンコーダＥ２から下位２ビツトの変
換コード１０が出力される。その結果、第１及び第２のエンコーダＥｌ、Ｅ２からア
ナログ信号ＶＳの４ビツト変換コード（０１１０）が出
力されることになる。〔発明が解決しようとする問題点〕この直並列型ＡＤ変換回路は、変換コードを上位、及び
下位の２ビツトに分けて出力するため、４ビツトのＡＤ
変換を行う際に必要とされるコンパレータの数を６個に
低減することができ、例えば８ビツトのＡＤ変換を行う
際は、並列型のＡＤ変換器では２５５個のコンパレータ
が必要であるが、この方式の場合は上位及び下位をそれ
ぞれ４ビツトにすることにより（２４−１）Ｘ２＝３０
個ですむという利点がある。しかしながら、変換コードが２段階で行われるため、特
に、サンプリング周波数を高くしたときに次に説明する
ような問題点が発生する。アナログ信号を早い周期でサンプリングしたときは、一
般的に、第９図（ａ）、（ｂ）に示すようにサンプリン
グ回路の応答性によってサンプリング時点ｔｏからただ
ちに一定のサンプリング電圧ＶＳが得られることはなく
、初期の段階ではオーバーシュートが発生したり、セト
リングタイムが長くなる場合が生じる。又、ＡＤ変換回
路を駆動するクロック信号の影響（キックパック）もサ
ンプリング電圧Ｖｓの変動を引き起す。すると、上位変換コードを出力する時点Ｔ）ｌと、下位
変換コードを出力する時点Ｔ［のサンプリング電圧が異
なることになる。この場合、前述した４ビツトのＡＤ変換回路で説明した
ように、アナログ信号Ｖｓが上位２ビツトの量子化レベ
ルの中間にある場合はともかくも、この量子化レベルの
近傍、例えば、基準電圧Ｖｌ、Ｖ７．Ｖ３のレベルにき
わめて近い場合は問題がある。例えば、アナログ信号の変換コードの真値が（０１１１
）の場合は、上位の変換時点Ｔ　ｕでＩＬｓＢの誤差が
生じると、上位２ビツトが（１０）になり、この〔ｌＯ
〕の変換コードによって下位のコンパレータが選択され
ることにより（１０００）に変化することになる。したがって、前記したようにサンプリング回路のセトリ
ング特性が悪い場合は、上記コードの場合では比較的早
いタイミングで変換される上位２ビツトの変換コードが
（０１）から〔ｌＯ〕に変化し易くなり、一般的に上位
の量子化レベル近傍の変換リニアリティが悪いという問
題点がある。〔問題点を解決するための手段〕本発明は、かかる問題点を解消することを目的としてな
されたもので、マトリックス状に配列されているスイッ
チングブロックと、このスイッチングブロックの行方向
に配置されている上位コンパレータによってアナログ信
号を、まず、上位の変換ビットによって数値化し、次に
、前記マトリックス状に配列されたスイッチングブロッ
クと。このスイッチングブロックの列方向に配置されている下
位コンパレータによって下位の変換ビットに数値化する
ような直並列型のＡＤ変換回路を構成し、下位の変換ビ
ット数を上位の変換ビット数より大きく設定して下位の
変換コードとして出力されるデータが、上位の変換コー
ドのデータと異なるときは、上位の変換コードのデータ
を強制的に修正するような構成とする。そして、本発明
ではさらに、基準電圧の印加点を半周期ずらし、かつ、
スイッチングブロックを能動化するコントロールライン
数を少なくすると共に、同一の基準電圧が印加されるス
イッチングブロックの列を統合してマトリックス回路の
配線を容易にするものである。〔作用〕冗長ビットを付加した直並列型のＡＤ変換回路の場合は
、一般に基準電圧の印加回路及びコントロール回路が複
雑になるが、基準抵抗ラインの折り返し点を半周期ずら
すと共に、同一基準電圧が印加されるスイッチングブロ
ックの列を１個の下位コンパレータに入力するように統
合することによってＩＣ化における配線パターンを容易
にすることができる。〔実施例〕第１図は本発明の基礎となる冗長ビットを付加した直並
列型のＡＤ変換回路の一実施例を示す回路図であって、
アナログ信号Ｖｉｎを４ビツトのデジタルコードに変換
する回路構成を示している。この図で、１１〜１７．２１〜２７．３１〜３７、及び
４１〜４７はマトリックス状に構成されているスイッチ
ングブロックを示しており、この実施例では各スイッチ
ングブロックは４行−７列のマトリックス回路ｌＯとさ
れている。各スイッチングブロックには差動型のアンプ構成とされ
ているトランジスタＱｌ、Ｑ２及びＱ３を備えており、
一部分を除くと一方のトランジスタ素子側には基準電圧
ＶＲｒ　−ＶＢＴを基準抵抗Ｒ１〜Ｒ１６で分圧した基
準電圧が供給され、他方のトランジスタ素子側にはデジ
タルコードに変換すべきアナログ信号Ｖｉｎがそれぞれ
供給されている。そして、共通エミッタは後述するコン
トロール信号によってスイッチングされるトランジスタ
Ｑ３を介して、それぞれ電流［Ｉに共通して接続される
。又、トランジスタＱ１．Ｑ２のコレクタには抵抗ｒを介
してＴＬＩＧｔ　Ｖ　ｏ　ｏが供給され、その出力端子
は７個の下位コンパレータ５１〜５７の比較器ＣＤＩ〜
ＣＤ７にそれぞれ入力され、下位コンパレータ５１〜５
７の初段アンプを兼用している。各スイッチングブロック内のトランジスタＱ＋。Ｑ２は、それぞれのペースエミッタ間電圧ＶＢＥのバラ
ツキ゛がきわめて小さくなるように、ＩＣ基板上でその
ベース領域が他のトランジスタ素子より広くなるように
設定され、Ｖ８Ｅのバラツキが少なくとも変換ビットの
ＬＳＨの量子化レベル幅よりも、さらに小さくなるよう
に設定されている。そのため、このマトリックス状に配置されたスイッチン
グブロックの領域は、ＩＣ化に際してもっとも大きな領
域を占めることになる。斜線をひいたスイッチングブロック１１１２．１６，１
７，２１．２２，２６，２７゜３１．３２，３６，３７
，４１，４２，４６゜４７は２ビツトの下位変換コード
に対して、さらに２ビツトの冗長ビットを出力するもの
であり、特にこの中で、１１，１２，４１．４２はコン
トロール信号によって能動化されたときに、常に、一定
の２価値号“Ｈ″又は“Ｌ”が出力されるように固定し
た人力信号が午えられている。又、特に、スイッチングブロックの第２行と第４行のト
ランジスタＱ＋、Ｑ７のコレクタは、スイッチングブロ
ックの第１行、第２行のトランジスタＱｌ、Ｑ２のコレ
クタ出力と反対方向のラインに接続され、基準電位ＶＲ
Ｔ−ＶＢＴが印加される直列基準抵抗Ｒ１〜Ｒ１６のラ
インが折り返しで作れるように工夫されている。６１．６２．６３は３個の上位コンパレータを示し、そ
れぞれ比較器Ｃ旧〜ＣＵ３．相補型の出力アンプＣＡ、
及びアントゲ−）Ａ旧〜Ａｕ４を備えている。上位コンパレータ６１〜６３の各比較器Ｃｕの一方の入
力にはアナログ信号Ｖｉｎが供給され、他方の人力には
前述したように基準電位ＶＲＴ−ＶＢ＋を粗い量子化で
分圧した基準電圧ＶｌｌＶ２．Ｖ３が供給される。そし
て、上位コンパレータ６１゜６２．６３の各比較器ＣＵ
の出力は、サンプリングされたアナログ信号のレベルに
対応して“Ｈ″又は°“Ｌ”レベルとなり、各アントゲ
−）Ａｕのいずれか１個のみが“１”レベルを出力する
ように構成されている。各アントゲ−）Ａｕの出力信号はワイヤード接続され第
１のエンコーダ８０を介してバイナリコードに変換され
、後述する選択ゲート９３において、上位の２ビツトの
コードＤ　Ｉ　＋　０２に修正が加えられる。下位コンパレータ５１〜５７も上位コンパレータと同様
に構成されており、特に、下位コンパレータ５３，５４
．５５は上位コンパレータによって選択された量子化レ
ベル内をさらに細かく数値化して下位の２ビツトのコー
ドＤ３．Ｄａを第２のエンコーダ７０を介して出力する
。しかし、このＡＤ変換回路では、この下位コンパレータ
の左右に２ビツトの冗長コードを生じるコンパレータ５
１，５２及び５６．５７が設けられ、上位コンパレータ
の変換範囲外のアナログ信号Ｖｉｎに対してもコード変
換動作が行われるようになされている。以下、上記した実施例の動作をアナログ信号Ｖｉｎのサ
ンプリング電圧がＶＳの場合について説明する。例えば、サンプリングされたアナログ信号のサンプリン
グ電圧ＶＳがＶｌ８＜ＶＳ　＜Ｖ３であれば、上位コン
パレータ６１，６２．６３の比較器Ｃｕの出力がすべて
“Ｌ”となり、そのアントゲ−）Ａｕは上から（０００
１）の２値上号を出力する。そして、この信号（０００
１）が第１のエンコーダ８０に人力されると、ワイヤー
ドオア回路によって最初の２列のラインＣＩ）には（０
０）、次の２列のライン（ＩＩ）も（００）。次の２列のライン（ＩＩＩ）には〔Ｏ１〕が出力される
。又、サンプリング電圧ＶＳがＶ３　＜ＶＳ　＜Ｖ２のと
きは同様に上位コンパレータのアンドゲートＡｕ＋　、
　Ａｕ２　、　Ａｕ３　、　Ａｕ４から（００１０）と
なる信号が出力され、これが第１のエンコーダ８０に入
力されるとライン（Ｉ）から（００）、ライン（ＩＩ）
からは（０１）、ライン（ｍ）からは〔ｌＯ〕が出力さ
れるように構成されている。以下、Ｖ２　＜ＶＳ　＜Ｖｌ　　、　Ｖｌ　＜Ｖ３　＜
ＶＲＩ（７）場合を含めて第１のエンコーダ８０の入力
と出力の関係を第２図に示す。そして、各アンドゲートＡ　ｕ　（＋　１２１３１４）
の中で２値出力上号がＨとなっているコントロールライ
ン（ＸｌｌＸｉＸ３．Ｘ４）に接続されている各スイッ
チングブロックのトランジスタＱ３がオンに制御され、
さらに量子化レベルの細かな数値化が実行される。例えば、アンドゲートＡυ３のみが“Ｈ”レベルになる
とスイッチングブロック３１〜３７のトランジスタＱ３
がオンとなり、基準抵抗Ｒ７〜Ｒ１３で分圧された基準
電圧とサンプリング電圧ＶＳがスイッチングブロック３
１〜３７で差動的に増幅され、下位のコンパレータ５１
〜５７によって比較されることになる。同様に、アンド
ゲートＡυ２がＨレベルのときはスイッチングブロック
２１〜２７が能動化される。このように、下位の変換コードはスイッチングブロック
の行単位で、サンプリングされた電圧ＶＳ　とその行の
基準抵抗で分圧された基準電圧が比較され、下位コンパ
レータ５１〜５７のアントゲ−）Ａｏ＋〜、Ａｏａから
第３図に示すように２値上号が出力され、この２値上号
がエンコードされることにより、下位コードライン（１
’Ｖ）からは下位２ビツトの変換コードＤ　：ｌ　、Ｄ
　ｓが出力される。又、同時に修正ラインＶ、Ｖｌ、■の出力レベルも第３
図に示すように変化する。そして、以下■、■、■で示すように、この修正ライン
Ｖ、ＶＩ、■のいずれかにルベルの信号が出力されたと
きに、前記第１のエンコーダ８０のラインＩ、ｎ、ｍか
らの上位２ビツトのコードＤＩ、０２がオアゲー）ＯＲ
Ｉ、ＯＲ２を介して選択的に出力されることになる。 ■　修正ラインＶＩ（０ライン）に１が生じる変換コー
ド、すなわち、下位２ビツトの変換コードＤ３，０４が
上位の変換コードに対応して

〔００〕（ｏｌ）（１０）
（１１）となるときは、禁止ゲート９２を構成するアン
ドゲートＡｌ、Ａ２の出力が０になるため、選択ゲート
９３内にあるアンドゲートＡＩ、Ａ３．Ａ４．Ａ６の出
力は０になり、第１のエンコーダ８０から出力されるラ
イン（ＩＩ）の上位Ｄ　Ｉ　＋　０２のコードが選択ゲ
ート９３のアンドゲートＡ　２　ｒ　Ａ　５及びオアゲ
ートＯＲＩ、ＯＲ２を介して、そのまま出力される。この■のケースは、上位２ビツトの変換コードを出力す
るアナログ信号のレベルが下位２ビツトの変換コードを
出力するときのアナログ信号と変化していない場合を示
しており修正が行われない。 ■　修正ラインＶ（−１ライン）に１が生じる変換コー
ドのときは、禁止ゲート９２を構成するアンドゲートＡ
＋　の出力が１となり、選択ゲート９３のアントゲ−）
ＡＩ、Ａ４が開く、その結果、このアントゲ−）Ａ１．
Ａ４に入力されているラインＩの上位２ビツトのコード
ＤＩ、Ｄ２がオアゲートＯＲ＋、ＯＲ２を介して出力さ
れる。この■のケースは、上位２ピツ）ＤＩ、Ｄ２　を数値化
したときのアナログ信号のレベルが、下位２ビットＤ３
．Ｄ４を数値化したときのアナログ信号より高い場合に
修正を行うものであり、例えば、第４図で示すようにア
ナログ信号のサンプリング値ＶＳの真値がＶ＾であると
きに、上位２ビツトの変換コードが誤って（１０）を出
力し、下位コンパレータが正しい下位２ビツトの変換コ
ード（ｔｉ）を出力した時に、上位２ビツトの変換コー
ド〔ｌＯ〕から１を引いて〔０１〕に修正して、正しい
コード出力（０１１１）を得るものである。すなわち、
この場合はコントロールラインが間違ってスイッチング
ブロックのラインを選択したことになるが、冗長ビット
を検出する右側の下位コンパレータ５６が

〔００〕を出
力するために、上位２ビツトの変換コードが修正される
ことになる。 ■　修正ライン■（＋１ライン）に１が生じる変換コー
ドのときは、禁止ゲート９２を構成するアントゲ−）Ａ
２の出力が１となり、選択ゲート９３のアントゲ−）Ａ
３．Ａ６が開かれる。その結果、このアンドゲートＡ３
．Ａ６に入力されているラインｍの上位２ビツトのコー
ドＤ　Ｉ　、Ｄ　２がオアゲー）ＯＲＩ、ＯＲ２を介し
て出力され、上位２ビツトのコードに−１を加えること
になる。すなわち、この■のケースは、上位２ビットＤＩ、Ｄ２
を数値化したときのアナログ信号のサンプルレベルがそ
のときの量子化レベル範囲より低かった場合に修正を加
えるものであって、例えば、アナログ信号の真値が第４
図の７８点にあるときに、上位２ビツトが

〔００〕とな
ったとき、下位２ビツトの数値化が

〔００〕を出力する
と、上位２ビツト

〔００〕に＋１を加えて〔０１〕とし
、正しいアナログ信号のサンプル電圧ＶＢに対応する（
０１００）を出力するようにしたものである。このＡＤ変挽回路は上記したように下位コンパレータに
冗長ビットを検出するコンパレータを加え、上位の変換
コードの範囲外の下位変換コードが出力されたときは（
第４図の斜線で示す領域）、修正ラインＶ、又は■にＨ
レベルの信号が出力され、上位変換コードの修正を行う
ので、高速のサンプリングによってサンプリング回路の
セトリング特性が悪いときでも、下位の時点で検出した
正確な変換コードを得ることができる。なお、スイッチングブロックの第２行、及び第４行では
回路構成の制約から基準電圧の印加方向が第１行、及び
第３行と逆になっている。そのため、この第２行、及び
第４行がコントロール信号によって選択されたときは、
インバータｌＯＯから“ｌ”レベルの信号が反転ゲート
９１．及びｅｘ−ＯＲ（１、２）に供給され、修正ライ
ンＶ、及び■の信号を反転すると共に、下位２ビツトの
変換コードＤ３．Ｄ４のコードを反転するようにしてい
る点に注意が必要である。第５図は本出願人が先に提案した第１図のＡＤ変挽回路
の変形例を示したもので、第１図と同一符号は同一部分
を示している。ところで、この第５図のＡＤ変挽回路では、各スイッチ
ングブロックに基準電圧を供給する基準抵抗ラインの折
り返した点が、第１図のものと比較して半周期分ずれて
構成されており、基準電位の最高値と最低値がマトリッ
クス構成の中間に位こするようにしている、そして、こ
の基準抵抗ラインのずれによって各スイッチングブロッ
ク１３〜４７の位ともずれ、マトリックス回路ｌＯが一
行だけ増加している。各スイッチングブロック内のトランジスタの結線は等し
くなるように構成され、基準電圧が右側に行く程低くな
る第１行、第３行、第５行のスイッチングブロック群と
、基準電圧が左側に行く程低くなる第２行及び第４行の
スイッチングブロック群の出力が、それぞれ別の列とな
るように配置されるように構成されている。そのため、マトリックスは５行−１４行で構成され、１
４個の下位コンパレータＣＤＩ〜ＣＤ口と、１６個のア
ントゲ−）　Ａｏ＋−ＡＤ＋６が設けられることになる
。下位コンパレータのＣＤ（＋＋２．４．６１８１１０１
１２）は第２行、第４行のスイッチングブロックに接続
され、下位コンパレータノＣｏ（３，ｓ＋ｌ＋ｑ、＋＋
＋＋３ｏｚ）は第１行、第３行、第５行のスイッチング
ブロックの出力に接続される。そして、Ｌ段に位置するアントゲ−）ＡＤ（４，５゜６
．９．１０１１４．１５．１６）によって第１行、第３
行、第５行のＦ位コンパレータの出力が２値化され、下
段に位置するアンドゲートＡ　ｏ　（＋　、２．３．７
．８．１１．１２．１３）によって第２行、第４行の下
位コンパレータの出力が２値化され、第２のエンコーダ
９０に供給される。このような構成とすると、各スイッチングブロック内の
回路構成は同一となり（トランジスタＱ１．Ｑ２の出力
は同一極性）、各スイッチングブロックに供給される基
準電圧端子と、基準抵抗Ｒ１−Ｒ１６の直列接続からな
る基準抵抗ライン（アルミ線）はすべて等しい配線距離
にすることができる。上位コンパレータ６１，６２．６３の出力はオアゲー）
　ＯＲ＋　〜ＯＲ５を介して５本のコントロールライン
ＸＩ”’Ｘ５　に供給される。そして、アンドゲートＡｕ１又はＡＤ３の出力が１のと
きに、インバータ１００を介して上段のアンドゲートＡ
ｏ（ａ＋ｓ＋６．ｑ＋＋ｏ＋ｚ＋＋ｓ＋＋６）が開き、
スイッチングブロック１１，１２，１３，１４゜１５．
１６．１７又はスイッチングブロック３１．３２，３３
，３４，３５，３６．３７の出力が選択されて下位の変
換コード、及び冗長ビットを第２のエンコーダ９０に入
力し、下位変換コードを下位コードライン■に、上位変
換コードの修ＩＦ信号を修正ラインｖ、ｖ’ｉ、■に出
力する。同様に、−Ｌ位エンコーダのアンドゲートＡｕ２゜ＡＤ
４の出力が１のときは、下段のアンドゲートＡｏ（＋＋
２．＋、７．ｓ、＋＋、＋２＋＋３）が開き、スイッチ
ングブロック２１，２２，２３，２４，２５，２６゜２
７又はスイッチングブロック４１，４２゜４３．４４．
４５．４６．４７の出力が下位コンパレータＣｏを介し
て２値化され、この量子化範囲内にある下位コード、及
びその冗長ビットを第２のエンコーダ９０に供給する。：５２のエンコーダ９０の修正信号出力は、前述した第
１図の回路図と同様に選択ゲート９３に入力され、この
選択ゲート９３において、上位２ビツトの変換コードを
修正して出力することになる。第６図は、この第５図のＡＤ変換回路を基礎として、さ
らに、スイッチングブロックのマトリックス回路を簡易
化した本発明の実施例を示すものである。この実施例は、第５図のＡＤ変換回路において、スイッ
チングブロック１５．１７、スイッチングブロック１６
，２２、スイッチングブロック２５．３１、スイッチン
グブロック２６，３２、スイッチングブロック２７．３
３、スイッチングブロック３５，４１、スイッチングブ
ロック３６．４２がそれぞれ同一の基準電圧の抵抗ライ
ンに接続されている点にかんがみてなされたもので、こ
れらのスイッチングブロックを統合化することにより、
マトリックス構成の簡易化をはかったものである。すなわち、まず、第４列のスイッチングブロックを第２
列に統合し、以下同様に、第５列を第３列に、第８列を
第６列に、第９列を第７列に、第１２列を第１θ列に、
第１３列を第１１列に統合する。そして、統合された第４列、第５列、第８列。第９列、第１２列、第１３列の下位コンパレータＣＤ４
．　ＣＤ５．　Ｃｏｏ、　ＣＤ９．　Ｃｏ＋２．Ｃｏ＋
３を省略し、この省略された下位コンパレータＣｏ　（
４、ｓ　、ａ　。９１１２．１３）に接続されているアンドゲートの入力
ラインを、統合した下位コンパレータＣＤ（２，３，６
，７゜＋０．１＋）の出力に結線したものである。したがって、この実施例によると、第２行〜第４行では
冗長ビットを出力するスイッチングブロックが下位２ビ
ツトの変換コードを出力するスイッチングブロックの一
部を兼用していることになり、９個のスイッチングブロ
ックと、６個の下位コンパレータ、及び定電流回路が省
略され、マトリックス構成とされているスイッチングブ
ロックの列は８列に簡易化されたことになる。そのため、マトリックス回路の大幅な配線本数の低減と
、能動素子数の低下により、省電力化とすることができ
ると同時に、アナログ信号ラインに接続される差動対の
トランジスタの削減によって入力容量が少なくなり、高
速化をはかれるというメリットがある。なお、ＡＤ変換動作は第５図のものと何ら変化するとこ
ろがなく、その詳細な説明を省略する。以上の実施例は、４ビツトのＡＤ変換回路に対して、上
位２ビツト、下位２ビツト＋冗長２ビツトを得るように
構成したが、一般にｎビットであれば、上位ｎビット、
下位ｂビットに分け、ａ＝ｂ、ａ＋ｂ＝ｎにすると共に
、冗長ビットＣ≦ｂを付加するようにすると、本発明の
ＡＤ変換回路を同様な手法によって、スイッチングブロ
ック及び下位コンパレータを省略した修正型のＡＤ変換
回路を構成できることはいうまでもない。〔発明の効果〕以上説明したように、本発明のＡＤ変換回路は、アナロ
グ信号を２段階でデジタル信号に変換するような直並列
型のＡＤ変換回路において、スイッチングブロックをマ
トリックス状に配置し、この各スイッチングブロックに
印加される基準電圧を基準抵抗ラインの折り返し点をｌ
／２周期ずらして各基準抵抗の接続点から供給するよう
に構成し、かつ、同一基準電圧に接続されているスイッ
チングブロックを省略してマトリックス回路を簡易化し
ているので、基準電圧印加回路長を各スイッチングブロ
ックに対して等しくすることができると同時に、各スイ
ッチングブロックを制御するコントロールラインの数を
低減させることができるという効果がある。

【図面の簡単な説明】

第１図は本発明の基礎となるＡＤ変換回路の一実施例を
示す回路図、第２図、第３図は上位。及び下位の変換コードを示すパターン図、第４図は量子
化レベルと変換コードの関係を示す図、第５図は本発明
の詳細な説明するための基本回路図、第６図は本発明の
直並列型ＡＤ変換回路の一実施例を示す回路図、第７図
は従来の直並列型ＡＤ変換回路のブロック図、第８図は
サンプリングのタイミング波形図、第９図（ａ）、（ｂ
）はサンプリング波形図である。図中、１１〜１７．２１〜２７．３１〜３７゜４１〜４
７はスイッチングブロック、５１〜５７は下位コンパレ
ータ、６１〜６３はＬ位コンパレータ、８０は第１のエ
ンコーダ、９０は第２のエンコーダを示す。

Claims

【特許請求の範囲】基準電位を直列接続したｎ個の抵抗によって分圧した各
基準電圧と、被変換入力信号を比較し、かつ、上位変換
出力信号によって行毎に能動化され、マトリックス状に
配列されたスイッチングブロックと、前記スイッチング
ブロックの行方向の特定の位置に印加されている基準電
圧と、前記被変換入力信号を比較して上位ａビットの変
換コードを得る上位コンパレータと、前記スイッチング
ブロックの列方向の出力が共通して入力され、下位ｂビ
ットの変換コードと、前記上位コンパレータの変換範囲
外にある冗長ｃビットを得る下位コンパレータを備え、前記基準電圧の最高値及び最低値となる点が前記マトリ
ックス状に配置されたスイッチングブロックの行方向の
中間点に位置するように基準抵抗ラインを折り返し、２
行を単位としてスイッチングブロックを能動化し、かつ
、同一基準電圧が印加されているスイッチングブロック
列を統合したことを特徴とするＡＤ変換回路。