JPS6079826A - シリアル出力形ａ／ｄ変換器 - Google Patents
シリアル出力形ａ／ｄ変換器Info
- Publication number
- JPS6079826A JPS6079826A JP18745883A JP18745883A JPS6079826A JP S6079826 A JPS6079826 A JP S6079826A JP 18745883 A JP18745883 A JP 18745883A JP 18745883 A JP18745883 A JP 18745883A JP S6079826 A JPS6079826 A JP S6079826A
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- JP
- Japan
- Prior art keywords
- conversion
- bit
- output
- serial
- parallel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はアナログ・デジタル変換器に係り、特に変換出
力をビットシリアル形式で送り出すシリアル出力形の変
換器に関する。
力をビットシリアル形式で送り出すシリアル出力形の変
換器に関する。
たとえばデータ収集機器に使用されるＡ／Ｄ （アナロ
グデジタル）変換器は、マイクロコロピユータが変換出
力をビットシリアル形式で取り込む場合には、最下位ピ
ッ） （ＬＳＢ）から最上位ピッ） （ＭＳＢ）まで順
に送シ出すことが多い。この場合、従来の処理タイミン
グは第１図に示すようなものであり、変換開始信号の周
期Ｔ内において、前半で変換処理を行ない、後半でシリ
アル出力処理を行なっていた。なお、これらの処理はク
ロック信号に基いて行なわれており、シリアル出力はス
タートビットおよびストップビットが変換データの前後
に付加されて送り出されている。
グデジタル）変換器は、マイクロコロピユータが変換出
力をビットシリアル形式で取り込む場合には、最下位ピ
ッ） （ＬＳＢ）から最上位ピッ） （ＭＳＢ）まで順
に送シ出すことが多い。この場合、従来の処理タイミン
グは第１図に示すようなものであり、変換開始信号の周
期Ｔ内において、前半で変換処理を行ない、後半でシリ
アル出力処理を行なっていた。なお、これらの処理はク
ロック信号に基いて行なわれており、シリアル出力はス
タートビットおよびストップビットが変換データの前後
に付加されて送り出されている。
然るに、上記したような処理タイミングを有する従来の
〜Φ変換器においては、Ａ／Ｄ変換のサンプリング周期
に相当する変換開始信号周期Ｔ内は変換処理期間および
シリアル出力期間に区分されているので、ＶＤ変換の効
率が悪い。したがって、クロック信号の周波数を変えな
い限り、Ａ／Ｄ変換速度を上げることができず、Ａ／ｂ
変換精度を向上させることができなかった。
〜Φ変換器においては、Ａ／Ｄ変換のサンプリング周期
に相当する変換開始信号周期Ｔ内は変換処理期間および
シリアル出力期間に区分されているので、ＶＤ変換の効
率が悪い。したがって、クロック信号の周波数を変えな
い限り、Ａ／Ｄ変換速度を上げることができず、Ａ／ｂ
変換精度を向上させることができなかった。
本発明は上記の事情に鑑みてなされたもので、Ａ／Ｄ変
換の効率が良く、Ｎ勺変換の速度、精度の向上を図シ得
るシリアル出力形ψ変換器を提供するものである。
換の効率が良く、Ｎ勺変換の速度、精度の向上を図シ得
るシリアル出力形ψ変換器を提供するものである。
即ち、本発明のシリアル出力形Ａ／１）変換器は、Ａ／
Ｄ変換回路のＡ／Ｄ変換動作中に前回のＡ／Ｄ変換動作
によシ得られたビットパラレル形式の変換データを最小
重みビットから順にビットシリアル形式で出力するよう
にしてなることを特徴とするものである。
Ｄ変換回路のＡ／Ｄ変換動作中に前回のＡ／Ｄ変換動作
によシ得られたビットパラレル形式の変換データを最小
重みビットから順にビットシリアル形式で出力するよう
にしてなることを特徴とするものである。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第２図において、１はＡ／′ｏ変換部であって、たとえ
ば逐次比較形ψ変換回路が用いられておシ、２は・ぐラ
レル・シリアル変換出力部であっテ、ハラレル人力・シ
リアル出力形のシフトレジスタ２ノおよび３ステ一トバ
ツフア回路２２などからなる。
ば逐次比較形ψ変換回路が用いられておシ、２は・ぐラ
レル・シリアル変換出力部であっテ、ハラレル人力・シ
リアル出力形のシフトレジスタ２ノおよび３ステ一トバ
ツフア回路２２などからなる。
上記逐次比較形Ａ／Ｄ変換回路１は、よく知られている
ようにたとえばラダー抵抗形のＤ／Ａ変換回路１１のア
ナログ変換出力信号とアナログ入力信号とをコンパレー
タ１２により電圧比較し、この比較結果を論理処理回路
１３にょシ判定し、この判定結果に基いて所定のアルゴ
リズムにしたがってデソタル信号を発生して前記Ｄ／Ａ
変換回路１１の入力を与えるように構成されている。こ
の場合、論理処理回路１３は変換開始信号入力が“０”
レベルになることによって変換動作を開始し、この変換
動作はクロック信号に基いて行ない、変換動作の終了に
よって変換状態信号を終了状態（”１”レベル）にする
と共に並列ビット（たとえば８ビツト）の変換出力をラ
ッチする。
ようにたとえばラダー抵抗形のＤ／Ａ変換回路１１のア
ナログ変換出力信号とアナログ入力信号とをコンパレー
タ１２により電圧比較し、この比較結果を論理処理回路
１３にょシ判定し、この判定結果に基いて所定のアルゴ
リズムにしたがってデソタル信号を発生して前記Ｄ／Ａ
変換回路１１の入力を与えるように構成されている。こ
の場合、論理処理回路１３は変換開始信号入力が“０”
レベルになることによって変換動作を開始し、この変換
動作はクロック信号に基いて行ない、変換動作の終了に
よって変換状態信号を終了状態（”１”レベル）にする
と共に並列ビット（たとえば８ビツト）の変換出力をラ
ッチする。
一方、前記・ぐラレル・シリアル変換出力部２において
、シフトレジスタ２ノはＡ／Ｄ変換部１からの変換出力
（並列８ビツト）が入力し、この並列ビットをＬＳＢ側
からＭＳＢ側に順にシリアルに出力するためのものであ
る。この場合、ＬＳＢに先立って１ビツトのスタートパ
ルスを出力するように９ビツトのシフトレジスタが用い
られている。そして、このシフトレジスタ２１は、クロ
、り端子ＣＫにクロ、り信号が入力することによってシ
フト動作が行なわれ、セット端子Ｓに前記変換状態信号
の変換終了レベル（“１″レベル）が入力したときに変
換出力をセットする。２３はＤ型フリッゾフロップ（Ｆ
／ｌ’ ）からなる１ビ、トレゾスタであシ、その入力
端子りに前記シフトレジスタ２１からのシリアルデータ
を入力し、リセット端子Ｒに変換開始信号を入力し、ク
ロ、り端子ＣＫにクロック信号を入力し、出力Ｑは３ス
テ一トバツフア回路２２の入力となる。このバッファ回
路２２は、変換開始信号がインバータ２４によシ反転さ
れた信号が出力イネーブル制御入力として与えられる。
、シフトレジスタ２ノはＡ／Ｄ変換部１からの変換出力
（並列８ビツト）が入力し、この並列ビットをＬＳＢ側
からＭＳＢ側に順にシリアルに出力するためのものであ
る。この場合、ＬＳＢに先立って１ビツトのスタートパ
ルスを出力するように９ビツトのシフトレジスタが用い
られている。そして、このシフトレジスタ２１は、クロ
、り端子ＣＫにクロ、り信号が入力することによってシ
フト動作が行なわれ、セット端子Ｓに前記変換状態信号
の変換終了レベル（“１″レベル）が入力したときに変
換出力をセットする。２３はＤ型フリッゾフロップ（Ｆ
／ｌ’ ）からなる１ビ、トレゾスタであシ、その入力
端子りに前記シフトレジスタ２１からのシリアルデータ
を入力し、リセット端子Ｒに変換開始信号を入力し、ク
ロ、り端子ＣＫにクロック信号を入力し、出力Ｑは３ス
テ一トバツフア回路２２の入力となる。このバッファ回
路２２は、変換開始信号がインバータ２４によシ反転さ
れた信号が出力イネーブル制御入力として与えられる。
２５は２人力のアンドゲートでアシ、その一方の入力と
してクロック信号ＣＫが導かれ、他方の入力として変換
状態信号がインバータ２６によシ反転された信号が導か
れ、ダートを通過したクロック信号が前記論理処理回路
１３゜シフトレジスタ２１および１ビツトレゾスタ２３
に与えられる。 。
してクロック信号ＣＫが導かれ、他方の入力として変換
状態信号がインバータ２６によシ反転された信号が導か
れ、ダートを通過したクロック信号が前記論理処理回路
１３゜シフトレジスタ２１および１ビツトレゾスタ２３
に与えられる。 。
次に、上記構成によるシリアル出力形ψ変換器の動作を
第３図を参照して説明する。変換開始信号が“１”レベ
ルのとき、論理処理回路１３および１ビツトレソスタ２
３はそれぞれリセット状態にあシ、バッファ回路２２は
インバータ２４からの″′０＃レベル入力により出力禁
止状態にチシ、その出力は高インピーダンスの状態（３
−５ｔａｔｅ ）になっている。次に、変換開始時に変
換開始信号がＯ”レベルになると、変換状態信号は変換
中を表わすζ″レベルな如、インバータ２６の出力は″
′１＃レベルになり、クロック信号がアンドゲート２５
を通過して論理処理回路１３．シフトレジスタ２１およ
び１ビツトシフトレソスタ２３に入力する。これによっ
て、逐次比較形のＡ／Ｄ変換部１はＡ／Ｄ変換動作を行
なう。シフトレジスタ２ノは、上記ψ変換部１における
前回（変換開始信号の１周期Ｔ／前）のい変換動作によ
シ論理処理回路１３にラッチされている変換データを並
列に取シ込み、１ビツトのスタートビットに続いて上記
変換データをＬＳＢからＭＳＢＫ順にビットシリアルに
出力し、上記ＭＳＢＫ続いてストップビット出力状態に
なる。そして、１ビツトレジスタ２３は、上記シフトレ
ジスタ２１からの調歩同期形式（スタートビット子デー
タビットのストップビット）のシリアルデータを順次取
り込んでバッファ回路２２へ出力する。このバッファ回
路２２は、このときインバータ２４からの１１”入力に
よシ出力可能となっておシ、上記１ビツトレソスタ２３
からのシリアルデータを各ビットレベルに応じた電位に
変換して出力する。この場合、たとえばスタートビット
は低電位、ストップビットは高電位に対応している。次
に、Ａ／Ｄ変換部１のＡ／Ｄ変換動作が終了すると、変
換状態信号が変換終了を表わす”１”レベルに外る。こ
れによって、インバータ２６の出力は０”レベルになり
、アンドゲート２５はクロック信号の通過を禁止し、シ
フトレジスタ２１のシフト動作は停止し、１ビツトレゾ
スタ２３はストップビット出力状態のままで動作を停止
する。そして、これより１クロツク後に変換開始信号が
リセット状態（”１”レベル）に戻シ、インバータ２４
の出力″′０１によりバッファ回路２２は出力禁止状態
になシ、出力は高インピーダンスの状態に々る。
第３図を参照して説明する。変換開始信号が“１”レベ
ルのとき、論理処理回路１３および１ビツトレソスタ２
３はそれぞれリセット状態にあシ、バッファ回路２２は
インバータ２４からの″′０＃レベル入力により出力禁
止状態にチシ、その出力は高インピーダンスの状態（３
−５ｔａｔｅ ）になっている。次に、変換開始時に変
換開始信号がＯ”レベルになると、変換状態信号は変換
中を表わすζ″レベルな如、インバータ２６の出力は″
′１＃レベルになり、クロック信号がアンドゲート２５
を通過して論理処理回路１３．シフトレジスタ２１およ
び１ビツトシフトレソスタ２３に入力する。これによっ
て、逐次比較形のＡ／Ｄ変換部１はＡ／Ｄ変換動作を行
なう。シフトレジスタ２ノは、上記ψ変換部１における
前回（変換開始信号の１周期Ｔ／前）のい変換動作によ
シ論理処理回路１３にラッチされている変換データを並
列に取シ込み、１ビツトのスタートビットに続いて上記
変換データをＬＳＢからＭＳＢＫ順にビットシリアルに
出力し、上記ＭＳＢＫ続いてストップビット出力状態に
なる。そして、１ビツトレジスタ２３は、上記シフトレ
ジスタ２１からの調歩同期形式（スタートビット子デー
タビットのストップビット）のシリアルデータを順次取
り込んでバッファ回路２２へ出力する。このバッファ回
路２２は、このときインバータ２４からの１１”入力に
よシ出力可能となっておシ、上記１ビツトレソスタ２３
からのシリアルデータを各ビットレベルに応じた電位に
変換して出力する。この場合、たとえばスタートビット
は低電位、ストップビットは高電位に対応している。次
に、Ａ／Ｄ変換部１のＡ／Ｄ変換動作が終了すると、変
換状態信号が変換終了を表わす”１”レベルに外る。こ
れによって、インバータ２６の出力は０”レベルになり
、アンドゲート２５はクロック信号の通過を禁止し、シ
フトレジスタ２１のシフト動作は停止し、１ビツトレゾ
スタ２３はストップビット出力状態のままで動作を停止
する。そして、これより１クロツク後に変換開始信号が
リセット状態（”１”レベル）に戻シ、インバータ２４
の出力″′０１によりバッファ回路２２は出力禁止状態
になシ、出力は高インピーダンスの状態に々る。
以上の動作によシ、アナログ入力信号に対する１回分の
サンプリングレベルのＡ／Ｄｇ９動作および前回の変換
データのシリアル出力動作が終了したことになシ、この
ような動作が変換開始信号が“０ルベルになる毎に繰シ
返し行なわれる。
サンプリングレベルのＡ／Ｄｇ９動作および前回の変換
データのシリアル出力動作が終了したことになシ、この
ような動作が変換開始信号が“０ルベルになる毎に繰シ
返し行なわれる。
上述したよりなシリアル出力形Ａ／））変換器において
は、Ａ／Ｄ変換中に前回のＡゆ変換による変換データを
最下位ビットから最上位ビットへ１瞑にぎットシリアル
形式で出力するので、Ａρ変挨の効率が良い。したがっ
て、Ａ／Ｄ変換のサンプリング周期に相当する変換開始
信号の周期Ｔ′を従来例の周期Ｔの約１／２に短縮すれ
ば、クロック信号の周波数を変えることなく Ａ／Ｄ変
換速度が約２倍になシ、Ａ’Ｄ変換精度が向上する。
は、Ａ／Ｄ変換中に前回のＡゆ変換による変換データを
最下位ビットから最上位ビットへ１瞑にぎットシリアル
形式で出力するので、Ａρ変挨の効率が良い。したがっ
て、Ａ／Ｄ変換のサンプリング周期に相当する変換開始
信号の周期Ｔ′を従来例の周期Ｔの約１／２に短縮すれ
ば、クロック信号の周波数を変えることなく Ａ／Ｄ変
換速度が約２倍になシ、Ａ’Ｄ変換精度が向上する。
上述したように本発明のシリアル出力形Ａ／１）変換器
によれば、Ａ／Ｄ変換の効＊が良く、Ａ／Ｄ変換の速度
、８度を向上させるととができ、各種センサによるアナ
ログ信号をデソタル変換してマイクロコンピュータによ
多処理゛する場合などに使用して好適である。
によれば、Ａ／Ｄ変換の効＊が良く、Ａ／Ｄ変換の速度
、８度を向上させるととができ、各種センサによるアナ
ログ信号をデソタル変換してマイクロコンピュータによ
多処理゛する場合などに使用して好適である。
第１図は従来のシリアル出力形め変換器の動作説明のた
めに示すタイミング図、第２図は本発明に係るシリアル
出力形Ａ／１）変換器の一実施例を示す構成説明図、第
３図は第２図の動作説明のために示すタイミング図でち
る。 １・・・〜０変換部、２・・・Ａ’ラレル／シリアル変
換出力部。
めに示すタイミング図、第２図は本発明に係るシリアル
出力形Ａ／１）変換器の一実施例を示す構成説明図、第
３図は第２図の動作説明のために示すタイミング図でち
る。 １・・・〜０変換部、２・・・Ａ’ラレル／シリアル変
換出力部。
Claims (1)
- アナログ信号入力を一定の周期でデジタルデータに変換
するＡ／ｂ変換回路と、このＡ／Ｄ変換回路のめ変換動
作子に前回の〜巾変換動作によシ得られたビット・七う
レル形式の変換データを最小重みビットから順にビット
シリアル形式で出力するパラレル／シリアル変換出力回
路とを具備することを特徴とするシリアル出力形Ａ／Ｄ
変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18745883A JPS6079826A (ja) | 1983-10-06 | 1983-10-06 | シリアル出力形ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18745883A JPS6079826A (ja) | 1983-10-06 | 1983-10-06 | シリアル出力形ａ／ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6079826A true JPS6079826A (ja) | 1985-05-07 |
Family
ID=16206426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18745883A Pending JPS6079826A (ja) | 1983-10-06 | 1983-10-06 | シリアル出力形ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6079826A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02309718A (ja) * | 1989-05-24 | 1990-12-25 | Matsushita Electric Ind Co Ltd | アナログ・デジタル信号変換器 |
| EP1677170A1 (en) * | 2004-12-30 | 2006-07-05 | C.R.F. Società Consortile per Azioni | Module with sensor means for monitoring industrial processes |
| CN111741159A (zh) * | 2019-03-15 | 2020-10-02 | 昇佳电子股份有限公司 | 感测讯号的运算方法 |
-
1983
- 1983-10-06 JP JP18745883A patent/JPS6079826A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02309718A (ja) * | 1989-05-24 | 1990-12-25 | Matsushita Electric Ind Co Ltd | アナログ・デジタル信号変換器 |
| EP1677170A1 (en) * | 2004-12-30 | 2006-07-05 | C.R.F. Società Consortile per Azioni | Module with sensor means for monitoring industrial processes |
| US7124063B2 (en) | 2004-12-30 | 2006-10-17 | C.R.F. Societa Consortile Per Aziono | Module with sensor means for monitoring industrial processes |
| CN111741159A (zh) * | 2019-03-15 | 2020-10-02 | 昇佳电子股份有限公司 | 感测讯号的运算方法 |
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