KR0146068B1 - 논리 문턱전압을 이용한 아날로그/디지탈 변환기 - Google Patents

논리 문턱전압을 이용한 아날로그/디지탈 변환기 Download PDF

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Abstract

내용없음

Description

논리 문턱전압을 이용한 아날로그/디지탈 변환기
제1도는 종래 축차형 아날로그/디지탈 변환기 회로구성도.
제2도는 본 발명의 아날로그/디지탈 변환기 회로구성도.
제3도와 제4도는 제2도의 입력클럭펄스에 따른 디지탈 부호값을 나타낸 그래프도.
* 도면의 주요부분에 대한 부호의 설명
11 : 감산 및 증폭회로 12 : 디코더
13 : 쉬프트레지스터 14 : 홀딩레지스터
15 : 제어회로 16 : 디지탈 /아날로그 변환기
11-13 : 인버터
본 발명은 아날로그/디지탈변환기에 관한 것으로 특히, 문턱전압(Threshold Voltage)을 이용하여 디코더에서 한 클럭주기에 2비트씩 디코딩하고 이를 홀딩레지스터에 출력시켜 아날로그신호가 디지탈 신호로 변화되는 시간을 비교적 빠르게 함과 아울러 회로구성을 축소화시키기 위한 논리문턱전압을 이용한 아날로그/디지탈변환기에 관한 것이다.
제1도는 종래 축차형 아날로그/디지탈변환기 회로 구성도로서, 이에 도시된 바와같이 입력신호인 아날로그신호(VA)가 비교기(1)의 비반전단자(+)에 입력되어 그 비교기(1)의 출력신호가 클럭신호(CLK)와 시작/정지신호(S/S)가 인가되는 제어회로(2)에 입력되고, 그 제어회로(2)의 출력신호가 쉬프트레지스터(3a)와 홀딩레지스터(3b)로 구성되는 레지스터부(3)를 통해 비트단자(b1)(b2)....(bn)에 디지탈 신호로 출력됨과 아울러 디지탈 /아날로그 변환기(4)에 입력되고, 상기 디지탈 /아날로그변환기(4)의 출력은 다시 비교기 (1)의반전단자(-)에 입력되게 구성된다.
이와같이 구성된 종래 축자형 아날로그/디지탈 변환기에 있어서, 전원이 인가된 상태에서 클럭신호(CLK)의 첫클럭이 제어회로(2)에 인가되면, 비교기(1)의 출력신호에 따른 제어회로(2)의 출력신호가 레지스터부(3)에 구성된 쉬프트레지스터(3a)로 인가되고, 이때 상기 비교기(1)의 출력신호가 하이이면 쉬프트레지스터(3a)의 값은 1φφ....φφ이고, 이값은 n비트의 홀딩레지스터(3b)에 저장되어 비트단자(b1-bn)로 출력됨과 동시에 디지탈 /아날로그변환기(4)를 통해서 아날로그신호로 변환된 후 비교기(1)의 반전단자(-)에 인가되고, 이에따라 비교기(1)는 입력되는 아날로그신호(VA)와 디지탈 /아날로그변환기(4)로 부터 출력된 아날로그신호를 비교하여, 그 비교결과에 따라 하이신호 또는 로우신호를 출력하고, 이 비교기(1)의 출력신호가 제어회로(2)에 입력된다.
따라서, 이때 클럭신호(CLK)의 두 번째 클럭이 인가되면 상기 비교기(1)의 출력신호에 따른 제어회로(2)의 출력신호가 쉬프트 레지스터(3a)에 인가되어 쉬프트된다.
이때, 상기 비교기(1)의 출력이 하이신호이면 쉬프트레지스터(3a)의 값은 11φφφ....φφφ이고, 로우신호이면 쉬프트 레지스터(3a)의 값은 φ1φφφφ....φφφ가 된다.
이 쉬프트레지스터(3a)의 값은 홀딩레지스터(3b)에 저장되어 비트단자(b1-bn)로 출력됨과 동시에 디지탈 /아날로그 변환기(4)를 통해 아날로그 신호로 변환되어 비교기(1)의 반전단자(-)에 인가된다.
이와같은 방법으로 n비트 아날로그/디지탈변환기일 경우 n번을 반복하면 n비트의 디지탈 값을 얻을 수 있다.
그러나 이와같은 종래 축차형 아날로그/디지탈변환기는 n비트일 경우 변환속도가 n클럭시간만큼 지연되는 문제점과 크기가 큰 비교기를 사용함으로 인해 회로의 복잡성이 따르는 문제점이 있었다.
본 발명은 이와같은 종래의 문제점을 해결하기 위하여, 감산 및 증폭회로에 입력아날로그신호와 궤환입력되는 디지탈 /아날로그변환기의 출력 신호가 입력되게 접속하고, 상기 감산 및 증폭회로의 출력에는 각기 문턱전압이 다르게 설정된 복수개의 인버터를 병렬로 연결한후 그 복수개 인버터의 출력신호를 한클럭주기에 2비트의 디지탈 신호로 디코딩하여 홀딩레지스터로 출력하도록 함으로써 변환시간을 줄일 수 있게한 논리문턱전압을 이용한 아날로그/디지탈 변환기를 창안한 것으로, 이를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
제2도는 본 발명의 아날로그/디지탈변환기 회로구성도로서, 이에 도시한 바와같이 입력신호인 아날로그신호(VA)에 디지탈 /아날로그 변환기(16)의 출력신호를 감산시켜 증폭시키는 감산 및 증폭회로(11)의 출력은 문턱전압(VTH)이 각기 다르게 설정된 인버터(I1)(I2)(I3)의 입력에 공통연결하고, 그 인버터(I1)(I2)(I3)의 출력은 디코더(12)를 통해 2비트로 디코딩된후 n비트의 홀딩레지스터(14)에 저장되어 비트단자(b1-bn)로 출력되고 상기 n비트의 홀딩레지스터(14)와 입출력가능하게 연결된 제어회로(15)의 출력은 쉬프트레지스터(13)를 통해 상기 디지탈 /아날로그 변환기(16)의 입력에 연결하여 구성한다.
이와같이 구성된 본 발명의 동작과 그에 따른 효과를 설명하면 다음과 같다.
전원이 인가된 상태에서, 감산 및 증폭회로(11)는 아날로그신호(VA)에 디지탈 /아날로그 변환기(16)의 출력신호를 감산하여 증폭하고, 이 감산 및 증폭회로(11)의 출력신호가 문턱전압(VTH)이 각기 다르게 설정된 인버터(I1)(I2)(I3)의 입력으로 인가된다. 이때 아날로그신호(V/A)의 전위에 따른 감산 및 증폭회로(11)의 출력신호 전위에 따라 문턱전압(VTH)이 다르게 설정된 인버터(I1)(I2)(I3)의 출력값이 달라지게 되는데, 여기서 인버터(I1)의 문턱전압(VTH1)을
Figure kpo00002
인버터(I2)의 문턱전압(VTH2)은
Figure kpo00003
인버터(I3)의 문턱전압(VTH3)은
Figure kpo00004
(여기서 VFS는 풀스케일 전압이다.)로 각각 설정되었다고 가정하면, 상기 아날로그신호(VA)에 따른 감산 및 증폭회로(11)의 출력신호 전위가 인버터(I1)의 문턱전압(VTH1)이상으로 될 때 인버터(I1)(I2)(I3)에서 모두 저전위 신호가 출력되어, 디코더(12)에서 0 0으로 디코딩된 후 n비트로 구성된 홀딩레지스터(14)의 최상위 2비트단자(b1)(b2)에 저장된다. 또한 감산 및 증폭회로(11)의 출력신호 전위가 인버터(I2)의 문턱전압(VTH2)보다는 높고 인버터(I1)의 문턱전압(VTH1)보다 낮을때는 인버터(I1)에서 고전위 신호가 출력되고 인버터(I2),(I3)에서 저전위신호가 출력되어, 디코더(12)에서 1로 디코딩된 후 홀딩레지스터(14)의 최상위 2비트단자(b1)(b2)에 저장되며, 또한 감산 및 증폭회로(11)의 출력신호 전위가 인버터(I3)의 문턱전압(VTH3)보다는 높고 인버터(I2)의 문턱전압(VTH2)보다 낮을때는 인버터(I1),(I2)에서 고전위신호가 출력되고 인버터(I3)에서 저전위신호가 출력되어, 디코더(12)를 통해 0으로 디코딩된후 홀딩레지스터(14)의 최상위 2비트단자(b1)(b2)에 저장되고, 또한 감산 및 증폭회로(11)의 출력신호전위가 인버터(I3)의 문턱전압(VTH3)보다 낮으면 인버터(I1),(I2),(I3)에서 모두 고전위신호가 출력되어, 디코더(12)를 통해11로 디코딩된후 홀딩레지스터(14)의 최상위 2비트단자(b1),(b2)에 저장된다.
이와같이 홀딩레지스터(14)의 최상위 비트단자(b1)(b2)에 저장된 디지탈 신호는 제어회로(15)를 통해 쉬프트레지스터(13)에 저장됨과 동시에 디지탈 /아날로그 변환기(16)를 통해 아날로그신호로 변환됨에 있어서, 만일 홀딩레지스터(14)의 최상위 비트단자(b1)(b2) 값이 1,1 상태면 디지탈/아날로그 변환기(16)의 출력신호값은
Figure kpo00005
이고, 1,0 상태이면
Figure kpo00006
, 0.1상태면
Figure kpo00007
, 0 ; 0상태면
Figure kpo00008
값으로 출력이 되어, 감산 및 증폭회로(11)에서 아날로그신호(VA)에 감산된 후 증폭되어 출력된다. 이때 감산 및 증폭회로(11)의 출력은 아날로그 신호(VA)값에 따라서 0V에서 풀스케일값을 갖고 인버터(I1)(I2)(I3)에 인가된다.
따라서, 상기의 설명에서와 같이 그 감산 및 증폭회로(11)의 출력신호에 따라 인버터(I1-I3)의 출력값이 변화되어 디코더(2)에 입력되고, 이에따라 두 번째 클럭주기에 동기를 맞춰 2비트로 디코딩된후 홀딩레지스터(14)의 최상위 세 번째와 네 번째 비트단자(b3)(b4)에 저장이 된다.
위와같은 방법으로 계속 순차적으로 수행하면 홀딩레지스터(14)에서 n비트의 디지탈부호를 얻을 수 있다.
이와같이 본 발명은 복수개 인버터의 놀리문턱전압을 이용하여 한 클럭주기에 2비트로 디코딩하여 홀딩레지스터의 비트단자로 2비트씩 저장함으로써 아날로그신호가 디지탈 신호로 변환되는 시간을 줄일 수 있고, 또한 크기가 큰 비교기를 사용치 않으므로 인하여 면적을 줄일 수 있는 효과가 있다.

Claims (1)

  1. 입력되는 아날로그신호에 궤환입력되는 디지탈/아날로그변환기(16)의 출력신호를 감산하여 증폭하는 감산 및 증폭회로(11)와, 상기 감산 및 증폭회로(11)의 출력신호를 각기 다른 문턱전압을 갖고 각기 반전하여 출력하는 인버터(I1-I3)와, 상기 인버터(I1-I3)의 출력신호를 2비트로 디코딩하는 디코더(12)와, 상기 디코더(12)에서 디코딩된 신호를 순차로 저장하여 비트단자(b1-bn)로 출력하는 홀딩레지스터(14)와, 상기 디코더(12) 및 홀딩레지스터(14)를 제어함과 아울러 상기 홀딩레지스터(14)에 저장된 디지탈 신호를 입력받아 출력하는 제어회로(15)와, 상기 제어회로(15)의 출력신호를 저장하여 상기 디지탈/아날로그 변화기(16)에 입력하는 쉬프트 레지스터(13)로 구성하여 된 것을 특징으로 하는 논리문턱전압을 이용한 아날로그/디지탈변환기.
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