JPS58142622A - アナログ・デジタル変換器 - Google Patents
アナログ・デジタル変換器Info
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- JPS58142622A JPS58142622A JP2541682A JP2541682A JPS58142622A JP S58142622 A JPS58142622 A JP S58142622A JP 2541682 A JP2541682 A JP 2541682A JP 2541682 A JP2541682 A JP 2541682A JP S58142622 A JPS58142622 A JP S58142622A
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- H03—ELECTRONIC CIRCUITRY
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- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
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- H03M1/34—Analogue value compared with reference values
- H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
- H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
- H03M1/362—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider
- H03M1/365—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider the voltage divider being a single resistor string
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、電圧分圧器を用いた並列比較型アナログ・デ
ジタル（以下Ａ／１）とｄピす）変換器に関する。
ジタル（以下Ａ／１）とｄピす）変換器に関する。
第１図は並列比較型Ａ ／ Ｉ）変換器の構成の一例で
、Ｎ−３の場合である。ここでＮはＡ／Ｄ変換器の有す
るビット数である。同図中１０は電圧分圧器で複数の抵
抗１２〜１９で構成され、それらの抵抗間の接続点はそ
れぞれ出力２０〜２７を形成する。また、電圧分圧器ｌ
Ｏは鳩準電圧ＶＢと接地磁位Ｇ Ｎ Ｄ ＋ｔｎに接続
されている。さらに電圧分圧器１０の複数の出力２０〜
２７は複数の比１咬器３０〜３７の比較基準入力端子に
それぞｎ接続されている。５０はｆｎ Ｉ＆検出論理回
１賂で６故のロジックゲート４０〜４７で構成され、前
記位置検出論理回路５０の出力は第ｌの符号変換回路１
５１に接続され、第１の符号変換回路１５１の出力はデ
ジタル出力２５２〜２５４を持つ第２の符号変換回路２
５１に接続されている。以下第１図に従って動作を説明
する。
、Ｎ−３の場合である。ここでＮはＡ／Ｄ変換器の有す
るビット数である。同図中１０は電圧分圧器で複数の抵
抗１２〜１９で構成され、それらの抵抗間の接続点はそ
れぞれ出力２０〜２７を形成する。また、電圧分圧器ｌ
Ｏは鳩準電圧ＶＢと接地磁位Ｇ Ｎ Ｄ ＋ｔｎに接続
されている。さらに電圧分圧器１０の複数の出力２０〜
２７は複数の比１咬器３０〜３７の比較基準入力端子に
それぞｎ接続されている。５０はｆｎ Ｉ＆検出論理回
１賂で６故のロジックゲート４０〜４７で構成され、前
記位置検出論理回路５０の出力は第ｌの符号変換回路１
５１に接続され、第１の符号変換回路１５１の出力はデ
ジタル出力２５２〜２５４を持つ第２の符号変換回路２
５１に接続されている。以下第１図に従って動作を説明
する。
まず、アナログ入力電圧Ｖｓが異なった比較基準を持つ
複数の比較ａ３０〜３７に同時に印加される。するとア
ナログ入力電ｊ玉Ｖｓが比較基準より大きい比＄１２器
の出力は１代レベル、すなわち“０＃となり、逆にアナ
ログ入力電圧Ｖｓ が比較基準より小さい比較器の出力
は高レベル、すなわち“１＃となる。従って、複数の比
較器３０〜３７はアナログ入力電圧Ｖｓ の値によって
その出力が“０＃になる比較器と“１”になる比較器に
分けられる。
複数の比較ａ３０〜３７に同時に印加される。するとア
ナログ入力電ｊ玉Ｖｓが比較基準より大きい比＄１２器
の出力は１代レベル、すなわち“０＃となり、逆にアナ
ログ入力電圧Ｖｓ が比較基準より小さい比較器の出力
は高レベル、すなわち“１＃となる。従って、複数の比
較器３０〜３７はアナログ入力電圧Ｖｓ の値によって
その出力が“０＃になる比較器と“１”になる比較器に
分けられる。
そこで、位＋１検出論理回路５０は、出力が“０″にな
っている比較器と“ｌ”となっている比較器の境界を検
出し、ロジックゲート４０〜４７のうち境界の位置に対
応したゲートの出力を“ｌＩＴとする。この位置検出論
理回路５０の出力を第１の符号変換回路１５１で符号化
し３ビツトのデジタル信号を育ている。ところで、この
第１の符号変換回路１５１には第２図ｉａｌに示す読取
り専用メモリ（ＲＯＭ）型符号化器が使用でき、その符
号が第２図（１））に示すグレイコードで構成されてい
る。
っている比較器と“ｌ”となっている比較器の境界を検
出し、ロジックゲート４０〜４７のうち境界の位置に対
応したゲートの出力を“ｌＩＴとする。この位置検出論
理回路５０の出力を第１の符号変換回路１５１で符号化
し３ビツトのデジタル信号を育ている。ところで、この
第１の符号変換回路１５１には第２図ｉａｌに示す読取
り専用メモリ（ＲＯＭ）型符号化器が使用でき、その符
号が第２図（１））に示すグレイコードで構成されてい
る。
従って第１の符号変［６の出力がグレイコードであるた
め第２の符号変換回路２５１で通常の２進コードに再変
換することによりアナログ入力電圧Ｖｓのアナログ・デ
ジタル変換出力をイ坪ている。
め第２の符号変換回路２５１で通常の２進コードに再変
換することによりアナログ入力電圧Ｖｓのアナログ・デ
ジタル変換出力をイ坪ている。
ところで、グレイコードをバイナリ−コードに変換する
第２の符号変換回路２５１は第３図のようにエクスクル
−シブオアゲートで構成されている。しかし、使用する
エクスクル−シブオアゲートが第３図のようにシリーズ
に接続されていると、−Ｆ位ビットから順々に値が決ま
って行くことになり最終的な出力結果が得られるまでに
時間がかかるととＫなる。すなわち、エクスクル−７プ
オアゲ一ト１段あたりの遅延時間をｔｄ とすると、
第２の符号変換回路の最終的な出力結束が得られるまで
の時間ｔｃ はＡ／ｆ）変換２１の有するビット数をＮ
とするとｌｌ１式で表わされ ｔｅ ＝ （Ｎ ｌ ） ｔａ ・・・・
・・・・・・・・・・・ｆｉｌこの間の第２の丹号変換
器２５１の出力データは不確定なため、読み出しするこ
とができないことになる。
第２の符号変換回路２５１は第３図のようにエクスクル
−シブオアゲートで構成されている。しかし、使用する
エクスクル−シブオアゲートが第３図のようにシリーズ
に接続されていると、−Ｆ位ビットから順々に値が決ま
って行くことになり最終的な出力結果が得られるまでに
時間がかかるととＫなる。すなわち、エクスクル−７プ
オアゲ一ト１段あたりの遅延時間をｔｄ とすると、
第２の符号変換回路の最終的な出力結束が得られるまで
の時間ｔｃ はＡ／ｆ）変換２１の有するビット数をＮ
とするとｌｌ１式で表わされ ｔｅ ＝ （Ｎ ｌ ） ｔａ ・・・・
・・・・・・・・・・・ｆｉｌこの間の第２の丹号変換
器２５１の出力データは不確定なため、読み出しするこ
とができないことになる。
本発明の目的は、第２の符号変換回路の出力の不確定期
間にかかわらず、いつでもデータの読み出しが可能な並
列比較型Ａ／Ｄ変換器を提供することにある。
間にかかわらず、いつでもデータの読み出しが可能な並
列比較型Ａ／Ｄ変換器を提供することにある。
本発明による並列比較Ａ／Ｄ変換器は、基準電圧ＶＲと
接地電位ＧＮＤ間に２Ｎ１固直列に接続された電圧分圧
器と該電圧分圧器のそれぞれの接続点からの出力を基準
値とする２Ｎ個の比較器とこれら比較器の出力を受ける
第１の符号変換回路と ５− 該第１の符号変換回路の出力をさらに符号変換する第２
の符号変換回路とで構成され、前記第２の符号変換回路
の入力に第１のラッチ回路が設けられ、さらに前記第２
の符号変換回路の出力に第２のラッチ回路が設けられ、
しかも前記第１のラッチ回路と前記第２のラッチ回路と
が互いに逆相のクロックで動作することを特徴とする。
接地電位ＧＮＤ間に２Ｎ１固直列に接続された電圧分圧
器と該電圧分圧器のそれぞれの接続点からの出力を基準
値とする２Ｎ個の比較器とこれら比較器の出力を受ける
第１の符号変換回路と ５− 該第１の符号変換回路の出力をさらに符号変換する第２
の符号変換回路とで構成され、前記第２の符号変換回路
の入力に第１のラッチ回路が設けられ、さらに前記第２
の符号変換回路の出力に第２のラッチ回路が設けられ、
しかも前記第１のラッチ回路と前記第２のラッチ回路と
が互いに逆相のクロックで動作することを特徴とする。
以下図面に従って本発明の詳細について説明するＯ
まず、アナログ入力電圧Ｖｓが異なった比較基準を持つ
複数の比較６３０〜３７に同時に印加される。すると、
アナログ入力電圧Ｖ８が比較基準より大きい比較器の出
力は低レベル、すなわち“Ｏ”となり、逆にアナログ入
力電圧ＶＳが比較基準よシ小さい比較器の出力は高レベ
ルすなわち“ｌ”となる。従って、複数の比較器３０〜
３７はアナログ人力′１圧Ｖｓの１直によってその出力
が“０″になる比較器と“ｌ”になる比１１Ｉ！２器に
分けられる。
複数の比較６３０〜３７に同時に印加される。すると、
アナログ入力電圧Ｖ８が比較基準より大きい比較器の出
力は低レベル、すなわち“Ｏ”となり、逆にアナログ入
力電圧ＶＳが比較基準よシ小さい比較器の出力は高レベ
ルすなわち“ｌ”となる。従って、複数の比較器３０〜
３７はアナログ人力′１圧Ｖｓの１直によってその出力
が“０″になる比較器と“ｌ”になる比１１Ｉ！２器に
分けられる。
そこで位置検出論理回路５０は、出力が“０＃になって
いる比較器と“ｌ”となっている比較器の ６− 境界を検出し、ロジックゲート４０〜４７のうち境界の
位＋ｆｌ Ｉ／（対応したゲートの出力ｅｌとする。
いる比較器と“ｌ”となっている比較器の ６− 境界を検出し、ロジックゲート４０〜４７のうち境界の
位＋ｆｌ Ｉ／（対応したゲートの出力ｅｌとする。
この位置検出論理回路５０の出力ｆ、ｆ：ｆ号が第２図
（ｂ）に示すグレイコードである第２図ｉａｌに示す読
み取り専用メモリ型で構成されている第１の符号変換回
路１５１で符号化して３ビツトのデジタル信号を得てい
る。ここで、第２の符号変換回Ｍ ２５１の入力に設け
られた第１のラッチ回路３５１が第５図Ｕ）に示すクロ
ックに同期して前記第１の符号変換回路１５１の出力デ
ータを第５図（２）に示すタイミングでラッチし、前記
第２の符号変換回路２５１が通常の２進コードに再変換
する。前記再変換されたデータは、・Ａ２の符号変換回
路２５１の出力に設けられた第２のラッチ回路４５１に
よって、やはり第５図（１）に示すクロックに同期して
、しかも第５図（４）に示すタイミングでラッチされ、
アナログ入力電圧Ｖｓのアナログ・デジタル変換出力と
なっている。このように、本発明の特徴は位置検出回路
５０の出力をグレイコードを用いた第１の符号変換回路
１５１で一度グレイコードに変換した後第２の１１号変
換回路２５１に直接入力するのではなく、まず第１のラ
ッチ回路３５１でラッチした後に第２の符号変換回路２
５１に入力してグレイコードから２進コードに再変換し
、さらに前記、Ｊ２の符号変換回路２５１の出力を第２
のラッチ回路４５１で前記第１のラッチ回路３５１とは
逆相でラッチすることにあり、この特徴は第２の符号変
換回路２５１で発生する出力データの不確定期間ｔ０に
かかわらず常にアナログ−デジタル変換データを４抗み
出すことができ、従って並列比較型Ａ／Ｄ変換器が本来
持っている高速性をそこなうことがないという大きな効
果をもたらす。
（ｂ）に示すグレイコードである第２図ｉａｌに示す読
み取り専用メモリ型で構成されている第１の符号変換回
路１５１で符号化して３ビツトのデジタル信号を得てい
る。ここで、第２の符号変換回Ｍ ２５１の入力に設け
られた第１のラッチ回路３５１が第５図Ｕ）に示すクロ
ックに同期して前記第１の符号変換回路１５１の出力デ
ータを第５図（２）に示すタイミングでラッチし、前記
第２の符号変換回路２５１が通常の２進コードに再変換
する。前記再変換されたデータは、・Ａ２の符号変換回
路２５１の出力に設けられた第２のラッチ回路４５１に
よって、やはり第５図（１）に示すクロックに同期して
、しかも第５図（４）に示すタイミングでラッチされ、
アナログ入力電圧Ｖｓのアナログ・デジタル変換出力と
なっている。このように、本発明の特徴は位置検出回路
５０の出力をグレイコードを用いた第１の符号変換回路
１５１で一度グレイコードに変換した後第２の１１号変
換回路２５１に直接入力するのではなく、まず第１のラ
ッチ回路３５１でラッチした後に第２の符号変換回路２
５１に入力してグレイコードから２進コードに再変換し
、さらに前記、Ｊ２の符号変換回路２５１の出力を第２
のラッチ回路４５１で前記第１のラッチ回路３５１とは
逆相でラッチすることにあり、この特徴は第２の符号変
換回路２５１で発生する出力データの不確定期間ｔ０に
かかわらず常にアナログ−デジタル変換データを４抗み
出すことができ、従って並列比較型Ａ／Ｄ変換器が本来
持っている高速性をそこなうことがないという大きな効
果をもたらす。
すなわち、第５図のｔ。のタイミングで第１のラッチ回
路３５１によってラッチされたグレイコードのデータは
ただちに第２の符号変換回路２５１によってグレイコー
ドから２進コードへの変換がなされるが、先に６９１．
明したように４３２の符号変換回路２５１は第３図に示
すエクスクル−７ブオアゲートが直列に接続された構成
となっているために、前記エクスクル−ノブオアゲート
１段あたりの遅延時間をｔ、１とし、Ａ／Ｄ変換器の有
するビット数をＮとすると第２の符号変換回路２５１で
最終的な出力結果が得られるまでの時間ｔｃはｔｃ＝（
Ｎ−１）ｔａ と表わされ、この間第２の符号変換回
路２５１の出力は不定状態となる。ところで、並列比較
型Ａ／Ｄ変１実器は通常連続的に変萌を行なっており、
第２の符号変換回路２５１の出力が不定となるｔ。から
ｔ、の期間は、前記第２の符号変換回ｌｌ！１３２５１
の出力に設けられた第２のラッチ回Ｍ４５１は第５図の
１−１のタイミングでラッチした前回の変換データを保
持し続け、ｔｌのタイミングで前記第２の符号′＆庚回
路２５１の出力データをあらためてラッチし、その後１
３，１．・・・・・・とラッチをくりかえしていくため
、外部からは第２の符号変換回路２５１で発生するデー
タの不定時間１ｃ を考慮することなくデータを読み
出すことができるようになる。ところで、第１のラッチ
回路３５１が第１の符号変換回路１５１の出力データを
ラッチするタイミングｔ（ｏ十ｚｎ）と第２のラッチ回
路４５１が第２の符号変換回路２５１の出〜 ９− カデータをラッチするタイミングｊ （ｉ＋２゜）との
時間差′Ｐを、第２の符号変換回路２５１で発生するデ
ータの不定時間ｔｅ よりも長く設定することはいう
までもない。ここでｎ＝０．ｌ、２，３．・・・である
。ここで、本発明による一Ｊｌのラッチ回路と第２の符
号変換回路及び第２のラッチ回路の具体的構成の一例を
第６図に示す。第６図において第１のラッチ回路３５１
は複数のラッチ回路りで構成され、同様に第２のラッチ
回路４５１も複数のラッチ回路りで構成されさらに第１
のラッチ回路３５１と第２のラッチ回路４５１とがクロ
ックによって逆相に動作するように構成さ扛ている。ま
た、第２の符号変換回路２５１は従来と同じエクスクル
−シブオアゲートが直列に接続された構成となっている
。個々のランチ回路りの一例を第７図に示す。ラッチ回
路りとラッチ回路りとはクロックの極性が逆となるだけ
で構成は同一とすることができる。
路３５１によってラッチされたグレイコードのデータは
ただちに第２の符号変換回路２５１によってグレイコー
ドから２進コードへの変換がなされるが、先に６９１．
明したように４３２の符号変換回路２５１は第３図に示
すエクスクル−７ブオアゲートが直列に接続された構成
となっているために、前記エクスクル−ノブオアゲート
１段あたりの遅延時間をｔ、１とし、Ａ／Ｄ変換器の有
するビット数をＮとすると第２の符号変換回路２５１で
最終的な出力結果が得られるまでの時間ｔｃはｔｃ＝（
Ｎ−１）ｔａ と表わされ、この間第２の符号変換回
路２５１の出力は不定状態となる。ところで、並列比較
型Ａ／Ｄ変１実器は通常連続的に変萌を行なっており、
第２の符号変換回路２５１の出力が不定となるｔ。から
ｔ、の期間は、前記第２の符号変換回ｌｌ！１３２５１
の出力に設けられた第２のラッチ回Ｍ４５１は第５図の
１−１のタイミングでラッチした前回の変換データを保
持し続け、ｔｌのタイミングで前記第２の符号′＆庚回
路２５１の出力データをあらためてラッチし、その後１
３，１．・・・・・・とラッチをくりかえしていくため
、外部からは第２の符号変換回路２５１で発生するデー
タの不定時間１ｃ を考慮することなくデータを読み
出すことができるようになる。ところで、第１のラッチ
回路３５１が第１の符号変換回路１５１の出力データを
ラッチするタイミングｔ（ｏ十ｚｎ）と第２のラッチ回
路４５１が第２の符号変換回路２５１の出〜 ９− カデータをラッチするタイミングｊ （ｉ＋２゜）との
時間差′Ｐを、第２の符号変換回路２５１で発生するデ
ータの不定時間ｔｅ よりも長く設定することはいう
までもない。ここでｎ＝０．ｌ、２，３．・・・である
。ここで、本発明による一Ｊｌのラッチ回路と第２の符
号変換回路及び第２のラッチ回路の具体的構成の一例を
第６図に示す。第６図において第１のラッチ回路３５１
は複数のラッチ回路りで構成され、同様に第２のラッチ
回路４５１も複数のラッチ回路りで構成されさらに第１
のラッチ回路３５１と第２のラッチ回路４５１とがクロ
ックによって逆相に動作するように構成さ扛ている。ま
た、第２の符号変換回路２５１は従来と同じエクスクル
−シブオアゲートが直列に接続された構成となっている
。個々のランチ回路りの一例を第７図に示す。ラッチ回
路りとラッチ回路りとはクロックの極性が逆となるだけ
で構成は同一とすることができる。
以上説明してきたように５本発明は従来の並列比較型Ａ
／Ｄ変換器のように第２の符号変換回路１０− で発生する不確定データを考慮しなからＡ／Ｄ変換デー
タを絖み出す必要はなく、いつでもＡ／Ｄ変換データを
仇み出すことができ、従って並列比較型Ａ／Ｄ変換器が
本来持っている高速性をそこなうことがなく、シかも特
殊な回路を必要としないため、比較的構成の簡単な、モ
ノリンツク集積回路として構成することが容易な並列比
較型Ａ／Ｄ変換器を提供でき、本発明のもたらす効果は
非常に大きい。
／Ｄ変換器のように第２の符号変換回路１０− で発生する不確定データを考慮しなからＡ／Ｄ変換デー
タを絖み出す必要はなく、いつでもＡ／Ｄ変換データを
仇み出すことができ、従って並列比較型Ａ／Ｄ変換器が
本来持っている高速性をそこなうことがなく、シかも特
殊な回路を必要としないため、比較的構成の簡単な、モ
ノリンツク集積回路として構成することが容易な並列比
較型Ａ／Ｄ変換器を提供でき、本発明のもたらす効果は
非常に大きい。
第１図は提案されている並列比較比較方式の構成を示す
ブロック図、第２図ｆａｌ 、 Ｉｂ）はグレイコード
による読取り専用メモリ型符号変換回路および変換の例
を示す図、第３図はグレイコードをバイナリ−コードに
変換する符号変換回路の一例を示す図、第４図は本発明
による並列比較方式の構成を示すブロック図、第５図は
本発明によるＡ／Ｄ変換方式のタイムチャート、第６図
は本発明によるラッチ回路と符号変換ＩｇＩ＠の構成の
一例、第７図はラッチ回路の構成の一例を示す図である
。 図において、１０・旧・・電圧分圧器、１２〜１９・・
・・・・抵抗、３０〜３７・・・山比較器、５０・川・
・位置検出論理回路、１５１・・川・第１の符号変換回
路、２５１・・・・・・第２の符号変換回路、３５１・
・団・第１のラッチ回路、４５１・・川・第２のラッチ
回路。 佑 ／ 図 猶 Ｚ 図 （ａ） 劉 ６図 占 （：１０ｒｋ 名 ７叱 乙 ±
ブロック図、第２図ｆａｌ 、 Ｉｂ）はグレイコード
による読取り専用メモリ型符号変換回路および変換の例
を示す図、第３図はグレイコードをバイナリ−コードに
変換する符号変換回路の一例を示す図、第４図は本発明
による並列比較方式の構成を示すブロック図、第５図は
本発明によるＡ／Ｄ変換方式のタイムチャート、第６図
は本発明によるラッチ回路と符号変換ＩｇＩ＠の構成の
一例、第７図はラッチ回路の構成の一例を示す図である
。 図において、１０・旧・・電圧分圧器、１２〜１９・・
・・・・抵抗、３０〜３７・・・山比較器、５０・川・
・位置検出論理回路、１５１・・川・第１の符号変換回
路、２５１・・・・・・第２の符号変換回路、３５１・
・団・第１のラッチ回路、４５１・・川・第２のラッチ
回路。 佑 ／ 図 猶 Ｚ 図 （ａ） 劉 ６図 占 （：１０ｒｋ 名 ７叱 乙 ±
Claims (2)
- （１） アナログ入力信号の入力手段と、基準電圧と
接地電位間に複数の直列に接続された電圧分圧器のそれ
ぞれの出力点からの゛成用を基準１直とする複数の比較
器と、該比較器の出力を受ける第１の符号変換回路と該
第１の符号変換回路の出力を受けてさらに符号変換を行
なう第２の符号変換回路とで構成され、前記第１の符号
変換回路が２Ｎ個の入力信号をＮビットのグレイコード
に変換するように構成され、しかも第２の符号変換回路
がＮビットのグレイコードｉＮビットの２進コードに変
換するように構成されているアナログ・デジタル変換器
において、前記第１の符号変換回路が読取り専用メモリ
型符号器で構成され、さらに第２の符号変換回路が複数
のエクスクル−シブオアゲートで構成され、しかも前記
第２の符号変換回路の入力に第１のラッチ回路が設けら
れ、さらに前記第２の符号変換回路の出力にも第２のラ
ッチ回路が設けられていることを特徴とするアナログ・
デジタル変換ａ。 - （２）第２の符号変換回路の入力に設けられた第１のラ
ッチ回路と前記第２の符号変換回路の出力に設けられた
第２のラッチ回路とが互に逆相で動作することを特徴と
する特許請求の範囲第ｆｌ）項記載のアナログ・デジタ
ル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2541682A JPS58142622A (ja) | 1982-02-18 | 1982-02-18 | アナログ・デジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2541682A JPS58142622A (ja) | 1982-02-18 | 1982-02-18 | アナログ・デジタル変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58142622A true JPS58142622A (ja) | 1983-08-24 |
| JPH0429258B2 JPH0429258B2 (ja) | 1992-05-18 |
Family
ID=12165334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2541682A Granted JPS58142622A (ja) | 1982-02-18 | 1982-02-18 | アナログ・デジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58142622A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4596978A (en) * | 1983-03-18 | 1986-06-24 | Nec | Parallel comparison type analog to digital converter |
| JPS63232526A (ja) * | 1987-03-20 | 1988-09-28 | Hitachi Ltd | Ａｄ変換器 |
| JPS63234631A (ja) * | 1987-03-23 | 1988-09-29 | Nec Corp | アナログ−デジタル変換器 |
| JPH0255421A (ja) * | 1988-08-20 | 1990-02-23 | Hitachi Ltd | Ｄａ変換器 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2521019Y2 (ja) * | 1990-10-09 | 1996-12-25 | サクラ精機株式会社 | 電話スタンド |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5068046A (ja) * | 1973-10-17 | 1975-06-07 | ||
| JPS57155835U (ja) * | 1981-03-23 | 1982-09-30 |
-
1982
- 1982-02-18 JP JP2541682A patent/JPS58142622A/ja active Granted
Patent Citations (2)
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|---|---|---|---|---|
| JPS5068046A (ja) * | 1973-10-17 | 1975-06-07 | ||
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| US4596978A (en) * | 1983-03-18 | 1986-06-24 | Nec | Parallel comparison type analog to digital converter |
| JPS63232526A (ja) * | 1987-03-20 | 1988-09-28 | Hitachi Ltd | Ａｄ変換器 |
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| JPH0255421A (ja) * | 1988-08-20 | 1990-02-23 | Hitachi Ltd | Ｄａ変換器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0429258B2 (ja) | 1992-05-18 |
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