JPS5921222B2 - アナログ・デジタル変換器 - Google Patents
アナログ・デジタル変換器Info
- Publication number
- JPS5921222B2 JPS5921222B2 JP52066524A JP6652477A JPS5921222B2 JP S5921222 B2 JPS5921222 B2 JP S5921222B2 JP 52066524 A JP52066524 A JP 52066524A JP 6652477 A JP6652477 A JP 6652477A JP S5921222 B2 JPS5921222 B2 JP S5921222B2
- Authority
- JP
- Japan
- Prior art keywords
- level
- output
- signal
- storage circuit
- lower limit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明はアナログ信号をデジタル信号に変換するアナロ
グ・デジタル変換器に関し、特に高速、高精度の符号化
を行うことを可能にした多値帰還形アナログ・デジタル
変換に関する。
グ・デジタル変換器に関し、特に高速、高精度の符号化
を行うことを可能にした多値帰還形アナログ・デジタル
変換に関する。
従来よりアナログ・デジタル（以下Ａ／Ｄ ）変換器と
して逐次帰還型、縦続型、直並列型、計数型等が知られ
ている。
して逐次帰還型、縦続型、直並列型、計数型等が知られ
ている。
逐次帰還型は変換速度の向上が望めず、縦続型は回路規
模が大きくなりすぎ、直並列型も回路規模が大きくなり
すぎるという点で高速、高精度のＡ／Ｄ変換器として各
々欠点を有していた。
模が大きくなりすぎ、直並列型も回路規模が大きくなり
すぎるという点で高速、高精度のＡ／Ｄ変換器として各
々欠点を有していた。
又、計数型は高速の点ではクロック系での面で実現性が
ない。
ない。
そこで、回路規模を小さくし、かつ高速で動作しうるＡ
／Ｄ変換器として同時に複数の符号化を行ない帰還をか
ける方式のＡ／Ｄ変換器が有望となってきた。
／Ｄ変換器として同時に複数の符号化を行ない帰還をか
ける方式のＡ／Ｄ変換器が有望となってきた。
本発明はこの複数の符号化を行ない帰還をかける方式の
Ａ／Ｄ変還器において、より高精度の符号化を行なえる
ことを主なる目的としている。
Ａ／Ｄ変還器において、より高精度の符号化を行なえる
ことを主なる目的としている。
上記、多値帰還形Ａ／Ｄ変換器については、発明者等が
既に特願昭５１−１４２６６８号（昭和５１年１１月２
６日）において効率的な構成方法について提案している
。
既に特願昭５１−１４２６６８号（昭和５１年１１月２
６日）において効率的な構成方法について提案している
。
本発明は、上記出願についで更に改良を施したＡ／Ｄ変
換器について提案するものである。
換器について提案するものである。
まず、上記出願の特徴とする構成は、符号化されるため
のアナログ信号のサンプル値を入力し、該サンプル値と
比較レベルの大小を判別して該判別出力を符号化出力と
するアナログデジタル変換器において、該符号化出力を
入力して符号化範囲の上限を決定する第１のデジタルア
ナログ変換器及び下限を決定する第２のデジタルアナロ
グ変換器と、該第１１第２のデジタルアナログ変換器の
出力値によって決定される符号化範囲を（２Ｎ−１）（
Ｎ：自然数）分割する抵抗網と該抵抗網によって発生さ
れた（２Ｎ−１）個のレベルと該サンプル値を比較し、
その出力を該第１１第２のデジタルアナログ変換器に入
力するとともに符号化信号とする（２Ｎ−１）個の比較
器を含んでなるものである。
のアナログ信号のサンプル値を入力し、該サンプル値と
比較レベルの大小を判別して該判別出力を符号化出力と
するアナログデジタル変換器において、該符号化出力を
入力して符号化範囲の上限を決定する第１のデジタルア
ナログ変換器及び下限を決定する第２のデジタルアナロ
グ変換器と、該第１１第２のデジタルアナログ変換器の
出力値によって決定される符号化範囲を（２Ｎ−１）（
Ｎ：自然数）分割する抵抗網と該抵抗網によって発生さ
れた（２Ｎ−１）個のレベルと該サンプル値を比較し、
その出力を該第１１第２のデジタルアナログ変換器に入
力するとともに符号化信号とする（２Ｎ−１）個の比較
器を含んでなるものである。
上記、出願の基本的構成図を第１図に示す。
この回路の基本的な考え方は遂次比較帰還形か１ビツト
ずつ判定して帰還する（或は存在領域をｌ／２ずつに区
切っていく）のに較べて、ここでは一度にＮ（Ｎ＞１）
ビットずつ判定して帰還（或は存在領域を１／２Ｎずつ
に区切っていく）シようとするものである。
ずつ判定して帰還する（或は存在領域をｌ／２ずつに区
切っていく）のに較べて、ここでは一度にＮ（Ｎ＞１）
ビットずつ判定して帰還（或は存在領域を１／２Ｎずつ
に区切っていく）シようとするものである。
この手順をＬ回繰り返すことによりＭ＝ＬＸＮビットの
符号化ができる。
符号化ができる。
Ｎビットずつの判定を行なうために（２Ｎ−１）ケの比
較器群１１、これらの比較器群１１の出力をＮビットの
２進数に変換するための論理回路１２、及びこれらのＮ
ビットを記憶し次ステツプの判定スレッシュホールドレ
ベルを決定するための第１記憶回路１３及び第２記憶回
路１４、（２Ｎ−１）ケの判定スレッシュホールドレベ
ルを発生するための上限と下限の値を決定するＪ（Ｊ≦
Ｍ）ビットＤ／Ａ変換器１５，１６とそれらＤ／Ａ変換
器１５．１６の出力の間を（２”−１）に等分割するた
めの（２Ｎ−１，）ケの直列抵抗網１７、最終Ｍビット
符号をランチし出力に供するための記憶回路１８、そし
て全体のシーケンスを制御するためのクロック回路１９
よりなる。
較器群１１、これらの比較器群１１の出力をＮビットの
２進数に変換するための論理回路１２、及びこれらのＮ
ビットを記憶し次ステツプの判定スレッシュホールドレ
ベルを決定するための第１記憶回路１３及び第２記憶回
路１４、（２Ｎ−１）ケの判定スレッシュホールドレベ
ルを発生するための上限と下限の値を決定するＪ（Ｊ≦
Ｍ）ビットＤ／Ａ変換器１５，１６とそれらＤ／Ａ変換
器１５．１６の出力の間を（２”−１）に等分割するた
めの（２Ｎ−１，）ケの直列抵抗網１７、最終Ｍビット
符号をランチし出力に供するための記憶回路１８、そし
て全体のシーケンスを制御するためのクロック回路１９
よりなる。
このＡ／Ｄ変換器は帰還比較に較べて部品点数は多くな
るが、個個の部品は低速で安価なものが使用でき、全体
として経済的となる。
るが、個個の部品は低速で安価なものが使用でき、全体
として経済的となる。
本発明は上記のＡ／Ｄ変換器を更に改良したものであり
、その構成は入力アナログ信号のサンプル信号をＭ（Ｍ
＞１）ビットずつ比較ｆ４Ｊ７３１Ｊする比較器群を有
し、該比較器群の出力を順次局部復号器に帰還して符号
化を行う多値帰還形アナログ・デジタル変換器において
、該比較器群により該サンプル信号の比較判別を行った
のち、上限参照レベルを前回比較参照信号の上限レベル
と基準レベルの略中間レベルに、下限参照レベルを前回
比較参照信号の下限レベルと基準レベルの略中間レベル
に設定することを特徴とする。
、その構成は入力アナログ信号のサンプル信号をＭ（Ｍ
＞１）ビットずつ比較ｆ４Ｊ７３１Ｊする比較器群を有
し、該比較器群の出力を順次局部復号器に帰還して符号
化を行う多値帰還形アナログ・デジタル変換器において
、該比較器群により該サンプル信号の比較判別を行った
のち、上限参照レベルを前回比較参照信号の上限レベル
と基準レベルの略中間レベルに、下限参照レベルを前回
比較参照信号の下限レベルと基準レベルの略中間レベル
に設定することを特徴とする。
以下、図面を用いて本発明の説明を行う。
第２図は本発明の一実施例ブロック図である。
本実施例においては同時に２ビツトの符号化を行ない、
最終的に６ビツトのデジタル出力を得る構成について説
明を施す。
最終的に６ビツトのデジタル出力を得る構成について説
明を施す。
本図において第１図と同一部位は同一番号を符した。
２３，２４は記憶回路である。
第３図は本発明を説明するためのタイムチャート、第４
図は本発明を説明するためのＤ／Ａ変換器１５，１６の
出力電圧波形を説明するための図である。
図は本発明を説明するためのＤ／Ａ変換器１５，１６の
出力電圧波形を説明するための図である。
本発明における第２図に示す実施例の動作の概略は第１
図に示す従来例の動作と同様である。
図に示す従来例の動作と同様である。
従来例と異なる点は記憶回路２３．２４に、比較判別動
作を行ったのちにクロック信号ＣＬＫにより所定符号を
強制的に入力し、Ｄ／Ａ変換器１５゜１６の参照電圧レ
ベルを所定値にクランプすることである。
作を行ったのちにクロック信号ＣＬＫにより所定符号を
強制的に入力し、Ｄ／Ａ変換器１５゜１６の参照電圧レ
ベルを所定値にクランプすることである。
第３図ａは標本化周期、ｂは比較器１１の出力タイミン
グ、Ｃはクロック信号ＣＬＫのタイミングを示すタイム
チャートである。
グ、Ｃはクロック信号ＣＬＫのタイミングを示すタイム
チャートである。
第４図の点線Ｂは従来の動作時でのＤ／Ａ変換器出力波
形、実線Ｃは本発明による動作時でのＤ／Ａ変換器出力
波形、実線Ａは入力サンプル信号波形である。
形、実線Ｃは本発明による動作時でのＤ／Ａ変換器出力
波形、実線Ａは入力サンプル信号波形である。
まず始めに従来の動作について説明する。
参照アナログ信号の上限を定めるＶｒｅｆｌは入力アナ
ログ信号の上限である■Ｈ１を出力し、参照イナログ信
号の下限を定めるＶｒｅｆ２は入力アナログ信号の下限
であるＶＬｔを出力し、この２信号より作られる参照信
号と入力信号を比較し、比較器（以下（ｏｍｐ） １〜
３は１ビツト目と２ビツト目の符号化を行なう。
ログ信号の上限である■Ｈ１を出力し、参照イナログ信
号の下限を定めるＶｒｅｆ２は入力アナログ信号の下限
であるＶＬｔを出力し、この２信号より作られる参照信
号と入力信号を比較し、比較器（以下（ｏｍｐ） １〜
３は１ビツト目と２ビツト目の符号化を行なう。
このｃｏｍｐの出力をうけ論理回路１２は２進の符号に
変換し記憶回路１８にたくわえる。
変換し記憶回路１８にたくわえる。
この記憶回路の出力は記憶回路２３゜２４を経由して各
々Ｄ／Ａ変換器１５．１６へ帰還され、次の参照電圧■
１１２．■Ｌ２を出力する。
々Ｄ／Ａ変換器１５．１６へ帰還され、次の参照電圧■
１１２．■Ｌ２を出力する。
この２出力をうけ、ＣＯｍｐ％論理回路、記憶回路、記
憶回路２３．２４は前と同様の操作により、３ビツト目
と４ビツト目の符号化を行ないＤ／Ａ変換器１５，１６
にその結果を帰還する。
憶回路２３．２４は前と同様の操作により、３ビツト目
と４ビツト目の符号化を行ないＤ／Ａ変換器１５，１６
にその結果を帰還する。
この結果をうけてＤ／Ａ変換器１５，１６は３回目の判
定に必要な上限アナログ信号ＶＨ３、下限アナログ信号
ＶＬ３を発生する。
定に必要な上限アナログ信号ＶＨ３、下限アナログ信号
ＶＬ３を発生する。
この出力をうけ、ｃｏｍｐＤ／ＤＭｅｍは前と同様の動
作により５ビツト目と６ビツト目の判定を行なう。
作により５ビツト目と６ビツト目の判定を行なう。
次に本発明による回路動作を説明する。
まず始めに参照アナログ信号の上限を定めるＤ／Ａ変換
器１５は入力アナログ信号の上限である■Ｈ１を出力し
参照アナログ信号の上限を定める。
器１５は入力アナログ信号の上限である■Ｈ１を出力し
参照アナログ信号の上限を定める。
Ｄ／Ａ変換器１６は入力アナログ信号の下限であるＶＬ
ｌを出力し、この２信号より作られる参照信号と入力信
号と入力信号とを比較しｃｏｍｐｌ〜３は１ビツト目と
２ビツト目の符号化を行なう。
ｌを出力し、この２信号より作られる参照信号と入力信
号と入力信号とを比較しｃｏｍｐｌ〜３は１ビツト目と
２ビツト目の符号化を行なう。
この符号化の行なわれた直後にＤ／Ａ変換器出力１５が
強制的にレベルＶｒｅｆｌ−１（第４図図示）をＤ／Ａ
変換器１６の出力は強制的にレベル■ｒｅｆ２−１（第
４図図示）を出力としてだすように記憶回路２３゜２４
を操作する。
強制的にレベルＶｒｅｆｌ−１（第４図図示）をＤ／Ａ
変換器１６の出力は強制的にレベル■ｒｅｆ２−１（第
４図図示）を出力としてだすように記憶回路２３゜２４
を操作する。
すなわち、上限参照レベルを前回比較参照番号の上限レ
ベル■Ｈ１と、該上限レベルｖＨ１と下限レベルｖＬ１
との中間の基準レベルとの間の略中間レベルＶｒｅｆｌ
１に、下限参照レベルを前回比較参照信号の下限レ
ベル■Ｌ１と該基準レベルとの間の略中間レベルＶｒｅ
ｆ２−１に設定する。
ベル■Ｈ１と、該上限レベルｖＨ１と下限レベルｖＬ１
との中間の基準レベルとの間の略中間レベルＶｒｅｆｌ
１に、下限参照レベルを前回比較参照信号の下限レ
ベル■Ｌ１と該基準レベルとの間の略中間レベルＶｒｅ
ｆ２−１に設定する。
一方ｃｏｍｐ出力をうけて論理回路１２及び記憶回路１
８は通常の場合と同一動作をし、強制的に値を変えられ
た記憶回路２３．２４への帰還入力となる。
８は通常の場合と同一動作をし、強制的に値を変えられ
た記憶回路２３．２４への帰還入力となる。
この帰還入力をうけて記憶回路２３゜２４は次回の参照
電圧ｖＨ２，ｖＬ２を出すべく動作を行ないＤ／Ａ変換
器１５．１６は各々ＶＨ２ｒ■Ｌ２を出力する。
電圧ｖＨ２，ｖＬ２を出すべく動作を行ないＤ／Ａ変換
器１５．１６は各々ＶＨ２ｒ■Ｌ２を出力する。
■Ｈ２，■Ｌ２の２つの参照信号を基準とし作られる参
照信号をもとにしてｃｏｍｐ１〜３は前と同様の動作を
行ない、３ビツト目と４ビツト目の符号出力を論理回路
１２へ伝える。
照信号をもとにしてｃｏｍｐ１〜３は前と同様の動作を
行ない、３ビツト目と４ビツト目の符号出力を論理回路
１２へ伝える。
これと同時にＤ／Ａ変換器１５，１６の出力は強制的に
Ｖｒｅ ｆ １−２． Ｖｒｅ ｆ２ ２へを変えられ
帰還符号の伝達を待つ。
Ｖｒｅ ｆ １−２． Ｖｒｅ ｆ２ ２へを変えられ
帰還符号の伝達を待つ。
論理回路１２、記憶回路１８゜２３．２４は前と同様の
動作を動ない結果としてＶｒｅｆｌ 、 Ｖｒｅｆ２の
出力はＶ Ｈ３＋ Ｖ Ｌ３を発生する。
動作を動ない結果としてＶｒｅｆｌ 、 Ｖｒｅｆ２の
出力はＶ Ｈ３＋ Ｖ Ｌ３を発生する。
この２つのアナログ参照電圧をもとにｃｏｍｐ１〜３は
前と同様の動作を行ない５，６ビツト目の符号化が行な
われる。
前と同様の動作を行ない５，６ビツト目の符号化が行な
われる。
以上の本発明により複数の符号化が同時に行なわれ、そ
の符号化出力を帰還する帰還型Ａ／Ｄ変換器において特
性の最も劣化しやすい過渡状態での変化中が抑えられる
ため、整定か早くなり精度の向上が行なえる。
の符号化出力を帰還する帰還型Ａ／Ｄ変換器において特
性の最も劣化しやすい過渡状態での変化中が抑えられる
ため、整定か早くなり精度の向上が行なえる。
また、入力信号の小さな場合には特に２回目の符号化に
要する参照電圧の変化が小さくなり特性の大巾な向上が
行なえる。
要する参照電圧の変化が小さくなり特性の大巾な向上が
行なえる。
また、本発明に要する回路は局部復号器用の記憶回路を
ディジタル的に制御するだけでよいので回路的にも、簡
単で特性の向上には極めて有用である。
ディジタル的に制御するだけでよいので回路的にも、簡
単で特性の向上には極めて有用である。
第１図は従来例、第２図は本発明の一実施例、第３図、
第４図は本発明を説明するためのタイムチャート及び電
圧波形図である。 第２図において２３．２４は記憶回路、ＣＬ Ｋはクロ
ック信号を示す。
第４図は本発明を説明するためのタイムチャート及び電
圧波形図である。 第２図において２３．２４は記憶回路、ＣＬ Ｋはクロ
ック信号を示す。
Claims (1)
- １ 人力アナログ信号のサンプル信号をＭ（Ｍ＞１）ビ
ットずつ比較する比較器群と該比較器群からの出力を記
憶する第１記憶回路と該第１記憶回路出力により該比較
器群への比較参照レベルを制御する局部復号器とを有し
、１回目は該局部復号器より、該入力アナログ信号の上
限レベル、下限レベルを出力し、該入力アナログ信号と
該比較器群により比較し、その結果を該第１記憶回路に
入力し、２回目以降は、該第１記憶回路出力に応じて該
局部復号器より上限及び下限参照レベルを出力する様に
した多値帰還形アナログ・ディジタル変換器において、
該第１記憶回路出力が入力されるとともに所定の値がセ
ットされる第２記憶回路を設け、各符号化ステップの終
了後に該第２記憶回路に上限参照レベルを前回比較参照
信号の上限レベルと基準レベルの略中間レベルに下限参
照レベルを前回比較参照信号の下限レベルと基準レベル
の略中間レベルとする値を書込んで、該局部復号器に与
え、次いで該第１記憶回路出力を該第２記憶回路を経由
して該局部復号器に与え符号化を行なうことを特徴とす
る多値帰還形アナログ・ディジタル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52066524A JPS5921222B2 (ja) | 1977-06-06 | 1977-06-06 | アナログ・デジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52066524A JPS5921222B2 (ja) | 1977-06-06 | 1977-06-06 | アナログ・デジタル変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54963A JPS54963A (en) | 1979-01-06 |
| JPS5921222B2 true JPS5921222B2 (ja) | 1984-05-18 |
Family
ID=13318338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52066524A Expired JPS5921222B2 (ja) | 1977-06-06 | 1977-06-06 | アナログ・デジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5921222B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0369421U (ja) * | 1989-11-07 | 1991-07-10 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59161917A (ja) * | 1983-03-05 | 1984-09-12 | Mamoru Tanaka | 逐次並列型アナログ・デジタル変換器 |
| US6906657B1 (en) * | 2003-12-31 | 2005-06-14 | Intel Corporation | Successive approximation analog-to-digital converter with sample and hold element |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4965767A (ja) * | 1972-10-27 | 1974-06-26 | ||
| JPS5137410U (ja) * | 1974-09-10 | 1976-03-19 |
-
1977
- 1977-06-06 JP JP52066524A patent/JPS5921222B2/ja not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4965767A (ja) * | 1972-10-27 | 1974-06-26 | ||
| JPS5137410U (ja) * | 1974-09-10 | 1976-03-19 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0369421U (ja) * | 1989-11-07 | 1991-07-10 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54963A (en) | 1979-01-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5138319A (en) | Two stage a/d converter utilizing dual multiplexed converters with a common converter | |
| EP0729236B1 (en) | Successive approximation analog-to-digital converter | |
| US4620179A (en) | Method for successive approximation A/D conversion | |
| KR20150027582A (ko) | 연속 접근 방식 아날로그-디지털 변환기 및 아날로그-디지털 변환 방법 | |
| JPS6360568B2 (ja) | ||
| JP2002026731A (ja) | 逐次比較型ａ／ｄコンバータ | |
| US3298014A (en) | Analog to digital converter | |
| CN101621294B (zh) | 一种控制逻辑电路以及一种逐次逼近型模数转换器 | |
| KR100235465B1 (ko) | 플래시형 아날로그-디지탈 변환기 | |
| JPS5921222B2 (ja) | アナログ・デジタル変換器 | |
| US6700523B2 (en) | Analog to digital converter selecting reference voltages in accordance with feedback from prior stages | |
| JPS58142622A (ja) | アナログ・デジタル変換器 | |
| JPS61292420A (ja) | Ａ／ｄ変換器 | |
| JPS5928294B2 (ja) | Ａｄ変換器 | |
| KR100339542B1 (ko) | 고속 아날로그/디지털 변환기 | |
| JPH04235418A (ja) | Ａｄ変換器 | |
| US4290050A (en) | Digital-analog converter utilizing fibonacci series | |
| RU174894U1 (ru) | Аналого-цифровой преобразователь | |
| JPH04129332A (ja) | 逐次比較型ａ／ｄ変換装置 | |
| JPH03159320A (ja) | アナログ―ディジタル変換器 | |
| US4856099A (en) | Ultrafast analog to digital converters | |
| RU2187885C1 (ru) | Аналого-цифровой преобразователь | |
| RU2646356C1 (ru) | Аналого-цифровой преобразователь | |
| RU2178948C2 (ru) | Аналого-цифровой преобразователь логического развертывания | |
| JPS62151025A (ja) | Ａｄ変換回路 |