JPS63232526A - Ａｄ変換器 - Google Patents
Ａｄ変換器Info
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- JPS63232526A JPS63232526A JP62063783A JP6378387A JPS63232526A JP S63232526 A JPS63232526 A JP S63232526A JP 62063783 A JP62063783 A JP 62063783A JP 6378387 A JP6378387 A JP 6378387A JP S63232526 A JPS63232526 A JP S63232526A
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- 230000002401 inhibitory effect Effects 0.000 claims description 3
- 238000000926 separation method Methods 0.000 claims 1
- 238000006243 chemical reaction Methods 0.000 description 12
- 230000005764 inhibitory process Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 7
- 238000000034 method Methods 0.000 description 5
- 241001062872 Cleyera japonica Species 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise
- H03M1/0809—Continuously compensating for, or preventing, undesired influence of physical parameters of noise of bubble errors, i.e. irregularities in thermometer codes
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
- H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
- H03M1/362—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider
- H03M1/365—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider the voltage divider being a single resistor string
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、信号変換回路に関し、特に、並列形高速ＡＤ
変換器（以下ＡＤＣと略称）として使用するのに適した
ものである。
変換器（以下ＡＤＣと略称）として使用するのに適した
ものである。
一般に、並列形ＡＤＣは、第６図に示すようにｎを出力
ビツト数とすれば、（２ｎ−１）レベルに分圧された参
照電圧Ｖ−のそれぞれとアナログ入力電圧ＶＩＮを比較
する（２ｎ−１）（オーバーフローを含む場合は２重１
個）の比較器１０から成る比較器群１と、これらの比較
器からの出カバターンを２進符号に変換する符合変換回
路２から成る。また比較器１０は、参照電圧Ｖ−と入力
信号を比較する部分１１と排他的ＯＲ回路１２から成る
。これらの比較する部分１１の出力は、参照電圧ＶＪ
が入力電圧ＶＩＮより低いところでは全て高電圧（以下
ｕ Ｈｐｐと表示）となり、その逆のところではすべて
低電位となる。隣接するレベルの参照電圧を受ける１対
の比較器の比較部分１１の出力は、排他的ＯＲ回路によ
り一致性が検査される。
ビツト数とすれば、（２ｎ−１）レベルに分圧された参
照電圧Ｖ−のそれぞれとアナログ入力電圧ＶＩＮを比較
する（２ｎ−１）（オーバーフローを含む場合は２重１
個）の比較器１０から成る比較器群１と、これらの比較
器からの出カバターンを２進符号に変換する符合変換回
路２から成る。また比較器１０は、参照電圧Ｖ−と入力
信号を比較する部分１１と排他的ＯＲ回路１２から成る
。これらの比較する部分１１の出力は、参照電圧ＶＪ
が入力電圧ＶＩＮより低いところでは全て高電圧（以下
ｕ Ｈｐｐと表示）となり、その逆のところではすべて
低電位となる。隣接するレベルの参照電圧を受ける１対
の比較器の比較部分１１の出力は、排他的ＯＲ回路によ
り一致性が検査される。
したがって、一連の比較部分１１の出力が“Ｌ”からｕ
Ｈ”に変わる位置に対応する排他的ＯＲ回路１２のみが
“Ｈ”の出力を生じ、他はすべて“Ｌ”を生じる。すな
わち、この“Ｈ”出力を発生する排他的ＯＲ回路は、入
力電圧ｖ！Ｎのレベルに対応する。この出力は符号変換
回路２に供給されるが、この出力が対応する２進符号の
各ビット線に接続し、ワイヤードＯＲをとることにより
符号変換回路２は構成されている。
Ｈ”に変わる位置に対応する排他的ＯＲ回路１２のみが
“Ｈ”の出力を生じ、他はすべて“Ｌ”を生じる。すな
わち、この“Ｈ”出力を発生する排他的ＯＲ回路は、入
力電圧ｖ！Ｎのレベルに対応する。この出力は符号変換
回路２に供給されるが、この出力が対応する２進符号の
各ビット線に接続し、ワイヤードＯＲをとることにより
符号変換回路２は構成されている。
上述した構成によるＡＤ（、では、比較器の比較部１１
はラッチングコンパレータが使用されるが、高速に変化
する入力信号が入力したとき、入力信号が各比較器に到
達するまでの時間のずれや、ラッチングコンパレータへ
のクロック信号の時間的ずれにより１本来ただ一つの比
較器の排他的ＯＲ回路の出力が“Ｈｐｐとなるものが、
２つ以上の排他的ＯＲ回路出力が“Ｈ″となることがあ
る。符号変換回路でＯＲをとっているために、この場合
ディジタル出力は全く別の値となり、いわゆるビット欠
を生じる。これは特に上位ビットの切り換り点で大きな
ビット欠となる０例えば２進符号で“０１１１・・・１
１″となるところが、これの次の値を示す比較器出力も
′Ｈｎとなるとディジタル出力は“０１１１・・・１１
”と“１００・・・ＯＯ″のＯＲをとって“１１１・・
・１１″となり、フルスケールの２分の１の大きな誤差
が生じることになる。
はラッチングコンパレータが使用されるが、高速に変化
する入力信号が入力したとき、入力信号が各比較器に到
達するまでの時間のずれや、ラッチングコンパレータへ
のクロック信号の時間的ずれにより１本来ただ一つの比
較器の排他的ＯＲ回路の出力が“Ｈｐｐとなるものが、
２つ以上の排他的ＯＲ回路出力が“Ｈ″となることがあ
る。符号変換回路でＯＲをとっているために、この場合
ディジタル出力は全く別の値となり、いわゆるビット欠
を生じる。これは特に上位ビットの切り換り点で大きな
ビット欠となる０例えば２進符号で“０１１１・・・１
１″となるところが、これの次の値を示す比較器出力も
′Ｈｎとなるとディジタル出力は“０１１１・・・１１
”と“１００・・・ＯＯ″のＯＲをとって“１１１・・
・１１″となり、フルスケールの２分の１の大きな誤差
が生じることになる。
この影響を避けるために、従来の装置では特願昭６０−
１８１７０７に記載のように、上位ビットの切り換り点
゛を境にして比較器群のブロック分けを行い。
１８１７０７に記載のように、上位ビットの切り換り点
゛を境にして比較器群のブロック分けを行い。
上位ブロック中のいくつかの比較器の出力で下位のブロ
ック出力をゲートする方法がとられていた。
ック出力をゲートする方法がとられていた。
第５図はこの従来の方法を示した図である。比較器群は
いくつかのブロックに分けられ、上位ブロック中のいく
つかの比較器の出力によって下位ブロックの符号変換回
路からの出力がゲートされるようになっている。このゲ
ート方法としては、符号変換回路の第１段のエンコーダ
２１の各ビット線にゲート回路４０を設ける方法がとら
れている。
いくつかのブロックに分けられ、上位ブロック中のいく
つかの比較器の出力によって下位ブロックの符号変換回
路からの出力がゲートされるようになっている。このゲ
ート方法としては、符号変換回路の第１段のエンコーダ
２１の各ビット線にゲート回路４０を設ける方法がとら
れている。
上記従来技術では、上位ブロック中のいくつかの比較器
の出力で作られる禁止信号によって下位ブロックのエン
コーダ出力をゲートする方法がとられていたため、エン
コーダ回路のビット線にゲート回路を設ける必要があり
、また禁止信号でゲートされるブロックの大きさは、チ
ップレイアウトの都合で決まる１つのエンコーダに接続
される比較器の数で決まっていた。上位ブロックからの
禁止信号で下位ブロックからの出力をゲートする方法で
は、同じブロック内でのデータの２重発生によるビット
欠けを防止することができないため。
の出力で作られる禁止信号によって下位ブロックのエン
コーダ出力をゲートする方法がとられていたため、エン
コーダ回路のビット線にゲート回路を設ける必要があり
、また禁止信号でゲートされるブロックの大きさは、チ
ップレイアウトの都合で決まる１つのエンコーダに接続
される比較器の数で決まっていた。上位ブロックからの
禁止信号で下位ブロックからの出力をゲートする方法で
は、同じブロック内でのデータの２重発生によるビット
欠けを防止することができないため。
禁止信号によってゲートされるブロックの大きさはＡＤ
変換器のビット数などに応じて任意に選べることが望ま
れるが、上記従来技術では、この点についての配慮がな
されておらず、ブロックの大きさが大きい場合には、同
一ブロック内でのデータの２重発生による誤りが大きく
なるという問題があった。
変換器のビット数などに応じて任意に選べることが望ま
れるが、上記従来技術では、この点についての配慮がな
されておらず、ブロックの大きさが大きい場合には、同
一ブロック内でのデータの２重発生による誤りが大きく
なるという問題があった。
本発明の目的は、上位ブロックからの禁止信号でゲート
されるブロックの大きさが、チップレイアウトなどによ
らず任意に決められるＡＤ変換器の構成を提供すること
にある。
されるブロックの大きさが、チップレイアウトなどによ
らず任意に決められるＡＤ変換器の構成を提供すること
にある。
上記目的は、上位ブロック中のいくつかの比較器の出力
で下位ブロックの符号変換回路出力をゲートするのでは
なく、上位ブロック中のいくつかの比較器出力で下位ブ
ロック中の比較器出力をゲートすることにより、達成さ
れる。
で下位ブロックの符号変換回路出力をゲートするのでは
なく、上位ブロック中のいくつかの比較器出力で下位ブ
ロック中の比較器出力をゲートすることにより、達成さ
れる。
上記上位ブロック中の比較器出力から得られる禁止信号
は下位ブロック中の比較器の出力を禁止するために、ブ
ロック間にわたる比較器出力の二重発生を防止し、それ
に伴うＡＤ変換器出力の大きなビット欠けを防止するこ
とができる。
は下位ブロック中の比較器の出力を禁止するために、ブ
ロック間にわたる比較器出力の二重発生を防止し、それ
に伴うＡＤ変換器出力の大きなビット欠けを防止するこ
とができる。
以下、本発明の実施例を第１図により説明する。
第１図において、比較器１０は、参照電圧Ｖ−と入力信
号を比較する部分１１と排他的ＯＲ回路１２および論理
ラッチ回路１３から成る。これら゛ の比較する部分１
１の出力は、参照電圧ｖＪが入力電圧Ｖ！により低いと
ころでは全て“Ｈ″となり。
号を比較する部分１１と排他的ＯＲ回路１２および論理
ラッチ回路１３から成る。これら゛ の比較する部分１
１の出力は、参照電圧ｖＪが入力電圧Ｖ！により低いと
ころでは全て“Ｈ″となり。
その逆のところではすべて“Ｌ、”となる、隣接するレ
ベルの参照電圧を受ける１対の比較器の比較部分１１の
出力は、排他的ＯＲ回路により一致性が検査され、一連
の比較部分１１の出力が“Ｌ”からＨ＃”に変わる位置
に対応する排他的ＯＲ回路１２のみが“Ｈ＃の出力を生
じ、他はすべて“Ｌ”を生じる。論理ラッチ回路１３の
一方の入力には排他的ＯＲ回路の出力が、他方の入力に
は上位ブロック中のいくつかの比較器出力のＯＲ論理を
とって得られた禁止信号が入力される。論理ラッチ回路
１３は、禁止信号が“Ｌ”のときには排他的ＯＲ回路１
２の出力をそのままラッチし、禁止信号が“Ｈ”のとき
には排他的ＯＲ回路１２の出力にかかわらず、′Ｌ”レ
ベルをラッチする。
ベルの参照電圧を受ける１対の比較器の比較部分１１の
出力は、排他的ＯＲ回路により一致性が検査され、一連
の比較部分１１の出力が“Ｌ”からＨ＃”に変わる位置
に対応する排他的ＯＲ回路１２のみが“Ｈ＃の出力を生
じ、他はすべて“Ｌ”を生じる。論理ラッチ回路１３の
一方の入力には排他的ＯＲ回路の出力が、他方の入力に
は上位ブロック中のいくつかの比較器出力のＯＲ論理を
とって得られた禁止信号が入力される。論理ラッチ回路
１３は、禁止信号が“Ｌ”のときには排他的ＯＲ回路１
２の出力をそのままラッチし、禁止信号が“Ｈ”のとき
には排他的ＯＲ回路１２の出力にかかわらず、′Ｌ”レ
ベルをラッチする。
上位ブロックからの禁止信号を該ブロック中のすべての
論理ラッチ回路１３に入力することにより、上位ブロッ
ク中のいくつかの比較器出力で該ブロック中の比較器出
力をゲートすることができる。
論理ラッチ回路１３に入力することにより、上位ブロッ
ク中のいくつかの比較器出力で該ブロック中の比較器出
力をゲートすることができる。
さらに詳細な構成例を第２図に示す。
比較器１０は参照信号と入力信号を比較する部分（第１
図の１１）と、隣接するレベルの参照信号を受ける比較
器の比較部分の出力を受けて一致性を検査するための排
他的ＯＲ回路（第１図の１２）および上位ブロック中の
いくつかの比較器出力のＯＲ論理をとって得られる禁止
信号によってゲートされる論理ラッチ回路（第１図の１
３）を含む、したがって、比較器１０の出力は隣接する
比較器の比較部分の出力が異なる部分、すなわち、入力
信号がある参照電圧を超える部分に対応する比較器のみ
“Ｈ”レベルになると同時に、上位ブロックからの禁止
信号が“Ｈ”レベルの場合には該比較器の含まれるブロ
ック中のすべての比較器出力は′Ｌ”レベルになるもの
とする。第１図において比較器１０の内部に記しである
数値はその比較器に対応する２進コードで、この場合は
８ビツトの例として示しである。また、同図は。
図の１１）と、隣接するレベルの参照信号を受ける比較
器の比較部分の出力を受けて一致性を検査するための排
他的ＯＲ回路（第１図の１２）および上位ブロック中の
いくつかの比較器出力のＯＲ論理をとって得られる禁止
信号によってゲートされる論理ラッチ回路（第１図の１
３）を含む、したがって、比較器１０の出力は隣接する
比較器の比較部分の出力が異なる部分、すなわち、入力
信号がある参照電圧を超える部分に対応する比較器のみ
“Ｈ”レベルになると同時に、上位ブロックからの禁止
信号が“Ｈ”レベルの場合には該比較器の含まれるブロ
ック中のすべての比較器出力は′Ｌ”レベルになるもの
とする。第１図において比較器１０の内部に記しである
数値はその比較器に対応する２進コードで、この場合は
８ビツトの例として示しである。また、同図は。
８ビツトのＡＤＣを例として掲げ、８つの比較器を１ブ
ロツクとし、８ビツトごとに符号変換回路の第１段のエ
ンコーダ２１を設けた場合について示してあり、第２番
目のエンコーダ付近を示しである０本発明の特徴は上位
ブロック中のいくつかの比較器（この例では８つすべて
）の出力のＯＲ論理をとって、その出力を禁止信号とし
て下位ブロック（この例では１つ下位のブロックのみ）
中のすべて比較器出力を比較器内部の論理ラッチ回路に
よりゲートするものである。これによって、クロックの
ジッタや、入力信号の遅延ばらつきなどによる各比較器
の出力が同時に“Ｈ”レベルになるデータの２重発生に
よる出力データの大きな誤り、すなわちビット欠けを防
止することができる。ここで、１ブロツクを構成する比
較器の数ａおよび下位ブロックへ送る禁止信号を作るた
めにＯＲ論理をとる比較器の数ｍ（ただし０重ｍ≦ａ）
は任意であるが、クロックのジッタや、入力信号の遅延
ばらつきによって、出力が同時に“Ｈ”レベルになる比
較器は近接して比較器間で発生し、離れた比較器間では
発生することは無いから、Ω。
ロツクとし、８ビツトごとに符号変換回路の第１段のエ
ンコーダ２１を設けた場合について示してあり、第２番
目のエンコーダ付近を示しである０本発明の特徴は上位
ブロック中のいくつかの比較器（この例では８つすべて
）の出力のＯＲ論理をとって、その出力を禁止信号とし
て下位ブロック（この例では１つ下位のブロックのみ）
中のすべて比較器出力を比較器内部の論理ラッチ回路に
よりゲートするものである。これによって、クロックの
ジッタや、入力信号の遅延ばらつきなどによる各比較器
の出力が同時に“Ｈ”レベルになるデータの２重発生に
よる出力データの大きな誤り、すなわちビット欠けを防
止することができる。ここで、１ブロツクを構成する比
較器の数ａおよび下位ブロックへ送る禁止信号を作るた
めにＯＲ論理をとる比較器の数ｍ（ただし０重ｍ≦ａ）
は任意であるが、クロックのジッタや、入力信号の遅延
ばらつきによって、出力が同時に“Ｈ”レベルになる比
較器は近接して比較器間で発生し、離れた比較器間では
発生することは無いから、Ω。
ｍを大きくする必要はなく、Ω２ｍ≦８程度で実用上問
題は無い、同図において、５０はバッファあるいはラッ
チ回路であり、原理的には無くてもよい。
題は無い、同図において、５０はバッファあるいはラッ
チ回路であり、原理的には無くてもよい。
次に第２の実施例を第３回に示す０本実施例は第１の実
施例のように上位ブロック中のいくつかの比較器出力の
ＯＲ論理出力で、下位ブロックを構成するすべての比較
器の出力を禁止するのではなく、下位ブロックを構成す
る比較器の中で上位にあるいくつかの比較器のみの出力
を禁止するものである、前述したように、各比較器出力
の二重発生の影響は２進化符号で上位のビットが変化す
る部分にまたがって発生することが大きく、下位ビット
のみが変化する部分では影響は小さい、したがって、ブ
ロックは一般に上位にビットが変化するごとに区切られ
ているので、ブロックの区切り付近で、ブロックにまた
がる比較器出力の二重発生を防止すれば良く、上位ブロ
ックの下位にあるいくつかの比較器出力のＯＲ論理出力
で、下位ブロックの中の上位にあるいくつかの比較器の
出力を禁止すれば良いことになる。これによって。
施例のように上位ブロック中のいくつかの比較器出力の
ＯＲ論理出力で、下位ブロックを構成するすべての比較
器の出力を禁止するのではなく、下位ブロックを構成す
る比較器の中で上位にあるいくつかの比較器のみの出力
を禁止するものである、前述したように、各比較器出力
の二重発生の影響は２進化符号で上位のビットが変化す
る部分にまたがって発生することが大きく、下位ビット
のみが変化する部分では影響は小さい、したがって、ブ
ロックは一般に上位にビットが変化するごとに区切られ
ているので、ブロックの区切り付近で、ブロックにまた
がる比較器出力の二重発生を防止すれば良く、上位ブロ
ックの下位にあるいくつかの比較器出力のＯＲ論理出力
で、下位ブロックの中の上位にあるいくつかの比較器の
出力を禁止すれば良いことになる。これによって。
禁止信号線に接続される素子数（具体的には、ワイヤー
ドＯＲをとるための上位ブロック中の比較器の出力トラ
ンジスタおよび、禁止信号を入力する下位ブロック中の
比較器の入力トランジスタ）が低減し、それに伴って寄
生容量が低減するために、高速化が図られることになる
。
ドＯＲをとるための上位ブロック中の比較器の出力トラ
ンジスタおよび、禁止信号を入力する下位ブロック中の
比較器の入力トランジスタ）が低減し、それに伴って寄
生容量が低減するために、高速化が図られることになる
。
以上、第１および第２の実施例において、説明の便宜上
、上位にあるブロック中の比較器出力で下位ブロック中
の比較器出力を禁止したが、下位のブロック中の比較器
出力で上位ブロックの比較器出力を禁止しても同様な効
果が得られることは明らかである。
、上位にあるブロック中の比較器出力で下位ブロック中
の比較器出力を禁止したが、下位のブロック中の比較器
出力で上位ブロックの比較器出力を禁止しても同様な効
果が得られることは明らかである。
第４図に比較器内部の排他的ＯＲ回路１２と論理ラッチ
回路１３の具体例を示す、排他的ＯＲ回路１２はエミッ
タフォロアー回路で構成されており、入力端子１１１は
該排他的ＯＲ回路の前にある比較部分の反転出力に、入
力端子１１２は隣接する比較器の比較部分の出力に接続
される。これにより排他的ＯＲ回路１２は、該排他的Ｏ
Ｒ回路の前にある比較部分の出力が“Ｈ″レベルすなわ
ち反転出力は“Ｌ″レベルなり、かつ、隣接する比較器
の比較部分の出力がｉｔ Ｌ ｒｅレベルになったとき
のみ“Ｌ”レベルとなり、それ以外の場合には“ＨＩｔ
レベルとなる。この場合の論理は正確には排他的ＮＯＲ
であるが、この出力は次の論理ラッチ回路１３でもう一
度反転されるので、結果的に排他的ＯＲ論理となる。論
理ラッチ回路は、一般的なラッチ回路の一方の入力端子
側にその入力端子とＯＲ論理をとる第３の入力端子を設
けた回路で構成されている。排他的ＯＲ回路１２の出力
はこの第３の端子に接続され、第１の入力端子１３１に
は上位ブロックからの禁止信号が接続される。また第２
の端子１３２には、排他的ＯＲ回路１２の出力の“Ｈ”
レベルと“Ｌ″レベル中間のレベルｖｌＩ−が与えられ
ている。これにより禁止信号が“Ｈ”レベルのときは、
排他的ＯＲ回路１２の出力と無関係に出力端子１３５は
“Ｌ ｊｊレベルとなる。また禁止信号が“Ｌ ＩＦレ
ベルのときは、排他的ＯＲ回路１２の出力“Ｌ”のとき
にのみ出力端子１３５は“Ｈ１１となる。出力端子１３
５は符号変換回路の第１段のエンコーダのビット線に接
続される。また出力端子１３５と同じ電位を持つ出力端
子１３６は、下位ブロックへの禁止信号を発生させるた
めに、該比較器の含まれるブロックの他の比較器出力端
子と相互に接続されワイヤードＯＲを構成する。論理ラ
ッチ回路１３が目的の動作をするためには、禁止信号の
“Ｌ′″レベルが入力端子１３２の電位Ｖ、−より低く
なければならないが、禁止信号の“Ｌ”レベルはＶｃｃ
−Ｒ。
回路１３の具体例を示す、排他的ＯＲ回路１２はエミッ
タフォロアー回路で構成されており、入力端子１１１は
該排他的ＯＲ回路の前にある比較部分の反転出力に、入
力端子１１２は隣接する比較器の比較部分の出力に接続
される。これにより排他的ＯＲ回路１２は、該排他的Ｏ
Ｒ回路の前にある比較部分の出力が“Ｈ″レベルすなわ
ち反転出力は“Ｌ″レベルなり、かつ、隣接する比較器
の比較部分の出力がｉｔ Ｌ ｒｅレベルになったとき
のみ“Ｌ”レベルとなり、それ以外の場合には“ＨＩｔ
レベルとなる。この場合の論理は正確には排他的ＮＯＲ
であるが、この出力は次の論理ラッチ回路１３でもう一
度反転されるので、結果的に排他的ＯＲ論理となる。論
理ラッチ回路は、一般的なラッチ回路の一方の入力端子
側にその入力端子とＯＲ論理をとる第３の入力端子を設
けた回路で構成されている。排他的ＯＲ回路１２の出力
はこの第３の端子に接続され、第１の入力端子１３１に
は上位ブロックからの禁止信号が接続される。また第２
の端子１３２には、排他的ＯＲ回路１２の出力の“Ｈ”
レベルと“Ｌ″レベル中間のレベルｖｌＩ−が与えられ
ている。これにより禁止信号が“Ｈ”レベルのときは、
排他的ＯＲ回路１２の出力と無関係に出力端子１３５は
“Ｌ ｊｊレベルとなる。また禁止信号が“Ｌ ＩＦレ
ベルのときは、排他的ＯＲ回路１２の出力“Ｌ”のとき
にのみ出力端子１３５は“Ｈ１１となる。出力端子１３
５は符号変換回路の第１段のエンコーダのビット線に接
続される。また出力端子１３５と同じ電位を持つ出力端
子１３６は、下位ブロックへの禁止信号を発生させるた
めに、該比較器の含まれるブロックの他の比較器出力端
子と相互に接続されワイヤードＯＲを構成する。論理ラ
ッチ回路１３が目的の動作をするためには、禁止信号の
“Ｌ′″レベルが入力端子１３２の電位Ｖ、−より低く
なければならないが、禁止信号の“Ｌ”レベルはＶｃｃ
−Ｒ。
・Ｉｏなので。
Ｖｃｃ −Ｒｏ ・Ｉ ｏ＜ Ｖｍ−（１）を満足する
ように各々の値を選べばよい。
ように各々の値を選べばよい。
本発明によれば、禁止信号によって下位ブロックの出力
をゲートするためのゲート回路を符号変換回路中に設け
る必要がなくなる。また１ブロツクに含まれる比較器の
数が、符号変換回路の第１段のエンコーダに接続される
比較器の数とは独立に選べるので、上位ビットが切り換
わる点のみでなくそれ以外の点を境にしたビット欠は防
止を行うことができるようになる効果がある。
をゲートするためのゲート回路を符号変換回路中に設け
る必要がなくなる。また１ブロツクに含まれる比較器の
数が、符号変換回路の第１段のエンコーダに接続される
比較器の数とは独立に選べるので、上位ビットが切り換
わる点のみでなくそれ以外の点を境にしたビット欠は防
止を行うことができるようになる効果がある。
第１図は第１の実施例を示す図、第２図は実施例の詳細
な構成を示す図、第３図は第２の実施例を示す図、第４
図は本発明のＡＤＣの構成図、第５図は従来例の図、第
６図は並列形ＡＤＣの構成図を示す。 １・・・比較器群、２・・・符号変換回路、１０・・・
比較器、２１・・・第１段のエンコーダ、２２・・・第
２段のエンコーグ、４０・・・ゲート回路、５０，５１
・・・バッフ早 １ 目 第 ２ 口 第 ３ 目 ｐ・・・比軟嘉 第 ４ 目 １２・・・榊イｅ！＃ＯＲ回路 １３・・・論理ラッ＋曲路
な構成を示す図、第３図は第２の実施例を示す図、第４
図は本発明のＡＤＣの構成図、第５図は従来例の図、第
６図は並列形ＡＤＣの構成図を示す。 １・・・比較器群、２・・・符号変換回路、１０・・・
比較器、２１・・・第１段のエンコーダ、２２・・・第
２段のエンコーグ、４０・・・ゲート回路、５０，５１
・・・バッフ早 １ 目 第 ２ 口 第 ３ 目 ｐ・・・比軟嘉 第 ４ 目 １２・・・榊イｅ！＃ＯＲ回路 １３・・・論理ラッ＋曲路
Claims (1)
- 【特許請求の範囲】 １、入力信号と分離に応じたそれぞれの電圧レベルの参
照信号とをそれぞれ比較し、入力信号が参照信号より大
となる変化点に対応する比較器の出力が他の比較器と異
なる特異の出力を発生する比較群を有し、該比較器出力
から２進化符号出力を得る並列形ＡＤ変換器において、
該比較器群を２＾ｎ（ｎ＝１、２・・・）個に分割して
ブロックを構成し、あるブロックに含まれる複数個の比
較器の出力のいずれかが上記の特異の出力を発生したと
き、これを禁止信号としてこれら比較器の対応するレベ
ルより低いレベルに対応する比較器群から成るブロック
からの出力を禁止する手段を設けたことを特徴とするＡ
Ｄ変換器。 ２、上記禁止手段は、ブロック内のいくつかの比較器の
出力のＯＲ論理をとって得られた禁止信号によって、こ
れらの比較器の対応するレベルより低いレベルに対応す
る比較器群からなるブロック中の比較器からの出力を禁
止することを特徴とする特許請求の範囲第１項に記載の
ＡＤ変換器。 ３、上記比較器は複数のラッチ回路より成り、第１のラ
ッチ回路からの出力と、他の比較器からの禁止信号との
ＯＲ論理の結果が第２のラッチ回路に保持される動作に
よって、禁止信号による比較器出力のゲートが達成され
ることを特徴とする特許請求の範囲第１項に記載のＡＤ
変換器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62063783A JP2585578B2 (ja) | 1987-03-20 | 1987-03-20 | Ａｄ変換器 |
| US07/154,086 US4866444A (en) | 1987-03-20 | 1988-02-09 | Analog-to-digital converter |
| KR1019880001356A KR900008054B1 (ko) | 1987-03-20 | 1988-02-12 | Ad 변환기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62063783A JP2585578B2 (ja) | 1987-03-20 | 1987-03-20 | Ａｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63232526A true JPS63232526A (ja) | 1988-09-28 |
| JP2585578B2 JP2585578B2 (ja) | 1997-02-26 |
Family
ID=13239321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62063783A Expired - Fee Related JP2585578B2 (ja) | 1987-03-20 | 1987-03-20 | Ａｄ変換器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4866444A (ja) |
| JP (1) | JP2585578B2 (ja) |
| KR (1) | KR900008054B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH0322710A (ja) * | 1989-06-20 | 1991-01-31 | Sony Corp | 並列比較型ａ／ｄ変換器 |
| WO1991016724A1 (en) * | 1990-04-23 | 1991-10-31 | Tadahiro Ohmi | Resist processing device, resist processing method and resist pattern |
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| JPH0215713A (ja) * | 1988-07-01 | 1990-01-19 | Toshiba Corp | アナログ・ディジタル変換回路 |
| JPH02268521A (ja) * | 1989-04-11 | 1990-11-02 | Matsushita Electric Ind Co Ltd | Ａ／ｄ変換方法及びａ／ｄ変換装置 |
| US5182560A (en) * | 1989-12-22 | 1993-01-26 | Texas Instruments Incorporated | Analog-to-digital converter for high speed low power applications |
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-
1987
- 1987-03-20 JP JP62063783A patent/JP2585578B2/ja not_active Expired - Fee Related
-
1988
- 1988-02-09 US US07/154,086 patent/US4866444A/en not_active Expired - Lifetime
- 1988-02-12 KR KR1019880001356A patent/KR900008054B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| JP2585578B2 (ja) | 1997-02-26 |
| KR900008054B1 (ko) | 1990-10-31 |
| US4866444A (en) | 1989-09-12 |
| KR880012018A (ko) | 1988-10-31 |
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