JPS60214120A - Ａｄ変換回路 - Google Patents
Ａｄ変換回路Info
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- JPS60214120A JPS60214120A JP7042184A JP7042184A JPS60214120A JP S60214120 A JPS60214120 A JP S60214120A JP 7042184 A JP7042184 A JP 7042184A JP 7042184 A JP7042184 A JP 7042184A JP S60214120 A JPS60214120 A JP S60214120A
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- voltage
- circuit
- input
- signal
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
- H03M1/144—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit the steps being performed sequentially in a single stage, i.e. recirculation type
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
- H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
- H03M1/362—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider
- H03M1/365—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider the voltage divider being a single resistor string
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はアナログ信号をディジタル信号に変換するＡＤ
変換回路に関する。
変換回路に関する。
ＡＤ変換回路は低速用のものから高速用のものまで色々
なタイプのものが実用化されているが、中高速用のＡＤ
変換回路は大別すると、逐次比較方式のものと並夕；」
比較方式のものに分けることができる。逐次比較方式の
ＡＤ変換回路はバイナリ−サーチの手法により基準電圧
との比較を繰り退し、逐次上位ビットより決定していく
方式であり、精度も良いものが得られる為、計測、制御
２通信分野に広く使用されているが、ｎビットのＡＤ変
換回路ではｎ回の比較処理が必要な為、高速用には適さ
ない欠点がある。また並列比較方式のＡＤ変換回路はア
ナログ量を同時に比較処理する為、高速用に適している
反面、量子化のレベル数だけ電圧比較回路を必要とする
為、ビット数の多いＡＤ変換には適さない欠点がある。
なタイプのものが実用化されているが、中高速用のＡＤ
変換回路は大別すると、逐次比較方式のものと並夕；」
比較方式のものに分けることができる。逐次比較方式の
ＡＤ変換回路はバイナリ−サーチの手法により基準電圧
との比較を繰り退し、逐次上位ビットより決定していく
方式であり、精度も良いものが得られる為、計測、制御
２通信分野に広く使用されているが、ｎビットのＡＤ変
換回路ではｎ回の比較処理が必要な為、高速用には適さ
ない欠点がある。また並列比較方式のＡＤ変換回路はア
ナログ量を同時に比較処理する為、高速用に適している
反面、量子化のレベル数だけ電圧比較回路を必要とする
為、ビット数の多いＡＤ変換には適さない欠点がある。
現在ＡＤ変換器の用途は、多岐に及んでいるので、その
用途に応じて色々な変換スピードのものが必要となる。
用途に応じて色々な変換スピードのものが必要となる。
例えば逐次比較方式のものよりは高速なものが必要であ
るが並列比較方式のものほど＾速性は必要がないという
場合、これを並列比較方式のＡＤ変換回路を使用するこ
とは、特に集積化する場合において、チップサイズの増
大につながり経済的ではない。
るが並列比較方式のものほど＾速性は必要がないという
場合、これを並列比較方式のＡＤ変換回路を使用するこ
とは、特に集積化する場合において、チップサイズの増
大につながり経済的ではない。
本発明の目的は、従来の逐次比較方式のものよりははる
かに変換スピードが速く、また従来の並列比較方式のも
のより比較回路の数がはるかに少なくて済むＡＤｉ換回
換金路供することにある。
かに変換スピードが速く、また従来の並列比較方式のも
のより比較回路の数がはるかに少なくて済むＡＤｉ換回
換金路供することにある。
本発明のＡＤ変換回路は、アナログ信号を上位Ｎ１ビッ
ト、下位Ｎ２ビットからなるディジタル信号に変換する
ＡＤ変換回路において、前記アナログ信号をそれぞれの
一方の入力とする２−１個の比較手段と、前記上位Ｎ１
ピッ）１決定するための２Ｎ１−１１１１！１のしきい
＠を前記比較手段のそれぞれの他方の入力に供給する手
段と、前記比較手段の出力に応じて前記上位Ｎｌビット
を決定して記憶する手段と、前記上位Ｎ１ビットに応じ
て前記下位Ｎ２ピツｉｆ決定するだめの、ｎ１１記しき
い値の一つに隣接する２Ｎ１ １個のしきい値を前記比
較手段の他方の入力に供給する手段と、ｎｉＩ記比較手
段の出力に応じて前記下位Ｎ２ビットを決定して記憶す
る手段とを有することを特徴とするものである。
ト、下位Ｎ２ビットからなるディジタル信号に変換する
ＡＤ変換回路において、前記アナログ信号をそれぞれの
一方の入力とする２−１個の比較手段と、前記上位Ｎ１
ピッ）１決定するための２Ｎ１−１１１１！１のしきい
＠を前記比較手段のそれぞれの他方の入力に供給する手
段と、前記比較手段の出力に応じて前記上位Ｎｌビット
を決定して記憶する手段と、前記上位Ｎ１ビットに応じ
て前記下位Ｎ２ピツｉｆ決定するだめの、ｎ１１記しき
い値の一つに隣接する２Ｎ１ １個のしきい値を前記比
較手段の他方の入力に供給する手段と、ｎｉＩ記比較手
段の出力に応じて前記下位Ｎ２ビットを決定して記憶す
る手段とを有することを特徴とするものである。
Ｎ（Ｎ＝Ｎ１−）−Ｎ２でＮ、−Ｎ２或いは、Ｎ□−Ｎ
２＋にＮ２は正の整数）ビット分解能のＡＤ変換回路を
実現する場合、両端に接続された基準電圧を任意に抵抗
値設定された複数の段階的分圧点Ｃ！１（ｎ−１，２，
３・・・・・・２Ｎ−１）を有する分圧回路により分圧
する。該分圧点を等分割するｐ （、、２Ｎ１−１）個
の分圧点に第１のスイッチ手段の入力を接続し、該スイ
ッチ手段の出力にそれぞれ電圧比較回路を接続する。さ
らに該Ｐ個の電圧比較回路の他方の入力端子にはアナロ
グ入力端子より受けた入力電圧を共通して与えることに
より前記分圧点との電圧の大きさを比較する。さらに該
Ｐ個の電圧比較回路の出力信号を入力して該出力信号の
信号が変化する境界点を検出する、Ｐ＋１本の出力線を
もつ、境界検出回路を具える。次にｉＪ記分圧点のうち
第１のスイッチ手段が入力されるＰ個の分圧点以外のＱ
（＝２Ｎ−１−Ｐ）個の分圧点に第２のスイッチ手段の
入力を接続し、該９個の分圧点の連続した２Ｎ２−１個
を１組とする。各組より１個ずつ取り田した第２のスイ
ッチ手段の出力を全て、前記電圧比較回路の第１のスイ
ッチ手段の出力が接続された方の入力端子に共通に接続
し、以下同様に各組の残りの分圧点より１個ずつ取り出
した分圧点に接続された第２のスイッチ手段の出力を別
の電圧比較回路の入力端子に接続することを繰り返すこ
とにより全ての第２のスイッチ手段の出力を前記電圧比
較回路の入力端子に接続する。
２＋にＮ２は正の整数）ビット分解能のＡＤ変換回路を
実現する場合、両端に接続された基準電圧を任意に抵抗
値設定された複数の段階的分圧点Ｃ！１（ｎ−１，２，
３・・・・・・２Ｎ−１）を有する分圧回路により分圧
する。該分圧点を等分割するｐ （、、２Ｎ１−１）個
の分圧点に第１のスイッチ手段の入力を接続し、該スイ
ッチ手段の出力にそれぞれ電圧比較回路を接続する。さ
らに該Ｐ個の電圧比較回路の他方の入力端子にはアナロ
グ入力端子より受けた入力電圧を共通して与えることに
より前記分圧点との電圧の大きさを比較する。さらに該
Ｐ個の電圧比較回路の出力信号を入力して該出力信号の
信号が変化する境界点を検出する、Ｐ＋１本の出力線を
もつ、境界検出回路を具える。次にｉＪ記分圧点のうち
第１のスイッチ手段が入力されるＰ個の分圧点以外のＱ
（＝２Ｎ−１−Ｐ）個の分圧点に第２のスイッチ手段の
入力を接続し、該９個の分圧点の連続した２Ｎ２−１個
を１組とする。各組より１個ずつ取り田した第２のスイ
ッチ手段の出力を全て、前記電圧比較回路の第１のスイ
ッチ手段の出力が接続された方の入力端子に共通に接続
し、以下同様に各組の残りの分圧点より１個ずつ取り出
した分圧点に接続された第２のスイッチ手段の出力を別
の電圧比較回路の入力端子に接続することを繰り返すこ
とにより全ての第２のスイッチ手段の出力を前記電圧比
較回路の入力端子に接続する。
最後に前記境界検出回路の出力信号を入力とするデコー
ダ回路と該デコーダ回路の出力信号を入力とする２個の
ラッチ回路を設けることによりＡＤ変換回路を構成する
。動作を説明するに、最初第１のスイッチ手段と導通す
ることにより前記Ｐ個の分圧点の電圧とアナログ入力電
圧とを比較して前記デコーダ回路のディジタル信号出力
コードを前記２個のラッチ回路の１つでラッチする。次
に該出力コードに応じて前記第２のスイッチ手段のどれ
か１組のスイッチ手段を導通することにより前記デコー
ダ回路のディジタル信号出力コードを前記他のラッチ回
路でラッチする。該２個のラッチ回路のディジタル信号
出力コードにより入力アナログ電圧に対応するディジタ
ル信号出力を得るＡＤ変換回路が得られる。
ダ回路と該デコーダ回路の出力信号を入力とする２個の
ラッチ回路を設けることによりＡＤ変換回路を構成する
。動作を説明するに、最初第１のスイッチ手段と導通す
ることにより前記Ｐ個の分圧点の電圧とアナログ入力電
圧とを比較して前記デコーダ回路のディジタル信号出力
コードを前記２個のラッチ回路の１つでラッチする。次
に該出力コードに応じて前記第２のスイッチ手段のどれ
か１組のスイッチ手段を導通することにより前記デコー
ダ回路のディジタル信号出力コードを前記他のラッチ回
路でラッチする。該２個のラッチ回路のディジタル信号
出力コードにより入力アナログ電圧に対応するディジタ
ル信号出力を得るＡＤ変換回路が得られる。
以下に本発明による実施例を用いてその詳細を説明する
。
。
第１図は、本発明の一実施例を示す回路図である。１は
アナログ信号の入力端子、２〜１７は任意に抵抗値が設
定された分圧回路抵抗、”１””’ｅ１５は分圧回路抵
抗により基準電圧＋Ｖが段階的に分圧された各分圧点の
電圧、１８〜３２は例えば電界効果トランジスタで構成
されたスイッチ、３３はスイッチ１８，２１，２４，２
７．３０の共通出力端子、同じく３４はスイッチ１９．
２２． ２５゜２８．３１の、また３５はスイッチ２
０，２３゜２６．２９．３２の共通出力端子−ｊｈる。
アナログ信号の入力端子、２〜１７は任意に抵抗値が設
定された分圧回路抵抗、”１””’ｅ１５は分圧回路抵
抗により基準電圧＋Ｖが段階的に分圧された各分圧点の
電圧、１８〜３２は例えば電界効果トランジスタで構成
されたスイッチ、３３はスイッチ１８，２１，２４，２
７．３０の共通出力端子、同じく３４はスイッチ１９．
２２． ２５゜２８．３１の、また３５はスイッチ２
０，２３゜２６．２９．３２の共通出力端子−ｊｈる。
そしてスイッチ１８，１９．２０は制御信号入力端子５
３の入力信号が「１」レベルの時、分圧電圧ｅ４＋ｅ８
゜ｅ１２ｔ”それぞれ共通出力端子３３，３４．３５に
伝え、同じくスイッチ２１，２２．２３はＡＮＤゲート
４１が「１」レベルの時、分圧電圧ｅｌ、ｅ２ｔｅ３
を、スイッチ２４，２５．２６はＡＮＤゲート４２が「
１」レベルの時、分圧電圧ｅ５ｔｅ６．ｅ７を、スイッ
チ２７．２８．２９はＡＮＤゲート４３が「１」レベル
の時、分圧電圧ｅ ９ ＊ ｅｌｏ １ ｅ １１ を
、スイッチ３０，３１．３２はＡＮＤゲート４４が「１
」レベルの時、分圧電圧ｅ１３ ｙ ｅ１４ ｔ ｅｌ
Ｂを、それぞれ共通出力端子３３，３４．３５に伝える
。
３の入力信号が「１」レベルの時、分圧電圧ｅ４＋ｅ８
゜ｅ１２ｔ”それぞれ共通出力端子３３，３４．３５に
伝え、同じくスイッチ２１，２２．２３はＡＮＤゲート
４１が「１」レベルの時、分圧電圧ｅｌ、ｅ２ｔｅ３
を、スイッチ２４，２５．２６はＡＮＤゲート４２が「
１」レベルの時、分圧電圧ｅ５ｔｅ６．ｅ７を、スイッ
チ２７．２８．２９はＡＮＤゲート４３が「１」レベル
の時、分圧電圧ｅ ９ ＊ ｅｌｏ １ ｅ １１ を
、スイッチ３０，３１．３２はＡＮＤゲート４４が「１
」レベルの時、分圧電圧ｅ１３ ｙ ｅ１４ ｔ ｅｌ
Ｂを、それぞれ共通出力端子３３，３４．３５に伝える
。
また３６，３７．３８はアナログ偏号入力端子１に与え
られた電圧ｅＱ と共通出力端子３３，３４゜３５の電
圧をそれぞれ比較する電圧比較回路であり、その出力信
号はアナログ信号入力端子１より与えられた電圧がそれ
ぞれの電圧比較回路の他方の入力端子に与えられた分圧
電圧より大きい時「１」レベルに、小さい時「０」レベ
ルを出力する特性のものであり、また３９は電圧比較回
路３６．３７．３８の出力信号を入力してその「０」「
１」の境界を検出する境界検出回路であり、その出力信
号はデコーダ回路４６及びラッチ回路４０の入力となる
。ラッチ回路４０はそのクロック信号入力端子ＣＫの入
力信号が「０」レベルよりｒｌＪレベルに変化する時、
境界検出回路３９０田力伯号をラッチし、その出力信号
は２人力のＡＮＤゲート４１〜４４の一方の入力となり
、他方の入力端子にはインバータ４５の出力信号が入力
される。また４７．４８もラッチ回路であり、そのクロ
ック信号入力端子ＣＫの入力信号が「ｌ」の時、デコー
ダ回路４６の出力信号を読み込んで「０」レベルで２ツ
チする。
られた電圧ｅＱ と共通出力端子３３，３４゜３５の電
圧をそれぞれ比較する電圧比較回路であり、その出力信
号はアナログ信号入力端子１より与えられた電圧がそれ
ぞれの電圧比較回路の他方の入力端子に与えられた分圧
電圧より大きい時「１」レベルに、小さい時「０」レベ
ルを出力する特性のものであり、また３９は電圧比較回
路３６．３７．３８の出力信号を入力してその「０」「
１」の境界を検出する境界検出回路であり、その出力信
号はデコーダ回路４６及びラッチ回路４０の入力となる
。ラッチ回路４０はそのクロック信号入力端子ＣＫの入
力信号が「０」レベルよりｒｌＪレベルに変化する時、
境界検出回路３９０田力伯号をラッチし、その出力信号
は２人力のＡＮＤゲート４１〜４４の一方の入力となり
、他方の入力端子にはインバータ４５の出力信号が入力
される。また４７．４８もラッチ回路であり、そのクロ
ック信号入力端子ＣＫの入力信号が「ｌ」の時、デコー
ダ回路４６の出力信号を読み込んで「０」レベルで２ツ
チする。
上記のように構成された実施例において制御信号入力端
子５３，５４．５５には、それぞれ第２図ａ、ｂ、ｃの
ような波形の信号が入力される。
子５３，５４．５５には、それぞれ第２図ａ、ｂ、ｃの
ような波形の信号が入力される。
同図ａに示すように時刻Ｔ人よ１１）Ｔｃ まで制御信
号入力端子５３の入力信号が「１」レベルの時、スイッ
チ１ｇ、１９．２０は導通状態となるが、インバータ４
５の出力信号は「０」レベルになるので、この信号と入
力するＡＮＤゲート４１〜４４も「０」レベルになり、
スイッチ２１〜３２は全て非導通状態である。よって共
通出力端子３３゜３４．３５にはそれぞれ分圧電圧ｅ４
ｓｅ８及びｅ１２が伝えられ、それぞれの分圧電圧とア
ナログ信号入力端子１に与えられた電圧ｅ６ の大きさ
が電圧比較回路３６，３７．３８によって比較され、ｅ
ｏ＞ｅａ ｗｅ４＞ｅｏ＞ｅｓ ＋ｅｓ＞ｅｏ＞ｅｕ
ｒｅｘｘ＞ｅｏ の時、電圧比較回路３６，３７．３８
の３ピット並列の出力信号はそれぞれ（１１１）ｔ（０
１１）ｔ（ＯＯＩＬＣＯＯＯ）となる。境界検出回路３
９の入力信号（Ａ３．Ａ２．ＡＩ）と出力信号（Ｂ４
、８３ 、 Ｂ２ 、 Ｂｌ ）の関係は第１表の通り
であり、これは例えば第３図のような回路で構成するこ
とができる。
号入力端子５３の入力信号が「１」レベルの時、スイッ
チ１ｇ、１９．２０は導通状態となるが、インバータ４
５の出力信号は「０」レベルになるので、この信号と入
力するＡＮＤゲート４１〜４４も「０」レベルになり、
スイッチ２１〜３２は全て非導通状態である。よって共
通出力端子３３゜３４．３５にはそれぞれ分圧電圧ｅ４
ｓｅ８及びｅ１２が伝えられ、それぞれの分圧電圧とア
ナログ信号入力端子１に与えられた電圧ｅ６ の大きさ
が電圧比較回路３６，３７．３８によって比較され、ｅ
ｏ＞ｅａ ｗｅ４＞ｅｏ＞ｅｓ ＋ｅｓ＞ｅｏ＞ｅｕ
ｒｅｘｘ＞ｅｏ の時、電圧比較回路３６，３７．３８
の３ピット並列の出力信号はそれぞれ（１１１）ｔ（０
１１）ｔ（ＯＯＩＬＣＯＯＯ）となる。境界検出回路３
９の入力信号（Ａ３．Ａ２．ＡＩ）と出力信号（Ｂ４
、８３ 、 Ｂ２ 、 Ｂｌ ）の関係は第１表の通り
であり、これは例えば第３図のような回路で構成するこ
とができる。
第１表
第３図において５６，５７，５８はインノく一タ、５９
．６０はＮＯＲゲー）ｆｉる。
．６０はＮＯＲゲー）ｆｉる。
デコーダ回路４６は境界検出回路３９の出力信号（Ｂ４
．Ｂ３．Ｂ２．Ｂｌ）を入力し、その入力信号（ｇ４．
ｇａ、Ｂ２．ｇｉ）と出力信号（Ｆ２．Ｆｌ）の関係は
第２表の通りであり、これは例えば第４図のような回路
で構成することが第２表 第４図において６１．６２はＮｏｔ（ゲートである。故
にアナログ信号入力端子１に与えられた電圧ｅｏの大き
さがｅｏ＞ｅ４ｅａ＞ｅｏ＞ｅｓｔｅｓ＞ｅｏ＞ｅｘｚ
＊ｅｔｚ＞ｅｏの４種類の入力条件に応じて、デコーダ
回路４６の出力（Ｆ’２ 、 Ｆｌ ）にそれぞれ（ｉ
ｌ）、（１ｏ）ｔ（ｏｔＬ（ｏｏ）のディジタル出力を
得ることができる。またラッチ回路４７は、そのクロッ
ク信号入力端子ＣＫが、第２図すのように時刻ＴＢにお
いてｒｌＪレベルになりデコーダ回路４６の出力信号を
ラッチする。故にデコーダ回路４６の出力（Ｆ’２．Ｆ
ｌ）の信号はラッチ回路４７の出力（Ｈ４，Ｂ３）に表
われ、その出力端子４９及び５０にディジタル出力を得
ることができる。
．Ｂ３．Ｂ２．Ｂｌ）を入力し、その入力信号（ｇ４．
ｇａ、Ｂ２．ｇｉ）と出力信号（Ｆ２．Ｆｌ）の関係は
第２表の通りであり、これは例えば第４図のような回路
で構成することが第２表 第４図において６１．６２はＮｏｔ（ゲートである。故
にアナログ信号入力端子１に与えられた電圧ｅｏの大き
さがｅｏ＞ｅ４ｅａ＞ｅｏ＞ｅｓｔｅｓ＞ｅｏ＞ｅｘｚ
＊ｅｔｚ＞ｅｏの４種類の入力条件に応じて、デコーダ
回路４６の出力（Ｆ’２ 、 Ｆｌ ）にそれぞれ（ｉ
ｌ）、（１ｏ）ｔ（ｏｔＬ（ｏｏ）のディジタル出力を
得ることができる。またラッチ回路４７は、そのクロッ
ク信号入力端子ＣＫが、第２図すのように時刻ＴＢにお
いてｒｌＪレベルになりデコーダ回路４６の出力信号を
ラッチする。故にデコーダ回路４６の出力（Ｆ’２．Ｆ
ｌ）の信号はラッチ回路４７の出力（Ｈ４，Ｂ３）に表
われ、その出力端子４９及び５０にディジタル出力を得
ることができる。
次に第２図ａに示すように時刻Ｔｃにおいて、制御信号
入力端子５３の入力信号が「１」より「０」に変化する
と、インバータ４５の出力信号は同図ｄのように「０」
より「１」に変化する。
入力端子５３の入力信号が「１」より「０」に変化する
と、インバータ４５の出力信号は同図ｄのように「０」
より「１」に変化する。
このインバータ４５の出力信号は、ラッチ回路４゜のク
ロック入力ＣＫとＡＮＤゲート４１〜４４の入力端子に
与えられるがラッチ回路４ｏはそのクロック入力ＣＫが
「０．［より「１」に変化する時入力（０４、Ｃ３、、
Ｃ２、Ｃ１）の信号をその出力（Ｂ４．、Ｂ３．Ｂ２．
、ＤＩ）にラッチする。よって時刻Ｔｃ以後は境界検出
回路３９の出方（Ｂ４゜８３．８２．８１）の信号がそ
のままラッチ回路４０の出力（Ｂ４．Ｂ３．Ｂ２ 、Ｄ
Ｉ）に表われるが、第１表かられかるように出力（Ｂ４
．Ｂ３゜８２、Ｂｌ）の４ビツトの信号はどれが１ビツ
トだけが「１」レベルであるので、ラッチ回路４゜の出
力（Ｂ４．Ｂ３．Ｂ２．ＤＩ）もどれか１ビツトだけが
「１」レベルで他の３ビツトはｒＯＪレベルになってい
る。またＡＮＤゲート４１〜４４はラッチ回路４０の出
力（Ｂ４．Ｂ３．Ｂ２．Ｄｌ）の１つとインバータ４５
の出力信号を入力しているが、時刻Ｔｃμ後はインバー
タ４５の出力信号は「１」レベルでろるので、ＡＮＤゲ
ート４１〜４４の出力信号はラッチ回路４０の出力（Ｂ
４、Ｂ３．Ｂ２．Ｉ）１）のうち「１」レベルの（言号
を入力している１個だけが「１」レベルになり残りの３
個はｒＯＪレベルになる。即ち境界検出回路３９のＷ刀
（８４８３８２Ｂｌ）が（１０００）の時はＡＮＤゲー
ト４１のみがＩｌｌレベルになるのでスイッチ２１，２
２．２３が導通状態になり、他のスイッチは全て非導通
状態になる。すでに記述したようにアナログ信号入力端
子１の入力電圧ｅ６が（’ｏ）、Ｂ４． Ｂ４＞ｅｏ＞
ｅｓ、ｅａ＞ｅｏ＞ｅ１２ｅ （’１２＞ｅｏ ０時、
境界検出回路３９の出７］（Ｂ、ｉ Ｂ３ Ｂ２ Ｂｌ
）はそれぞれ（１０００）。
ロック入力ＣＫとＡＮＤゲート４１〜４４の入力端子に
与えられるがラッチ回路４ｏはそのクロック入力ＣＫが
「０．［より「１」に変化する時入力（０４、Ｃ３、、
Ｃ２、Ｃ１）の信号をその出力（Ｂ４．、Ｂ３．Ｂ２．
、ＤＩ）にラッチする。よって時刻Ｔｃ以後は境界検出
回路３９の出方（Ｂ４゜８３．８２．８１）の信号がそ
のままラッチ回路４０の出力（Ｂ４．Ｂ３．Ｂ２ 、Ｄ
Ｉ）に表われるが、第１表かられかるように出力（Ｂ４
．Ｂ３゜８２、Ｂｌ）の４ビツトの信号はどれが１ビツ
トだけが「１」レベルであるので、ラッチ回路４゜の出
力（Ｂ４．Ｂ３．Ｂ２．ＤＩ）もどれか１ビツトだけが
「１」レベルで他の３ビツトはｒＯＪレベルになってい
る。またＡＮＤゲート４１〜４４はラッチ回路４０の出
力（Ｂ４．Ｂ３．Ｂ２．Ｄｌ）の１つとインバータ４５
の出力信号を入力しているが、時刻Ｔｃμ後はインバー
タ４５の出力信号は「１」レベルでろるので、ＡＮＤゲ
ート４１〜４４の出力信号はラッチ回路４０の出力（Ｂ
４、Ｂ３．Ｂ２．Ｉ）１）のうち「１」レベルの（言号
を入力している１個だけが「１」レベルになり残りの３
個はｒＯＪレベルになる。即ち境界検出回路３９のＷ刀
（８４８３８２Ｂｌ）が（１０００）の時はＡＮＤゲー
ト４１のみがＩｌｌレベルになるのでスイッチ２１，２
２．２３が導通状態になり、他のスイッチは全て非導通
状態になる。すでに記述したようにアナログ信号入力端
子１の入力電圧ｅ６が（’ｏ）、Ｂ４． Ｂ４＞ｅｏ＞
ｅｓ、ｅａ＞ｅｏ＞ｅ１２ｅ （’１２＞ｅｏ ０時、
境界検出回路３９の出７］（Ｂ、ｉ Ｂ３ Ｂ２ Ｂｌ
）はそれぞれ（１０００）。
（０１００）、（００１０）、（０００１） になるの
でスイッチ１８〜３２で時刻Ｔｃμ後に導通するのはｅ
ｏ＞Ｂ４ の時はスイッチ２１，２２，２３、Ｂ４＞ｅ
ｏ＞Ｂ８ の時はスイッチ２４，２５，２６、ｅｓ＞ｅ
ｏ＞ｅｘｔＯ時はスイッチ２７，２８．２９、ｅｌｚ＞
ｅＯの時はスイッチ３０，３１．３２である。、つまり
入力電圧ｅＱがＢ４＞ｅｏ＞ｅｓだとするとスイッチ２
４．２５．２６が導通状態となり、スイッチ２４の出力
は共通出力端子３３に、スイッチ２５の出力に３４に、
スイッチ２６の出力は３５にそれぞれ接続されているの
で、分圧電圧ｅ５．ｅ６．ｅ７はそれぞれ電圧比較回路
３６，３７，３８の入力端子に与えられ入力電圧ｅ６と
電圧の大きさが比較される。即ち入力電圧ｅｇがｅａ＞
ｅｏ＞ｅｒｓ、ｅＢ＞ｅｏ＞ｅａ、ｅｓ＞ｅｏ＞ｅｒｅ
ｅｒ＞ｅｏ＞ｅｓの時、電圧比較回路３６，３７．３８
の出方信号はそれぞれ（１１１）、（０１１）、（００
１）、（０００）となるのでデコーダ回路４６の出方（
Ｆ’２ Ｆ’ｌ）は第１表及びｊ１２ｆｉＫよりそれぞ
れ（１１）、（１０）、（０１）。
でスイッチ１８〜３２で時刻Ｔｃμ後に導通するのはｅ
ｏ＞Ｂ４ の時はスイッチ２１，２２，２３、Ｂ４＞ｅ
ｏ＞Ｂ８ の時はスイッチ２４，２５，２６、ｅｓ＞ｅ
ｏ＞ｅｘｔＯ時はスイッチ２７，２８．２９、ｅｌｚ＞
ｅＯの時はスイッチ３０，３１．３２である。、つまり
入力電圧ｅＱがＢ４＞ｅｏ＞ｅｓだとするとスイッチ２
４．２５．２６が導通状態となり、スイッチ２４の出力
は共通出力端子３３に、スイッチ２５の出力に３４に、
スイッチ２６の出力は３５にそれぞれ接続されているの
で、分圧電圧ｅ５．ｅ６．ｅ７はそれぞれ電圧比較回路
３６，３７，３８の入力端子に与えられ入力電圧ｅ６と
電圧の大きさが比較される。即ち入力電圧ｅｇがｅａ＞
ｅｏ＞ｅｒｓ、ｅＢ＞ｅｏ＞ｅａ、ｅｓ＞ｅｏ＞ｅｒｅ
ｅｒ＞ｅｏ＞ｅｓの時、電圧比較回路３６，３７．３８
の出方信号はそれぞれ（１１１）、（０１１）、（００
１）、（０００）となるのでデコーダ回路４６の出方（
Ｆ’２ Ｆ’ｌ）は第１表及びｊ１２ｆｉＫよりそれぞ
れ（１１）、（１０）、（０１）。
（００）となり入力電圧ｅＱの電圧の大きさの４条件に
応じて、ディジタル信号比カを得ることができる。同じ
ように入力電圧ｅ６がｅ ｏ＞ｅ ４ の時はスイッチ
２１，２２．２３が導通状態となるのでｅｏ＞ｅｌ、
ｅｘ＞ｅｏ＞ｅ２ｔｆ＞ｅｏ＞ｅｓ ＋ｅａ＞ｅｏ＞ｅ
ａの状態に応じてデコーダ回路４６の出力（Ｆ’２．Ｆ
ｌ）にディジタル信号出力を得ること艇できる。ｅｓ＞
ｅｏ＞ｅｌｚｖｅｌｚ＞ｅｏの時も同様である。ところ
でデコーダ回路４６の出力（Ｆ２．Ｐｉ）はラッチ回路
４８の入力（０２Ｇｌ）に接続されており、該ラッチ回
路はクロック信号入力ＣＫに「１」レベルの信号が入力
されると入力（０２Ｇｌ）信号を出力（Ｈ２Ｈ１）にラ
ッチする。第２図Ｃに示すように時刻ＴＤにおいて制御
信号入力端子５５に「１」レベルの信号が入力されると
該信号によりデコーダ回路４６の出力（Ｆ２ Ｆｌ）信
号はラッチ回路４８の出力（Ｈ２Ｈｌ）にラッチされ該
出力（Ｈ２Ｈｌ）の出力端子５１．５２に現われる。
応じて、ディジタル信号比カを得ることができる。同じ
ように入力電圧ｅ６がｅ ｏ＞ｅ ４ の時はスイッチ
２１，２２．２３が導通状態となるのでｅｏ＞ｅｌ、
ｅｘ＞ｅｏ＞ｅ２ｔｆ＞ｅｏ＞ｅｓ ＋ｅａ＞ｅｏ＞ｅ
ａの状態に応じてデコーダ回路４６の出力（Ｆ’２．Ｆ
ｌ）にディジタル信号出力を得ること艇できる。ｅｓ＞
ｅｏ＞ｅｌｚｖｅｌｚ＞ｅｏの時も同様である。ところ
でデコーダ回路４６の出力（Ｆ２．Ｐｉ）はラッチ回路
４８の入力（０２Ｇｌ）に接続されており、該ラッチ回
路はクロック信号入力ＣＫに「１」レベルの信号が入力
されると入力（０２Ｇｌ）信号を出力（Ｈ２Ｈ１）にラ
ッチする。第２図Ｃに示すように時刻ＴＤにおいて制御
信号入力端子５５に「１」レベルの信号が入力されると
該信号によりデコーダ回路４６の出力（Ｆ２ Ｆｌ）信
号はラッチ回路４８の出力（Ｈ２Ｈｌ）にラッチされ該
出力（Ｈ２Ｈｌ）の出力端子５１．５２に現われる。
以上説明したように本実施例の４ピツ）ＡＤ変換器の場
合、第２図の動作波形図に示すように最初時刻ＴＡより
Ｔｃ の間スイッチ１８． １９．２０を導通すること
により、アナログ信号入力端子１の入力電圧ｅＱがｅｏ
＞ｅ４． ｅａ＞ｅｏ＞ｅｓ 、 ｅｓ＞ｅｏ＞ｅｉｌ
ｌ ｙｅｌｇ＞ｅｏ の４状態に応じてデコードされた
デコーダ回路４６の出力（Ｆ２ Ｆｉｌｅ時刻ＴＢにお
いて、ラッチ回路４７でラッチして、出力端子４９及び
５０にＡＤ変換結果の上位２ビツトを得ることができ、
次に時刻Ｔｃ ＩＪ後上位２ビットの変換結果に基づい
てスイッチ２１，２２．２３かスイッチ２４，２５．２
６かスイッチ２７，２８゜２９か或いはスイッチ３０，
３１．３２のいずれかの１組を導通することによりデコ
ーダ回路４６の出力（Ｆ２ Ｆｌ）に得られたディジタ
ル信号を時刻ＴＤにラッチ回路４８によりラッチして、
その出力端子５１及び５２にＡＤ変換結果の下位２ビツ
トを得ることができる。第２図ｅ及びｆは出力端子４９
．５０及び５１．５２に時刻ＴＢ及びＴＤにそれぞれＡ
Ｄ変換結果の上位２ビツト及び下位２ビツトが得られる
ことを示している。
合、第２図の動作波形図に示すように最初時刻ＴＡより
Ｔｃ の間スイッチ１８． １９．２０を導通すること
により、アナログ信号入力端子１の入力電圧ｅＱがｅｏ
＞ｅ４． ｅａ＞ｅｏ＞ｅｓ 、 ｅｓ＞ｅｏ＞ｅｉｌ
ｌ ｙｅｌｇ＞ｅｏ の４状態に応じてデコードされた
デコーダ回路４６の出力（Ｆ２ Ｆｉｌｅ時刻ＴＢにお
いて、ラッチ回路４７でラッチして、出力端子４９及び
５０にＡＤ変換結果の上位２ビツトを得ることができ、
次に時刻Ｔｃ ＩＪ後上位２ビットの変換結果に基づい
てスイッチ２１，２２．２３かスイッチ２４，２５．２
６かスイッチ２７，２８゜２９か或いはスイッチ３０，
３１．３２のいずれかの１組を導通することによりデコ
ーダ回路４６の出力（Ｆ２ Ｆｌ）に得られたディジタ
ル信号を時刻ＴＤにラッチ回路４８によりラッチして、
その出力端子５１及び５２にＡＤ変換結果の下位２ビツ
トを得ることができる。第２図ｅ及びｆは出力端子４９
．５０及び５１．５２に時刻ＴＢ及びＴＤにそれぞれＡ
Ｄ変換結果の上位２ビツト及び下位２ビツトが得られる
ことを示している。
上記のように本構成によればＡＤ変換を上位半ピットと
下位半ビットの２度に分けて行う為、１度の比較でＡＤ
変換を行う並列比較方式のＡＤ変換回路より変換スピー
ドの点では少し遅くなるが電圧比較回路の数は少なくて
済む。例えは従来の並列比較方式のＡＤ変換回路ではｎ
ビット構成の場合２”−１個の電圧比較回路が必要でお
るが本構成によれば２″−１（ｎが偶数の場合）個しか
必要としない。本実施例の４ビツトの場合従来の並列比
較方式では１５個の電圧比較回路が必要なのに対して本
構成では３個しか必要としない。またビットのＡＤ変換
器の場合には上位ｍ＋１ビツトと下位ｍビットに分けて
本構成により実現できるのは明白でおり、その時、必要
な電圧比較回路の数は２ 個である。
下位半ビットの２度に分けて行う為、１度の比較でＡＤ
変換を行う並列比較方式のＡＤ変換回路より変換スピー
ドの点では少し遅くなるが電圧比較回路の数は少なくて
済む。例えは従来の並列比較方式のＡＤ変換回路ではｎ
ビット構成の場合２”−１個の電圧比較回路が必要でお
るが本構成によれば２″−１（ｎが偶数の場合）個しか
必要としない。本実施例の４ビツトの場合従来の並列比
較方式では１５個の電圧比較回路が必要なのに対して本
構成では３個しか必要としない。またビットのＡＤ変換
器の場合には上位ｍ＋１ビツトと下位ｍビットに分けて
本構成により実現できるのは明白でおり、その時、必要
な電圧比較回路の数は２ 個である。
本発明によれば従来の並列比較方式より変換スピードは
少し劣るものの電圧比較回路は大幅に少なくてすむので
ｖｋ積化した場合、チップ面積を大幅に減少させること
ができ経済的効果を高めることができる。
少し劣るものの電圧比較回路は大幅に少なくてすむので
ｖｋ積化した場合、チップ面積を大幅に減少させること
ができ経済的効果を高めることができる。
第１図は本発明の一実施例を示すブロック図、第２図は
＠１図の動作を示す波形図、第３図は第１図中の境界検
出回路を示す回路図、第４図は第１図中のデコーダ回路
を示す回路図である。 ｌ・・・・・・アナログ信号の入力端子、２〜１７・・
・・・・分圧回路抵抗、１８〜３２・・・・・・スイッ
チ、３３〜３５・・・・・・信号線、３６〜３８・・・
・・・電圧比較回路、３９・・・・・・境界検出回路、
４０，４７，４８・・・・・・ラッチ回路、４１〜４４
・・・・・・ＡＮＤゲート、４５，５６〜５８・・・・
・・インバータ、４６・・・・・・デコーダ回路、４９
〜５２・・・・・・出力端子、５３〜５５・・・・・・
制御信号入力端子、５９〜６２・・・・・・ＮＯＲゲー
ト。 免 ｌ 拐 十Ｖ 峯２面 ￥−３頂 半ｑＶ
＠１図の動作を示す波形図、第３図は第１図中の境界検
出回路を示す回路図、第４図は第１図中のデコーダ回路
を示す回路図である。 ｌ・・・・・・アナログ信号の入力端子、２〜１７・・
・・・・分圧回路抵抗、１８〜３２・・・・・・スイッ
チ、３３〜３５・・・・・・信号線、３６〜３８・・・
・・・電圧比較回路、３９・・・・・・境界検出回路、
４０，４７，４８・・・・・・ラッチ回路、４１〜４４
・・・・・・ＡＮＤゲート、４５，５６〜５８・・・・
・・インバータ、４６・・・・・・デコーダ回路、４９
〜５２・・・・・・出力端子、５３〜５５・・・・・・
制御信号入力端子、５９〜６２・・・・・・ＮＯＲゲー
ト。 免 ｌ 拐 十Ｖ 峯２面 ￥−３頂 半ｑＶ
Claims (1)
- アナログ信号を上位Ｎ１ビット、下位Ｎ２ビットからな
るディジタル信号に変換するＡＤ変換回路において、前
記アナログ信号をそれぞれの１万の入力とする２Ｎ１
１個の比較手段と、前記上位Ｎ１ビツトｅ決定するため
の２−１個のしきい値を前記比較手段のそれぞれの他方
の入力に供給する手段と、前記比較手段の出力に応じて
前記上位Ｎ１ピッ）１−決定して記憶する手段と、前記
上位Ｎ１ビットに応じて前記下位Ｎ２ビットを決定する
ための、前記しきい値の一つに隣接する２Ｎ１−１個の
しきい値を前記比較手段の他方の入力に供給する手段と
、前記比較手段の出力に応じて前記下位Ｎ２ビツトヲ決
定して記憶する手段とを有することを特徴とするＡＤ変
換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7042184A JPS60214120A (ja) | 1984-04-09 | 1984-04-09 | Ａｄ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7042184A JPS60214120A (ja) | 1984-04-09 | 1984-04-09 | Ａｄ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60214120A true JPS60214120A (ja) | 1985-10-26 |
Family
ID=13430990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7042184A Pending JPS60214120A (ja) | 1984-04-09 | 1984-04-09 | Ａｄ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60214120A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS643222U (ja) * | 1987-06-18 | 1989-01-10 | ||
| JPH02246424A (ja) * | 1989-03-17 | 1990-10-02 | Sanyo Electric Co Ltd | Ａｄコンバータ |
-
1984
- 1984-04-09 JP JP7042184A patent/JPS60214120A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS643222U (ja) * | 1987-06-18 | 1989-01-10 | ||
| JPH02246424A (ja) * | 1989-03-17 | 1990-10-02 | Sanyo Electric Co Ltd | Ａｄコンバータ |
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