JP2604740B2 - アナログ−デジタル変換器 - Google Patents
アナログ−デジタル変換器Info
- Publication number
- JP2604740B2 JP2604740B2 JP62069618A JP6961887A JP2604740B2 JP 2604740 B2 JP2604740 B2 JP 2604740B2 JP 62069618 A JP62069618 A JP 62069618A JP 6961887 A JP6961887 A JP 6961887A JP 2604740 B2 JP2604740 B2 JP 2604740B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- code conversion
- code
- conversion circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、電圧分圧器を用いた並列比較型アナログ−
デジタル（以下A/Dと記す）変換器に関する。
デジタル（以下A/Dと記す）変換器に関する。
第７図は並列比較型A/D変換器の構成の一例で、Ｎ＝
３の場合である。ここでＮはA/D変換器の有するビット
数である。同図中10は電圧分圧器で複数の抵抗12〜19で
構成され、それらの抵抗の接続点はそれぞれ出力20〜27
を形成する。また、電圧分圧器10は基準電圧VRと接地電
位GND間に接続されている。さらに電圧分圧器10の複数
の出力20〜27は複数の比較器30〜37の比較基準端子にそ
れぞれ接続されている。50は反転位置検出回路で複数の
ロジックゲート40〜47で構成され、前記反転位置検出回
路50の出力は第１の符号変換回路151に接続され、第１
の符号変換回路151の出力はデジタル出力252〜254を待
つ第２の符号変換回路251に接続されている。以下第７
図に従って動作を説明する。
３の場合である。ここでＮはA/D変換器の有するビット
数である。同図中10は電圧分圧器で複数の抵抗12〜19で
構成され、それらの抵抗の接続点はそれぞれ出力20〜27
を形成する。また、電圧分圧器10は基準電圧VRと接地電
位GND間に接続されている。さらに電圧分圧器10の複数
の出力20〜27は複数の比較器30〜37の比較基準端子にそ
れぞれ接続されている。50は反転位置検出回路で複数の
ロジックゲート40〜47で構成され、前記反転位置検出回
路50の出力は第１の符号変換回路151に接続され、第１
の符号変換回路151の出力はデジタル出力252〜254を待
つ第２の符号変換回路251に接続されている。以下第７
図に従って動作を説明する。
まず、アナログ入力電圧Vsが異なった比較基準を持つ
複数の比較器30〜37に同時に印加される。するとアナロ
グ入力電圧Vsが比較基準より小さい比較器の出力は高レ
ベル、すなわち論理“1"となる。従って、複数の比較器
30〜37はアナログ入力電圧Vsの値によってその出力が論
理“0"になる比較器と論理“1"になる比較器に分けられ
る。そこで、反転位置検出論理回路50は、出力が“0"に
なっている比較器と“1"になっている比較器の境界の位
置に対応したゲートの出力を“1"とする。この位置検出
論理回路50の出力を第１の符号変換回路151で符号化
し、３ビットのデジタル信号を得ている。ところで、こ
の第１の符号変換回路151には第８図（ａ）に示す読み
出し専用メモリ（ROM）型符号化器が使用され、その符
号が第８図（ｂ）に示すグレイコード構成されている。
従って、第１の符号変換回路の出力がグレイコードであ
るため第２の符号変換回路251で通常のバイナリコード
に再変換することによりアナログ入力電圧VsのA/D変換
出力を得ている。
複数の比較器30〜37に同時に印加される。するとアナロ
グ入力電圧Vsが比較基準より小さい比較器の出力は高レ
ベル、すなわち論理“1"となる。従って、複数の比較器
30〜37はアナログ入力電圧Vsの値によってその出力が論
理“0"になる比較器と論理“1"になる比較器に分けられ
る。そこで、反転位置検出論理回路50は、出力が“0"に
なっている比較器と“1"になっている比較器の境界の位
置に対応したゲートの出力を“1"とする。この位置検出
論理回路50の出力を第１の符号変換回路151で符号化
し、３ビットのデジタル信号を得ている。ところで、こ
の第１の符号変換回路151には第８図（ａ）に示す読み
出し専用メモリ（ROM）型符号化器が使用され、その符
号が第８図（ｂ）に示すグレイコード構成されている。
従って、第１の符号変換回路の出力がグレイコードであ
るため第２の符号変換回路251で通常のバイナリコード
に再変換することによりアナログ入力電圧VsのA/D変換
出力を得ている。
ところで、グレイコードをバイナリコードに変換する
第２の符号変換回路251は、第９図のように複数のエク
スクルーシブオアゲートで構成されている。しかし、使
用するエクスクルーシブオアゲートが第９図のように直
列に接続されていると、上位ビットから順々に値が決ま
って行くことになるため最終的な出力結果が得られるま
でに時間がかかることになる。すなわち、エクスクルー
シブオアゲート１段あたりの遅延時間をtdとすると、第
２の符号変換回路251の最終的な出力結果が得られるま
での時間tcはA/D変換器の有するビット数をＮとすると
（１）式で表わされ、 tc＝（Ｎ−１）td ……（１） この間の第２の符号変換器251の出力データは不確定な
ため、読み出しすることができないことになる。また、
反転位置検出回路50が、アナログ入力電圧Vsに対応した
位置の比較器の反転を検出してから第１の符号変換回路
151の出力が確定するまでの時間tbもやはり第２の符号
変換器251の出力データは不確定なため読み出しするこ
とができない。従って、アナログ入力Vsの変化によって
比較器の反転位置が変化してから第２の符号変換器251
の出力データが確定するまでの時間taは（２）式で表わ
され、 ta＝tb＋tc ……（２） この間の第２の符号変換器251の出力データは意味のな
いものとなり、このようなA/D変換器は使いずらく、並
列比較形A/D変換器の持つ高速性を十分に活用できない
という欠点があった。
第２の符号変換回路251は、第９図のように複数のエク
スクルーシブオアゲートで構成されている。しかし、使
用するエクスクルーシブオアゲートが第９図のように直
列に接続されていると、上位ビットから順々に値が決ま
って行くことになるため最終的な出力結果が得られるま
でに時間がかかることになる。すなわち、エクスクルー
シブオアゲート１段あたりの遅延時間をtdとすると、第
２の符号変換回路251の最終的な出力結果が得られるま
での時間tcはA/D変換器の有するビット数をＮとすると
（１）式で表わされ、 tc＝（Ｎ−１）td ……（１） この間の第２の符号変換器251の出力データは不確定な
ため、読み出しすることができないことになる。また、
反転位置検出回路50が、アナログ入力電圧Vsに対応した
位置の比較器の反転を検出してから第１の符号変換回路
151の出力が確定するまでの時間tbもやはり第２の符号
変換器251の出力データは不確定なため読み出しするこ
とができない。従って、アナログ入力Vsの変化によって
比較器の反転位置が変化してから第２の符号変換器251
の出力データが確定するまでの時間taは（２）式で表わ
され、 ta＝tb＋tc ……（２） この間の第２の符号変換器251の出力データは意味のな
いものとなり、このようなA/D変換器は使いずらく、並
列比較形A/D変換器の持つ高速性を十分に活用できない
という欠点があった。
本発明の目的は、第２の符号変換回路の出力の不定期
間にかかわらず常にデータの読み出しが可能な並列比較
形A/D変換器を提供することにある。
間にかかわらず常にデータの読み出しが可能な並列比較
形A/D変換器を提供することにある。
本発明による並列比較形A/D変換器は、第１の基準電
圧VRと第２の基準電圧GND間に2N個直列に接続された電
圧分圧器と、該電圧分圧器のそれぞれの接続点からの出
力を基準値とする2N個の比較器と、これら比較器の出力
を受けて前記比較器の反転位置を検出する反転位置検出
論理回路と、該反転位置検出論理回路の出力を受ける第
１の符号変換回路と、該第１の符号変換回路の出力をさ
らに符号変換する第２の符号変換回路とで構成され、前
記反転位置検出論理回路の入力に第１のラッチ回路が設
けられ、さらに前記第２の符号変換回路の出力に第２の
ラッチ回路が設けられ、しかも前記第１のラッチ回路と
前記第２のラッチ回路とが互いに逆相のクロックで動作
することを特徴とする。
圧VRと第２の基準電圧GND間に2N個直列に接続された電
圧分圧器と、該電圧分圧器のそれぞれの接続点からの出
力を基準値とする2N個の比較器と、これら比較器の出力
を受けて前記比較器の反転位置を検出する反転位置検出
論理回路と、該反転位置検出論理回路の出力を受ける第
１の符号変換回路と、該第１の符号変換回路の出力をさ
らに符号変換する第２の符号変換回路とで構成され、前
記反転位置検出論理回路の入力に第１のラッチ回路が設
けられ、さらに前記第２の符号変換回路の出力に第２の
ラッチ回路が設けられ、しかも前記第１のラッチ回路と
前記第２のラッチ回路とが互いに逆相のクロックで動作
することを特徴とする。
以下図面に従って本発明の詳細について説明する。
第１図は本発明による並列比較形A/D変換器の構成の
一例でＮ＝３の場合である。ここでＮはA/D変換器の有
するビット数である。基準電圧VRと接地電位GND間に2N
個直列に接続され、電圧分圧器として働く抵抗12〜19で
構成された電圧分圧回路10と該電圧分圧回路を構成する
各電圧分圧器のそれぞれの接続点20〜27からの出力を基
準値とする2N個の比較器30〜37と、これら比較器の出力
を受ける第１のラッチ回路351と該第１のラッチ回路の
出力を受ける反転位置検出論理回路50と、該反転位置検
出回路の出力を受けて符号変換を行なう第１の符号変換
回路151と該第１の符号変換回路の出力を受けてさらに
符号変換を行なう第２の符号変換回路251と該第２の符
号変換回路の出力を受ける第２のラッチ回路451で構成
され、前記第１のラッチ回路351と前記第２のラッチ回
路451とが互いに逆相のクロックで制御されることを特
徴とする。この特徴は前記反転位置検出論理回路50がア
ナログ入力電圧Vsに対応した位置の比較器の反転を検出
してから第２の符号変換回路251の出力が確実するまで
の時間もデータの読み出しができるという効果をもたら
す。
一例でＮ＝３の場合である。ここでＮはA/D変換器の有
するビット数である。基準電圧VRと接地電位GND間に2N
個直列に接続され、電圧分圧器として働く抵抗12〜19で
構成された電圧分圧回路10と該電圧分圧回路を構成する
各電圧分圧器のそれぞれの接続点20〜27からの出力を基
準値とする2N個の比較器30〜37と、これら比較器の出力
を受ける第１のラッチ回路351と該第１のラッチ回路の
出力を受ける反転位置検出論理回路50と、該反転位置検
出回路の出力を受けて符号変換を行なう第１の符号変換
回路151と該第１の符号変換回路の出力を受けてさらに
符号変換を行なう第２の符号変換回路251と該第２の符
号変換回路の出力を受ける第２のラッチ回路451で構成
され、前記第１のラッチ回路351と前記第２のラッチ回
路451とが互いに逆相のクロックで制御されることを特
徴とする。この特徴は前記反転位置検出論理回路50がア
ナログ入力電圧Vsに対応した位置の比較器の反転を検出
してから第２の符号変換回路251の出力が確実するまで
の時間もデータの読み出しができるという効果をもたら
す。
以下第１図に従って動作を説明する。まずアナログ入
力電圧Vsが異なった比較基準を持つ複数の比較器30〜37
に同時に印加される。するとアナログ入力電圧Vsが比較
基準より大きい比較器の出力は低レベル、すなわち論理
“0"となり、逆にアナログ入力電圧Vsが比較基準より小
さい比較器の出力は高レベル、すなわち論理“1"とな
る。従って複数の比較器30〜37はアナログ入力電圧Vs値
によってその出力が“0"になる比較器と“1"になる比較
器に分けられる。これらの比較器の出力は第２図（１）
に示すクロックに同期して第１のラッチ回路351で第２
図（２）に示すタイミングでラッチされる。そこで反転
位置検出論理回路50は、出力が“0"になっている比較器
と“1"になっている比較器の境界を検出し、ロジックゲ
ート40〜47のうち境界の位置に対応したゲートの出力を
“1"とする。この反転位置検出論理回路50の出力を符号
が第８図（ｂ）に示すグレイコードである第８図（ａ）
に示す読み出し専用メモリで構成されている第１の符号
変換回路151で符号化して３ビットのグレイコード符号
を得ている。第１の符号変換回路151の出力はさらに第
２の符号変換回路251で通常のバイナリコードに再変換
される。前記再変換されたデジタルデータは第２の符号
変換回路251の出力に設けられた第２のラッチ回路451に
よってやはり第２図（１）に示すクロックに同期して、
しかも第２図（４）に示すタイミングでラッチされ、ア
ナログ入力電圧VsのA/D変換出力となっている。
力電圧Vsが異なった比較基準を持つ複数の比較器30〜37
に同時に印加される。するとアナログ入力電圧Vsが比較
基準より大きい比較器の出力は低レベル、すなわち論理
“0"となり、逆にアナログ入力電圧Vsが比較基準より小
さい比較器の出力は高レベル、すなわち論理“1"とな
る。従って複数の比較器30〜37はアナログ入力電圧Vs値
によってその出力が“0"になる比較器と“1"になる比較
器に分けられる。これらの比較器の出力は第２図（１）
に示すクロックに同期して第１のラッチ回路351で第２
図（２）に示すタイミングでラッチされる。そこで反転
位置検出論理回路50は、出力が“0"になっている比較器
と“1"になっている比較器の境界を検出し、ロジックゲ
ート40〜47のうち境界の位置に対応したゲートの出力を
“1"とする。この反転位置検出論理回路50の出力を符号
が第８図（ｂ）に示すグレイコードである第８図（ａ）
に示す読み出し専用メモリで構成されている第１の符号
変換回路151で符号化して３ビットのグレイコード符号
を得ている。第１の符号変換回路151の出力はさらに第
２の符号変換回路251で通常のバイナリコードに再変換
される。前記再変換されたデジタルデータは第２の符号
変換回路251の出力に設けられた第２のラッチ回路451に
よってやはり第２図（１）に示すクロックに同期して、
しかも第２図（４）に示すタイミングでラッチされ、ア
ナログ入力電圧VsのA/D変換出力となっている。
このように、本発明の特徴は比較器30〜37の出力を直
接反転位置検出論理回路50に入力するのではなく、まず
第１のラッチ回路351でラッチした後に反転位置検出論
理回路50に入力して比較器の反転を検出し、さらに第２
の符号変換回路251の出力を直接A/D変換出力とするので
はなく第２の符号変換回路251の出力を第２のラッチ回
路451で前記第１のラッチ回路351とは逆相でラッチする
ことにあり、この特徴は反転位置検出論理回路50と第１
の符号変換回路151及び第２の符号変換回路251で発生す
るA/D変換出力データの不確定期間taにかかわらず常にA
/D変換出力を読み出すことができ、従って並列比較型A/
D変換器が本来持っている高速性をそこなうことがない
という大きな効果をもたらす。すなわち、第２図のt0の
タイミングで第１のラッチ回路351にラッチされた比較
器30〜37の出力はただちに反転位置検出論理回路50に入
力されるが、先に説明したように反転位置検出論理回路
50がアナログ入力電圧Vsに対応した比較器の反転を検出
してから第１の符号変換回路151の出力が確定するまで
に一定時間tbを必要とする。また第１の符号変換回路15
1の出力が確定すると３ビットのグレイコードのデータ
は第２の符号変換回路251によってバイナリコードのデ
ータへ変換がなされるが、やはり先に説明したように第
２の符号変換回路251は第９図に示すエクスクルーシブ
オアゲートが直列に接続された構成となっているため
に、前記エクスクルーシブオアゲート１段あたりの遅延
時間をtdとし、A/D変換器の有するビット数をＮとする
と第２の符号変換回路251で最終的な出力結果が得られ
るまでの時間tcはtc＝（Ｎ−１）tdと表わされ、先の第
１の符号変換器151の出力が確定するまでの時間tbと合
わせて第２の符号変換回路251の出力が不確定になる時
間taはta＝tb＋tcとなる。
接反転位置検出論理回路50に入力するのではなく、まず
第１のラッチ回路351でラッチした後に反転位置検出論
理回路50に入力して比較器の反転を検出し、さらに第２
の符号変換回路251の出力を直接A/D変換出力とするので
はなく第２の符号変換回路251の出力を第２のラッチ回
路451で前記第１のラッチ回路351とは逆相でラッチする
ことにあり、この特徴は反転位置検出論理回路50と第１
の符号変換回路151及び第２の符号変換回路251で発生す
るA/D変換出力データの不確定期間taにかかわらず常にA
/D変換出力を読み出すことができ、従って並列比較型A/
D変換器が本来持っている高速性をそこなうことがない
という大きな効果をもたらす。すなわち、第２図のt0の
タイミングで第１のラッチ回路351にラッチされた比較
器30〜37の出力はただちに反転位置検出論理回路50に入
力されるが、先に説明したように反転位置検出論理回路
50がアナログ入力電圧Vsに対応した比較器の反転を検出
してから第１の符号変換回路151の出力が確定するまで
に一定時間tbを必要とする。また第１の符号変換回路15
1の出力が確定すると３ビットのグレイコードのデータ
は第２の符号変換回路251によってバイナリコードのデ
ータへ変換がなされるが、やはり先に説明したように第
２の符号変換回路251は第９図に示すエクスクルーシブ
オアゲートが直列に接続された構成となっているため
に、前記エクスクルーシブオアゲート１段あたりの遅延
時間をtdとし、A/D変換器の有するビット数をＮとする
と第２の符号変換回路251で最終的な出力結果が得られ
るまでの時間tcはtc＝（Ｎ−１）tdと表わされ、先の第
１の符号変換器151の出力が確定するまでの時間tbと合
わせて第２の符号変換回路251の出力が不確定になる時
間taはta＝tb＋tcとなる。
しかも、第１のラッチ回路351は各比較器30〜37の出
力をラッチしているので、各比較器30〜37における比較
動作のバラツキにともなう比較出力の変化のバラツキを
吸収しており、これによって、各比較結果が揃った時点
で後続の反転位置検出回路50に論理処理されすべき信号
を供給でき、その動作点を合わせることができる。
力をラッチしているので、各比較器30〜37における比較
動作のバラツキにともなう比較出力の変化のバラツキを
吸収しており、これによって、各比較結果が揃った時点
で後続の反転位置検出回路50に論理処理されすべき信号
を供給でき、その動作点を合わせることができる。
ところで、並列比較形A/D変換器は通常連続して変換
を行なっており、第２の符号変換回路251の出力が不定
となるt0からtaの期間は、前記第２の符号変換回路251
の出力に設けられた第２のラッチ回路451は第２図のt-1
のタイミングでラッチした前回の変換データを保持し続
け、t1のタイミングで前記第２の符号変換回路251の出
力データをあらためてラッチし、その後t3,t5……とラ
ッチをくりかえして行くため、外部からは第２の符号変
換回路251で発生するデータの不定時間taを考慮するこ
となくデータを読み出すことができるようになる。とこ
ろで第１のラッチ回路351が比較器30〜37のそれぞれの
出力をラッチするタイミングt(0+2n)と、第２のラッチ
回路451が第２の符号変換回路251の出力をラッチするタ
イミングt(1+2n)との時間差Ｔを第２の符号変換回路251
で発生するデータの不定時間taよりも長く設定すること
はいうまでもない。ここで、ｎ＝0,1,2,3……である。
を行なっており、第２の符号変換回路251の出力が不定
となるt0からtaの期間は、前記第２の符号変換回路251
の出力に設けられた第２のラッチ回路451は第２図のt-1
のタイミングでラッチした前回の変換データを保持し続
け、t1のタイミングで前記第２の符号変換回路251の出
力データをあらためてラッチし、その後t3,t5……とラ
ッチをくりかえして行くため、外部からは第２の符号変
換回路251で発生するデータの不定時間taを考慮するこ
となくデータを読み出すことができるようになる。とこ
ろで第１のラッチ回路351が比較器30〜37のそれぞれの
出力をラッチするタイミングt(0+2n)と、第２のラッチ
回路451が第２の符号変換回路251の出力をラッチするタ
イミングt(1+2n)との時間差Ｔを第２の符号変換回路251
で発生するデータの不定時間taよりも長く設定すること
はいうまでもない。ここで、ｎ＝0,1,2,3……である。
第３図に第２の符号変換回路及び第２のラッチ回路の
構成例を示す。第１のラッチ回路351は第２のラッチ回
路451と同様に複数のラッチ回路Ｌで構成され、さらに
第１のラッチ回路351と第２のラッチ回路451とがクロッ
クによって逆相に動作するように構成されている。また
第２の符号変換回路251は従来と同じエクスクルーシブ
オアゲートが直列に接続された構成となっている。個々
のラッチ回路Ｌの一例を第４図に示す 〔実施例２〕 第５図は本発明による並列比較形A/D変換器の他の実
施例である。第５図では第１のラッチ回路を複数の比較
器30〜37がそれぞれラッチ機能を持つことで実現してい
る。第６図にラッチ機能を持つ比較器の構成例を示す。
第６図は結合コンデンサを持いたサンプリング形比較器
で、スイッチ301〜304、反転回路310〜312,コンデンサ3
20で構成される。また、100は比較器の基準電圧を作る
ための電圧分圧回路の一部である。スイッチ301〜304は
第２図（１）に示すクロックによって開閉を制御され
る。スイッチ304と反転回路312はラッチ回路を構成し、
反転回路311の出力結果を次の比較結果が得られるまで
保持している。従って第５図に示す並列比較形A/D変換
器は比較器自身が比較結果のラッチ機能を持つため、第
１のラッチ回路を独立して持つ必要がなくしかも第１図
に示す並列比較形A/D変換器と同等の効果を持つ。
構成例を示す。第１のラッチ回路351は第２のラッチ回
路451と同様に複数のラッチ回路Ｌで構成され、さらに
第１のラッチ回路351と第２のラッチ回路451とがクロッ
クによって逆相に動作するように構成されている。また
第２の符号変換回路251は従来と同じエクスクルーシブ
オアゲートが直列に接続された構成となっている。個々
のラッチ回路Ｌの一例を第４図に示す 〔実施例２〕 第５図は本発明による並列比較形A/D変換器の他の実
施例である。第５図では第１のラッチ回路を複数の比較
器30〜37がそれぞれラッチ機能を持つことで実現してい
る。第６図にラッチ機能を持つ比較器の構成例を示す。
第６図は結合コンデンサを持いたサンプリング形比較器
で、スイッチ301〜304、反転回路310〜312,コンデンサ3
20で構成される。また、100は比較器の基準電圧を作る
ための電圧分圧回路の一部である。スイッチ301〜304は
第２図（１）に示すクロックによって開閉を制御され
る。スイッチ304と反転回路312はラッチ回路を構成し、
反転回路311の出力結果を次の比較結果が得られるまで
保持している。従って第５図に示す並列比較形A/D変換
器は比較器自身が比較結果のラッチ機能を持つため、第
１のラッチ回路を独立して持つ必要がなくしかも第１図
に示す並列比較形A/D変換器と同等の効果を持つ。
以上説明したように、本発明は従来の並列比較形A/D
変換器のように第２の符号変換回路で発生する不確定デ
ータを考慮しながらA/D変換データを読み出す必要はな
く、常時任意のタイミングでA/D変換データを読み出す
ことができる。従って、並列比較形A/D変換器が本来有
する高速性をそこなうことなく、しかも特殊な回路を必
要としないため、比較的構成の簡単なモノリシック集積
回路で構成することが容易な並列比較形A/D変換器を提
供できる。
変換器のように第２の符号変換回路で発生する不確定デ
ータを考慮しながらA/D変換データを読み出す必要はな
く、常時任意のタイミングでA/D変換データを読み出す
ことができる。従って、並列比較形A/D変換器が本来有
する高速性をそこなうことなく、しかも特殊な回路を必
要としないため、比較的構成の簡単なモノリシック集積
回路で構成することが容易な並列比較形A/D変換器を提
供できる。
第１図は本発明による並列比較形A/D変換器の構成例を
示すブロック図、第２図は動作を説明するためのタイミ
ング図、第３図は本発明によるラッチ回路と符号変換回
路の構成例を示すブロック図、第４図はラッチ回路の一
例を示す回路図、第５図は本発明による並列比較形A/D
変換器の別の構成例を示すブロック図、第６図はラッチ
機能を持つ比較器の一例を示す回路図、第７図は従来の
並列比較形A/D変換器を示すブロック図、第８図はグレ
イコードによる読み出し専用メモリ形符号変換回路及び
変換の例を示す図、第９図はグレイコードをバイナリコ
ードに変換する符号変換回路の一例を示す回路図であ
る。 10……電圧分圧器、12〜19……抵抗、30〜37……比較
器、50……反転位置検出論理回路、151……第１の符号
変換回路、251……第２の符号変換回路、351……第１の
ラッチ回路、451……第２のラッチ回路。
示すブロック図、第２図は動作を説明するためのタイミ
ング図、第３図は本発明によるラッチ回路と符号変換回
路の構成例を示すブロック図、第４図はラッチ回路の一
例を示す回路図、第５図は本発明による並列比較形A/D
変換器の別の構成例を示すブロック図、第６図はラッチ
機能を持つ比較器の一例を示す回路図、第７図は従来の
並列比較形A/D変換器を示すブロック図、第８図はグレ
イコードによる読み出し専用メモリ形符号変換回路及び
変換の例を示す図、第９図はグレイコードをバイナリコ
ードに変換する符号変換回路の一例を示す回路図であ
る。 10……電圧分圧器、12〜19……抵抗、30〜37……比較
器、50……反転位置検出論理回路、151……第１の符号
変換回路、251……第２の符号変換回路、351……第１の
ラッチ回路、451……第２のラッチ回路。
Claims (1)
- 【請求項１】アナログ信号の入力手段と、第１の基準電
圧と第２の基準電圧との間に直列接続された複数の電圧
分圧器の各出力点からの出力電圧を基準値とする複数の
比較器と、該比較器の出力を受けて比較器出力の反転位
置を検出する反転位置検出回路と、該反転位置検出回路
の出力を受ける第１の符号変換回路と、該第１の符号変
換回路の出力を受けてさらに符号変換を行う第２の符号
変換回路とを有し、前記第１の符号変換回路は2N個の入
力信号をＮビットのグレイコードに変換し、前記第２の
符号変換回路はＮビットのグレイコードをＮビットのバ
イナリコードに変換するように構成されているアナログ
・デジタル変換器において、前記反転位置検出回路のそ
れぞれの入力に前記複数の比較器の出力をラッチした信
号をそれぞれ供給するための第１のラッチ回路を設ける
とともに前記第２の符号変換回路の出力にも第２のラッ
チ回路を設け、前記第１のラッチ回路と前記第２のラッ
チ回路とが互いに逆相で動作することを特徴とするアナ
ログ・デジタル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62069618A JP2604740B2 (ja) | 1987-03-23 | 1987-03-23 | アナログ−デジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62069618A JP2604740B2 (ja) | 1987-03-23 | 1987-03-23 | アナログ−デジタル変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63234631A JPS63234631A (ja) | 1988-09-29 |
| JP2604740B2 true JP2604740B2 (ja) | 1997-04-30 |
Family
ID=13408034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62069618A Expired - Lifetime JP2604740B2 (ja) | 1987-03-23 | 1987-03-23 | アナログ−デジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2604740B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5883394A (ja) * | 1981-11-09 | 1983-05-19 | Hitachi Ltd | 半導体集積回路の信号伝送方式 |
| JPS58142622A (ja) * | 1982-02-18 | 1983-08-24 | Nec Corp | アナログ・デジタル変換器 |
-
1987
- 1987-03-23 JP JP62069618A patent/JP2604740B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63234631A (ja) | 1988-09-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5644313A (en) | Redundant signed digit A-to-D conversion circuit and method thereof | |
| US20050231404A1 (en) | Successive approximation analog/digital converter with reduced chip area | |
| US9971312B1 (en) | Pulse to digital converter | |
| KR900011161A (ko) | 연속비교형태 아날로그-디지탈 변환기 | |
| US6218975B1 (en) | Interleaved auto-zero analog-to-digital converter with switching noise compensation | |
| US4999630A (en) | Fast analog-digital converter with parallel structure | |
| JPH07101847B2 (ja) | デジタルフェイズロックドループ装置 | |
| JPH0681048B2 (ja) | Ａ／ｄ変換器 | |
| US4999631A (en) | High-precision and high-speed analog/digital converter having low power consumption | |
| US5583503A (en) | Analog/digital converter | |
| JP2604740B2 (ja) | アナログ−デジタル変換器 | |
| US9577658B1 (en) | Analog to digital converter and data conversion method | |
| JPH0429258B2 (ja) | ||
| EP0858163B1 (en) | Pulse width modulation operation circuit | |
| US20030197631A1 (en) | Reponse-based analog-to-digital conversion apparatus and method | |
| JPS6271336A (ja) | Ａ／ｄ変換器 | |
| JP3114795B2 (ja) | 高速ａｄ変換装置 | |
| JP2904239B2 (ja) | Ａ／ｄ変換回路 | |
| KR880002500B1 (ko) | 16비트용 고속 a/d 콘버터 | |
| US6927713B2 (en) | Response-based analog-to-digital conversion apparatus and method | |
| TW201733272A (zh) | 類比數位轉換器與資料轉換方法 | |
| JPH104353A (ja) | Ａ／ｄ変換器 | |
| JPH0455005B2 (ja) | ||
| JP2002033661A (ja) | デジタル・アナログ変換回路 | |
| JPH0537376A (ja) | Ａｄ変換器 |