JPH0429258B2 - - Google Patents
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- JPH0429258B2 JPH0429258B2 JP57025416A JP2541682A JPH0429258B2 JP H0429258 B2 JPH0429258 B2 JP H0429258B2 JP 57025416 A JP57025416 A JP 57025416A JP 2541682 A JP2541682 A JP 2541682A JP H0429258 B2 JPH0429258 B2 JP H0429258B2
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- 238000006243 chemical reaction Methods 0.000 claims description 63
- 238000001514 detection method Methods 0.000 claims description 12
- 238000000034 method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
- H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
- H03M1/362—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider
- H03M1/365—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider the voltage divider being a single resistor string
Description
【発明の詳細な説明】
本発明は、電圧分圧器を用いた並列比較型アナ
ログ・デジタル（以下Ａ／Ｄと記す）変換器に関
する。
ログ・デジタル（以下Ａ／Ｄと記す）変換器に関
する。
第１図は並列比較器Ａ／Ｄ変換器の構成の一例
で、Ｎ＝３の場合である。ここでＮはＡ／Ｄ変換
器の有するビツト数である。同図中１０は電圧分
圧器で複数の抵抗１２〜１９で構成され、それら
の抵抗間の接続点はそれぞれ出力２０〜２７を形
成する。た、電圧分圧器１０は基準電圧VRと接
地電位GND間に接続されている。さらに電圧分
圧器１０の複数の出力２０〜２７は複数の比較器
３０〜３７の比較基準入力端子にそれぞれ接続さ
れている。５０は位置検出論理回路で複数のロジ
ツクゲート４０〜４７で構成され、前記位置検出
論理回路５０の出力は第１の符号変換回路１５１
に接続され、第１の符号変換回路１５１の出力は
デジタル出力２５２〜２５４を持つ第２の符号変
換回路２５１に接続されている。以下第１図に従
つて動作を説明する。
で、Ｎ＝３の場合である。ここでＮはＡ／Ｄ変換
器の有するビツト数である。同図中１０は電圧分
圧器で複数の抵抗１２〜１９で構成され、それら
の抵抗間の接続点はそれぞれ出力２０〜２７を形
成する。た、電圧分圧器１０は基準電圧VRと接
地電位GND間に接続されている。さらに電圧分
圧器１０の複数の出力２０〜２７は複数の比較器
３０〜３７の比較基準入力端子にそれぞれ接続さ
れている。５０は位置検出論理回路で複数のロジ
ツクゲート４０〜４７で構成され、前記位置検出
論理回路５０の出力は第１の符号変換回路１５１
に接続され、第１の符号変換回路１５１の出力は
デジタル出力２５２〜２５４を持つ第２の符号変
換回路２５１に接続されている。以下第１図に従
つて動作を説明する。
まず、アナログ入力電圧VSが異なつた比較基
準を持つ複数の比較器３０〜３７に同時に印加さ
れる。するとアナログ入力電圧VSが比較基準よ
り大きい比較器の出力は低レベル、すなわち
“０”となり、逆にアナログ入力電圧VSが比較基
準より小さい比較器の出力は高レベル、すなわち
“１”となる。従つて、複数の比較器３０〜３７
はアナログ入力電圧VSの値によつてその出力が
“０”になる比較器と“１”になる比較器に分け
られる。そこで、位置検出論理回路５０は、出力
が０”になつている比較器と“１”となつている
比較器の境界を検出し、ロジツクゲート４０〜４
７のうち境界の位置に対応したゲートの出力を
“１”とする。この位置検出論理回路５０の出力
を第１の符号変換回路１５１で符号化し３ビツト
のデジタル信号を得ている。ところで、この第１
の符号変換回路１５１には第２図ａに示す読取り
専用メモリ（ROM）型符号化器が使用でき、そ
の符号が第２図ｂに示すグレイコードで構成され
ている。従つて第１の符号変換器の出力がグレイ
コードであるため第２の符号変換回路２５１で通
常の２進コードに再変換することによりアナログ
入力電圧VSのアナログ・デジタル変換出力を得
ている。第１図の回路によれば、位置検出回路５
０の出力をGrayコードを用いた第１の符号変換
回路で一度Grayコードのデジタル信号に変換し、
このデジタル信号を第２の符号変換回路で再び変
換しBinaryコードのデジタル変換出力を得てい
るために、符号変換回路１５１の選択入力端子が
２重に選択され２つのコードが同時に選択された
としても異常なコードが出力されることは全くな
い。
準を持つ複数の比較器３０〜３７に同時に印加さ
れる。するとアナログ入力電圧VSが比較基準よ
り大きい比較器の出力は低レベル、すなわち
“０”となり、逆にアナログ入力電圧VSが比較基
準より小さい比較器の出力は高レベル、すなわち
“１”となる。従つて、複数の比較器３０〜３７
はアナログ入力電圧VSの値によつてその出力が
“０”になる比較器と“１”になる比較器に分け
られる。そこで、位置検出論理回路５０は、出力
が０”になつている比較器と“１”となつている
比較器の境界を検出し、ロジツクゲート４０〜４
７のうち境界の位置に対応したゲートの出力を
“１”とする。この位置検出論理回路５０の出力
を第１の符号変換回路１５１で符号化し３ビツト
のデジタル信号を得ている。ところで、この第１
の符号変換回路１５１には第２図ａに示す読取り
専用メモリ（ROM）型符号化器が使用でき、そ
の符号が第２図ｂに示すグレイコードで構成され
ている。従つて第１の符号変換器の出力がグレイ
コードであるため第２の符号変換回路２５１で通
常の２進コードに再変換することによりアナログ
入力電圧VSのアナログ・デジタル変換出力を得
ている。第１図の回路によれば、位置検出回路５
０の出力をGrayコードを用いた第１の符号変換
回路で一度Grayコードのデジタル信号に変換し、
このデジタル信号を第２の符号変換回路で再び変
換しBinaryコードのデジタル変換出力を得てい
るために、符号変換回路１５１の選択入力端子が
２重に選択され２つのコードが同時に選択された
としても異常なコードが出力されることは全くな
い。
たとえば、第１図において比較器３３が基準値
とアナログ入力電圧VSとを比較した結果、その
差が小さくて比較器の出力が完全に反転できず
に、出力“０”と“１”の中間レベル“Ｘ”にな
ると、位置検出回路５０のゲート４２，４３，４
４の入力の１つがそれぞれ中間レベルとなる。こ
のとき比較器３２の出力は完全に“０”となつて
いるため、ゲート４１の出力は“０”である。ま
た、比較器３４から比較器３７の出力はすべて
“１”であるため、ゲート４３およびゲート４４
の出力は先の比較器３２の出力レベル“Ｘ”によ
つて決定されることになる。このときゲート４３
の正転入力端子の入力閾値VTPが低めに、ゲート
４４の反転入力端子の入力閾値VTNが高めになつ
ていると、同じ入力レベル“Ｘ”に対してゲート
４３の正転入力に対しては“１”のレベルとな
り、ゲート４４の反転入力に対しては逆に“０”
のレベルとなるため、ゲート４３およびゲート４
４の出力は共に“１”となつて第１の符号変換回
路１５１の選択入力端子１４３および１４４が同
時に選択され、選択入力端子１４３が変換する
Grayコード010と選択入力端子１４４が変換する
Grayコード１１０とが重なり合つてしまうこと
になる。ところが、Grayコードはコード変化に
際して常に１つのビツトしか変化しない構成とな
つているために、隣り合つた２つのコードが重な
ると常に下位のコードが出力され、他のコードに
はならない。従つて、前記の場合のようにGray
コード０１０とGrayコード１１０とが重なつて
もGrayコード０１０となり、比較器が不確定な
出力を発生したとしても単一コードに確定できる
ので、比較器の不確定出力を防止するために比較
器をより高精度にし、しかも高い利得を持たせる
ために回路を複雑で大規模なものにする必要もな
く、しかも他に特殊な回路を必要としないため、
比較的構成の簡単な、モシリシツク集積回路とし
て構成することが容易な並列比較型Ａ／Ｄ変換器
を提供できる効果がある。
とアナログ入力電圧VSとを比較した結果、その
差が小さくて比較器の出力が完全に反転できず
に、出力“０”と“１”の中間レベル“Ｘ”にな
ると、位置検出回路５０のゲート４２，４３，４
４の入力の１つがそれぞれ中間レベルとなる。こ
のとき比較器３２の出力は完全に“０”となつて
いるため、ゲート４１の出力は“０”である。ま
た、比較器３４から比較器３７の出力はすべて
“１”であるため、ゲート４３およびゲート４４
の出力は先の比較器３２の出力レベル“Ｘ”によ
つて決定されることになる。このときゲート４３
の正転入力端子の入力閾値VTPが低めに、ゲート
４４の反転入力端子の入力閾値VTNが高めになつ
ていると、同じ入力レベル“Ｘ”に対してゲート
４３の正転入力に対しては“１”のレベルとな
り、ゲート４４の反転入力に対しては逆に“０”
のレベルとなるため、ゲート４３およびゲート４
４の出力は共に“１”となつて第１の符号変換回
路１５１の選択入力端子１４３および１４４が同
時に選択され、選択入力端子１４３が変換する
Grayコード010と選択入力端子１４４が変換する
Grayコード１１０とが重なり合つてしまうこと
になる。ところが、Grayコードはコード変化に
際して常に１つのビツトしか変化しない構成とな
つているために、隣り合つた２つのコードが重な
ると常に下位のコードが出力され、他のコードに
はならない。従つて、前記の場合のようにGray
コード０１０とGrayコード１１０とが重なつて
もGrayコード０１０となり、比較器が不確定な
出力を発生したとしても単一コードに確定できる
ので、比較器の不確定出力を防止するために比較
器をより高精度にし、しかも高い利得を持たせる
ために回路を複雑で大規模なものにする必要もな
く、しかも他に特殊な回路を必要としないため、
比較的構成の簡単な、モシリシツク集積回路とし
て構成することが容易な並列比較型Ａ／Ｄ変換器
を提供できる効果がある。
ところで、グレイコートをパイナリーコードに
変換する第２の符号変換回路２５１は第３図のよ
うにエクスクルーシブオアゲートで構成されてい
る。しかし、使用するエクスクルーシブオアゲー
トが第３図のようにシリーズに接続されている
と、上位ビツトから順々に値が決まつて行くこと
になり最終的な出力結果が得られるまでに時間が
かかることになる。すなわち、エクスクルーシブ
オアゲート１段あたりの遅延時間をtdとすると、
第２の符号変換回路の最終的な出力結果が得られ
るまでの時間tcはＡ／Ｄ変換器の有するビツト数
をＮとすると(1)式で表わされ tc＝（Ｎ−１）td ……(1) この間の第２の符号変換回路２５１の出力デー
タは不確定なため、読み出しすることができない
ことになる。
変換する第２の符号変換回路２５１は第３図のよ
うにエクスクルーシブオアゲートで構成されてい
る。しかし、使用するエクスクルーシブオアゲー
トが第３図のようにシリーズに接続されている
と、上位ビツトから順々に値が決まつて行くこと
になり最終的な出力結果が得られるまでに時間が
かかることになる。すなわち、エクスクルーシブ
オアゲート１段あたりの遅延時間をtdとすると、
第２の符号変換回路の最終的な出力結果が得られ
るまでの時間tcはＡ／Ｄ変換器の有するビツト数
をＮとすると(1)式で表わされ tc＝（Ｎ−１）td ……(1) この間の第２の符号変換回路２５１の出力デー
タは不確定なため、読み出しすることができない
ことになる。
本発明の目的は、第２の符号変換回路の出力の
不確定期間にかかわらず、いつでもデータの読み
出しが可能な並列比較型Ａ／Ｄ変換器を提供する
ことにある。
不確定期間にかかわらず、いつでもデータの読み
出しが可能な並列比較型Ａ／Ｄ変換器を提供する
ことにある。
本発明による並列比較Ａ／Ｄ変換器は、基準電
圧VRと接地電位GND間に2N個直列に接続された
電圧分圧器と該電圧分圧器のそれぞれの接続点か
らの出力を基準値とする2N個の比較器とこれらの
比較器の出力を受ける第１の符号変換回路と該第
１の符号変換回路の出力をさらに符号変換する第
２の符号変換回路とで構成され、前記第２の符号
変換回路の入力に第１のラツチ回路が設けられ、
さらに前記第２の符号変換回路の出力に第２のラ
ツチ回路が設けられ、しかも前記第１のラツチ回
路と前記第２のラツチ回路とが互いに逆相のクロ
ツクで動作することを特徴とする。
圧VRと接地電位GND間に2N個直列に接続された
電圧分圧器と該電圧分圧器のそれぞれの接続点か
らの出力を基準値とする2N個の比較器とこれらの
比較器の出力を受ける第１の符号変換回路と該第
１の符号変換回路の出力をさらに符号変換する第
２の符号変換回路とで構成され、前記第２の符号
変換回路の入力に第１のラツチ回路が設けられ、
さらに前記第２の符号変換回路の出力に第２のラ
ツチ回路が設けられ、しかも前記第１のラツチ回
路と前記第２のラツチ回路とが互いに逆相のクロ
ツクで動作することを特徴とする。
以下図面に従つて本発明の詳細について説明す
る。
る。
まず、アナログ入力電圧VSが異なつた比較基
準を持つ複数の比較器３０〜３７に同時に印加さ
れる。すると、アナログ入力電圧VSが比較基準
より大きい比較器の出力は低レベル、すなわち
“０”となり、逆にアナログ入力電圧VSが比較基
準より小さい比較器の出力は高レベルすなわち
“１”となる。従つて、複数の比較器３０〜３７
はアナログ入力電圧VSの値によつてその出力が
“０”になる比較器と“１”になる比較器に分け
られる。そこで位置検出論理回路５０は、出力が
“０”になつている比較器と“１”となつている
比較器の境界を検出し、ロジツクゲート４０〜４
７のうち境界の位置に対応したゲートの出力を１
とする。この位置検出論理回路５０の出力を符号
が第２図ｂに示すグレイコードである第２図ａに
示す読み取り専用メモリ型で構成されている第１
の符号変換回路１５１で符号化して３ビツトのデ
ジタル信号を得ている。ここで、第２の符号変換
回路２５１の入力に設けられた第１のラツチ回路
３５１が第５図１に示すクロツクに同期して前記
第１の符号変換回路１５１の出力データを第５図
２に示すタイミングでラツチし、前記第２の符号
変換回路２５１が通常の２進コードに再変換す
る。前記再変換されたデータは、第２の符号変換
回路２５１の出力に設けられた第２のラツチ回路
４５１によつて、やはり第５図１に示すクロツク
に同期して、しかも第５図４に示すタイミングで
ラツチされ、アナログ入力電圧VSのアナログ・
デジタル変換出力となつている。このように、本
発明の特徴は位置検出回路５０の出力をグレイコ
ードを用いた第１の符号変換回路１５１で一度グ
レイコードに変換した後第２の符号変換回路２５
１に直接入力するのではなく、まず第１のラツチ
回路３５１でラツチした後に第２の符号変換回路
２５１に入力してグレイコードから２進コードに
再変換し、さらに前記第２の符号変換回路２５１
の出力を第２のラツチ回路４５１で前記第１のラ
ツチ回路３５１とは逆相でラツチすることにあ
り、この特徴は第２の符号変換回路２５１で発生
する出力データの不確定期間tcにかかわらず常に
アナログ・デジタル変換データを読み出すことが
でき、従つて並列比較器Ａ／Ｄ変換器が本来持つ
ている高速性をそこなうことがないという大きな
効果をもたらす。すなわち、第５図のt0のタイミ
ングで第１のラツチ回路３５１によつてラツチさ
れたグレイコードのデータはただちに第２の符号
変換回路２５１によつてグレイコードから２進コ
ードへの変換がなされるが、先に説明したように
第２の符号変換回路２５１は第３図に示すエクス
クルーシブオアゲートが直列に接続された構成と
なつているために、前記エクスクルーシブオアゲ
ート１段あたりの遅延時間をtdとし、Ａ／Ｄ変換
器の有するビツト数をＮとすると第２の符号変換
回路２５１で最終的な出力結果が得られるまでの
時間tcはtc＝（Ｎ−１）tdと表わされ、この間第２
の符号変換回路２５１の出力は不定状態となる。
ところで、並列比較型Ａ／Ｄ変換器は通常連続的
に変換を行なつており、第２の符号変換回路２５
１の出力が不定となるt0からtcの期間は、前記第
２の符号変換回路２５１の出力に設けられた第２
のラツチ回路４５１は第５図のt-1のタイミング
でラツチした前回の変換データを保持し続け、t1
のタイミングで前記第２の符号変換回路２５１の
出力データをあらためてラツチし、その後t3，t5
……とラツチをくりかえしていくため、外部から
は第２の符号変換回路２５１で発生するデータの
不定時間tcを考慮することなくデータを読み出す
ことができるようになる。ところで、第１のラツ
チ回路３５１が第１の符号変換回路１５１の出力
データをラツチするタイミング（０＋2n）と第
２のラツチ回路４５１が第２の符号変換回路２５
１の出力データをラツチするタイミングt(1+2o)と
の時間差Ｔを、第２の符号変換回路２５１で発生
するデータの不定時間tcよりも長く設定すること
はいうまでもない。ここでｎ＝０，１，２，３，
…である。ここで、本発明による第１のラツチ回
路と第２の符号変換回路及び第２のラツチ回路の
具体的構成の一例を第６図に示す。第６図におい
て第１のラツチ回路３５１は複数のラツチ回路Ｌ
で構成され、同様に第２のラツチ回路４５１も複
数のラツチ回路で構成されさらに第１のラツチ
回路３５１と第２のラツチ回路４５１とがクロツ
クによつて逆相に動作するように構成されてい
る。また、第２の符号変換回路２５１は従来と同
じエクスクルーシブオアゲートが直列に接続され
た構成となつている。個々のラツチ回路Ｌの一例
を第７図に示す。ラツチ回路Ｌとラツチ回路と
はクロツクの極性が逆となるだけで構成は同一と
することができる。
準を持つ複数の比較器３０〜３７に同時に印加さ
れる。すると、アナログ入力電圧VSが比較基準
より大きい比較器の出力は低レベル、すなわち
“０”となり、逆にアナログ入力電圧VSが比較基
準より小さい比較器の出力は高レベルすなわち
“１”となる。従つて、複数の比較器３０〜３７
はアナログ入力電圧VSの値によつてその出力が
“０”になる比較器と“１”になる比較器に分け
られる。そこで位置検出論理回路５０は、出力が
“０”になつている比較器と“１”となつている
比較器の境界を検出し、ロジツクゲート４０〜４
７のうち境界の位置に対応したゲートの出力を１
とする。この位置検出論理回路５０の出力を符号
が第２図ｂに示すグレイコードである第２図ａに
示す読み取り専用メモリ型で構成されている第１
の符号変換回路１５１で符号化して３ビツトのデ
ジタル信号を得ている。ここで、第２の符号変換
回路２５１の入力に設けられた第１のラツチ回路
３５１が第５図１に示すクロツクに同期して前記
第１の符号変換回路１５１の出力データを第５図
２に示すタイミングでラツチし、前記第２の符号
変換回路２５１が通常の２進コードに再変換す
る。前記再変換されたデータは、第２の符号変換
回路２５１の出力に設けられた第２のラツチ回路
４５１によつて、やはり第５図１に示すクロツク
に同期して、しかも第５図４に示すタイミングで
ラツチされ、アナログ入力電圧VSのアナログ・
デジタル変換出力となつている。このように、本
発明の特徴は位置検出回路５０の出力をグレイコ
ードを用いた第１の符号変換回路１５１で一度グ
レイコードに変換した後第２の符号変換回路２５
１に直接入力するのではなく、まず第１のラツチ
回路３５１でラツチした後に第２の符号変換回路
２５１に入力してグレイコードから２進コードに
再変換し、さらに前記第２の符号変換回路２５１
の出力を第２のラツチ回路４５１で前記第１のラ
ツチ回路３５１とは逆相でラツチすることにあ
り、この特徴は第２の符号変換回路２５１で発生
する出力データの不確定期間tcにかかわらず常に
アナログ・デジタル変換データを読み出すことが
でき、従つて並列比較器Ａ／Ｄ変換器が本来持つ
ている高速性をそこなうことがないという大きな
効果をもたらす。すなわち、第５図のt0のタイミ
ングで第１のラツチ回路３５１によつてラツチさ
れたグレイコードのデータはただちに第２の符号
変換回路２５１によつてグレイコードから２進コ
ードへの変換がなされるが、先に説明したように
第２の符号変換回路２５１は第３図に示すエクス
クルーシブオアゲートが直列に接続された構成と
なつているために、前記エクスクルーシブオアゲ
ート１段あたりの遅延時間をtdとし、Ａ／Ｄ変換
器の有するビツト数をＮとすると第２の符号変換
回路２５１で最終的な出力結果が得られるまでの
時間tcはtc＝（Ｎ−１）tdと表わされ、この間第２
の符号変換回路２５１の出力は不定状態となる。
ところで、並列比較型Ａ／Ｄ変換器は通常連続的
に変換を行なつており、第２の符号変換回路２５
１の出力が不定となるt0からtcの期間は、前記第
２の符号変換回路２５１の出力に設けられた第２
のラツチ回路４５１は第５図のt-1のタイミング
でラツチした前回の変換データを保持し続け、t1
のタイミングで前記第２の符号変換回路２５１の
出力データをあらためてラツチし、その後t3，t5
……とラツチをくりかえしていくため、外部から
は第２の符号変換回路２５１で発生するデータの
不定時間tcを考慮することなくデータを読み出す
ことができるようになる。ところで、第１のラツ
チ回路３５１が第１の符号変換回路１５１の出力
データをラツチするタイミング（０＋2n）と第
２のラツチ回路４５１が第２の符号変換回路２５
１の出力データをラツチするタイミングt(1+2o)と
の時間差Ｔを、第２の符号変換回路２５１で発生
するデータの不定時間tcよりも長く設定すること
はいうまでもない。ここでｎ＝０，１，２，３，
…である。ここで、本発明による第１のラツチ回
路と第２の符号変換回路及び第２のラツチ回路の
具体的構成の一例を第６図に示す。第６図におい
て第１のラツチ回路３５１は複数のラツチ回路Ｌ
で構成され、同様に第２のラツチ回路４５１も複
数のラツチ回路で構成されさらに第１のラツチ
回路３５１と第２のラツチ回路４５１とがクロツ
クによつて逆相に動作するように構成されてい
る。また、第２の符号変換回路２５１は従来と同
じエクスクルーシブオアゲートが直列に接続され
た構成となつている。個々のラツチ回路Ｌの一例
を第７図に示す。ラツチ回路Ｌとラツチ回路と
はクロツクの極性が逆となるだけで構成は同一と
することができる。
以上説明してきたように、本発明は従来の並列
比較型Ａ／Ｄ変換器のように第２の符号変換回路
で発生する不確定データを考慮しながらＡ／Ｄ変
換データを読み出す必要はなく、いつでもＡ／Ｄ
変換データを読み出すことができ、従つて並列比
較型Ａ／Ｄ変換器が本来持つている高速性をそこ
なうことがなく、しかも特殊な回路を必要としな
いため、比較的構成の簡単な、モノリシツク集積
回路として構成することが容易な並列比較型Ａ／
Ｄ変換器を提供でき、本発明のもたらす効果は非
常に大きい。
比較型Ａ／Ｄ変換器のように第２の符号変換回路
で発生する不確定データを考慮しながらＡ／Ｄ変
換データを読み出す必要はなく、いつでもＡ／Ｄ
変換データを読み出すことができ、従つて並列比
較型Ａ／Ｄ変換器が本来持つている高速性をそこ
なうことがなく、しかも特殊な回路を必要としな
いため、比較的構成の簡単な、モノリシツク集積
回路として構成することが容易な並列比較型Ａ／
Ｄ変換器を提供でき、本発明のもたらす効果は非
常に大きい。
第１図は提案されている並列比較比較方式の構
成を示すブロツク図、第２図ａ，ｂはグレイコー
ドによる読取り専用メモリ型符号変換回路および
変換の例を示す図、第３図はグレイコードをバイ
ナリーコードに変換する符号変換回路の一例を示
す図、第４図は本発明による並列比較方式の構成
を示すブロツク図、第５図は本発明によるＡ／Ｄ
変換方式のタイムチヤート、第６図は本発明によ
るラツチ回路と符号変換回路の構成の一例、第７
図はラツチ回路の構成の一例を示す図である。 図において、１０……電圧分圧器、１２〜１９
……抵抗、３０〜３７……比較器、５０……位置
検出論理回路、１５１……第１の符号変換回路、
５２１……第２の符号変換回路、３５１……第１
のラツチ回路、４５１……第２のラツチ回路。
成を示すブロツク図、第２図ａ，ｂはグレイコー
ドによる読取り専用メモリ型符号変換回路および
変換の例を示す図、第３図はグレイコードをバイ
ナリーコードに変換する符号変換回路の一例を示
す図、第４図は本発明による並列比較方式の構成
を示すブロツク図、第５図は本発明によるＡ／Ｄ
変換方式のタイムチヤート、第６図は本発明によ
るラツチ回路と符号変換回路の構成の一例、第７
図はラツチ回路の構成の一例を示す図である。 図において、１０……電圧分圧器、１２〜１９
……抵抗、３０〜３７……比較器、５０……位置
検出論理回路、１５１……第１の符号変換回路、
５２１……第２の符号変換回路、３５１……第１
のラツチ回路、４５１……第２のラツチ回路。
Claims (1)
- １ 電圧分圧器を用いて値の異なる複数の比較電
圧を発生する手段と、アナログ信号を入力する手
段と、入力されたアナログ信号を前記複数の比較
電圧の各々と比較する2N個の比較器と、前記2N個
の比較器の出力に基いて、比較結果の変化する位
置を検出し、該変化位置に対応するビツトがアク
テイブとなる2Nビツトの出力を作る位置検出回路
と、該位置検出回路からの2Nビツトの出力を入力
とし、これに基いてＮビツトのグレイコードを発
生する読出し専用メモリからなる第１の符号変換
回路と、該第１の符号変換回路から出力される前
記Ｎビツトのグレイコードを２進コードに再変換
する第２の符号変換回路とを有し、前記第２の符
号変換回路の出力をデジタル出力とするアナロ
グ・デジタル変換器であつて、前記位置検出回路
は対応する比較回路の出力およびその１つ上位の
比較回路の出力をそのまま入力とし、さらに１つ
下位の比較回路の出力を反転して入力し、これら
が同一レベルの時アクテイブ信号を発生する論理
ゲートを基本単位として含み、前記第１の符号変
換回路の出力を第１のラツチ回路を介して前記第
２の符号変換回路へ入力し、該第２の符号変換回
路の出力を第２のラツチ回路を介して取り出すよ
うに構成し、前記第１のラツチ回路および前記第
２のラツチ回路の各ラツチタイミングを夫々互い
に逆相のクロツクで制御し、また前記第２の符号
変換回路を複数のエクスクルーシブオアゲードで
構成し、前段のエクスクルーシブオアゲートの出
力が後段のエクスクルーシブオアゲートに入力さ
れるように複数のエクスクルーシブオアゲートを
接続したことを特徴とするアナログ・デジタル変
換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2541682A JPS58142622A (ja) | 1982-02-18 | 1982-02-18 | アナログ・デジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2541682A JPS58142622A (ja) | 1982-02-18 | 1982-02-18 | アナログ・デジタル変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58142622A JPS58142622A (ja) | 1983-08-24 |
| JPH0429258B2 true JPH0429258B2 (ja) | 1992-05-18 |
Family
ID=12165334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2541682A Granted JPS58142622A (ja) | 1982-02-18 | 1982-02-18 | アナログ・デジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58142622A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2521019Y2 (ja) * | 1990-10-09 | 1996-12-25 | サクラ精機株式会社 | 電話スタンド |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59171315A (ja) * | 1983-03-18 | 1984-09-27 | Nec Corp | アナログ−デジタル変換器 |
| JP2585578B2 (ja) * | 1987-03-20 | 1997-02-26 | 株式会社日立製作所 | Ａｄ変換器 |
| JP2604740B2 (ja) * | 1987-03-23 | 1997-04-30 | 日本電気株式会社 | アナログ−デジタル変換器 |
| JP2799712B2 (ja) * | 1988-08-20 | 1998-09-21 | 株式会社日立製作所 | Ｄａ変換器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5068046A (ja) * | 1973-10-17 | 1975-06-07 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57155835U (ja) * | 1981-03-23 | 1982-09-30 |
-
1982
- 1982-02-18 JP JP2541682A patent/JPS58142622A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5068046A (ja) * | 1973-10-17 | 1975-06-07 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2521019Y2 (ja) * | 1990-10-09 | 1996-12-25 | サクラ精機株式会社 | 電話スタンド |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58142622A (ja) | 1983-08-24 |
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