JPH06232748A

JPH06232748A - アナログ／ディジタル変換回路

Info

Publication number: JPH06232748A
Application number: JP5014903A
Authority: JP
Inventors: Kunihiko Izumihara; 邦彦泉原
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1993-02-01
Filing date: 1993-02-01
Publication date: 1994-08-19
Anticipated expiration: 2016-10-22
Also published as: JP3221127B2

Abstract

(57)【要約】【目的】消費電力およびチップ面積の増大を防止でき、
サンプルホールド回路を不要とし、回路制御の煩雑化な
どを防止できるＡ／Ｄ変換回路を実現する。【構成】基準電位を直列接続したｎ個の抵抗素子Ｒ₁〜
Ｒ₁₆によって分圧した各基準電圧と被変換入力信号Ｖ_IN
とを比較するマトリクス状に配置された複数のスイッチ
ングブロックＳ_B1〜Ｓ_B12と、スイッチングブロックＳ
_B1〜Ｓ_B12の行方向の特定の位置に印加される基準電圧
Ｖ₄，Ｖ₈，Ｖ₁₂と被変換入力信号Ｖ_INとを比較して上
位ビットの変換コードを得る上位コンパレータＣ_U1〜Ｃ
_U3と、スイッチングブロックの列方向の一列毎に、被変
換入力信号レベルが基準電圧レベルより大きいとの比較
結果を得たスイッチングブロックの数が偶数か奇数かを
判別する判別回路ＥＯＤ₁〜ＥＯＤ₃と、判別回路の判
別結果に応じた下位ビットの変換コードを得る下位エン
コーダＥ_D1とを設け、上位下位変換を同時に行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、アナログ信号をディジ
タル信号に変換するアナログ／ディジタル変換回路に係
り、特に、アナログ信号を上位および下位で同時にディ
ジタル信号に変換するアナログ／ディジタル変換回路に
関するものである。

【０００２】

【従来の技術】アナログ信号をディジタル信号に変換す
るアナログ／ディジタル（以下、Ａ／Ｄと略記する）変
換回路には、各種の変換方式が提案されているが、一般
的には、アナログ信号の振幅を変換ビット数と等しくな
るように量子化し、量子化された信号をディジタルコー
ドに変換する並列型（フラッシュタイプ）のＡ／Ｄ変換
回路が多用されている。

【０００３】このような並列型Ａ／Ｄ変換回路は、原理
的には高速動作が可能であるが、変換ビット数をｎとす
ると、少なくとも（２ⁿ−１）個のコンパレータが必要
で、たとえば８ビットの変換コードを得るために２５５
個のコンパレータが必要になり、高分解能のディジタル
コードを得るためには、数万個の能動素子をＩＣ化によ
り形成する必要がある。そのため、並列型Ａ／Ｄ変換回
路は、高速処理が可能という利点を有するものの、消費
電力およびチップ面積の増大を招くという問題がある。

【０００４】そこで、アナログ信号をｎビットのディジ
タル信号に変換する際に、まず、アナログ信号を粗い量
子化によって数値化し、最上位桁（ＭＳＢ）を含む上位
のａビットの変換コードを得、この上位の変換コードの
誤差、すなわち、量子化ノイズを少なくするために、さ
らに上位の量子化範囲を細分化して数値化し、最下位桁
（ＬＳＢ）を含む下位ｂ（ｎ−ａ）ビットの変換コード
を得るようにした、いわゆる直並列型のＡ／Ｄ変換回路
が提案されている。

【０００５】図７は、この直並列型Ａ／Ｄ変換回路の概
要を示す構成図で、アナログ信号を４ビットのディジタ
ルコードに変換する回路構成を示している。図７におい
て、Ｒ₁〜Ｒ₁₆は基準電圧Ｖ_RT〜Ｖ_RB（０〜−２Ｖ）の
端子間に直列に接続された基準抵抗素子、Ｃ_u1〜Ｃ_u3は
一方の入力端子が変換すべきアナログ信号Ｖ_INの入力ラ
インに接続され、他方の入力端子が基準抵抗素子Ｒ₁〜
Ｒ₁₆で分圧された粗い量子化レベルの基準電圧（Ｖ₄，
Ｖ₈，Ｖ₁₂）の入力ラインに接続された上位コンパレー
タ、Ｂ_u1〜Ｂ_u3は上位コンパレータＣ_u1〜Ｃ_u3の出力の
相補出力を得るバッファ、Ａ_u1〜Ａ_u4はアンドゲート、
Ｓ_b1〜Ｓ_b12は４行３列のマトリクス状に配置されたス
イッチングブロック、Ｃ_d1〜Ｃ_d3は一方の入力端子がア
ナログ信号Ｖ_INの入力ラインに接続され、他方の入力端
子がスイッチングブロックＳ_b1〜Ｓ_b12の出力端子に接
続された下位コンパレータ、Ｅ_u1は上位コンパレータＣ
_u1〜Ｃ_u3から出力される２値信号の微分結果をエンコー
ドして、たとえば２ビットのバイナリコード（または２
の補数コード）に変換する上位エンコーダ、Ｅ_d1は下位
コンパレータＣ_d1〜Ｃ_d3から出力される２値信号の微分
結果を２ビットのバイナリコードに変換する下位エンコ
ーダをそれぞれ示している。

【０００６】スイッチングブロックＳ_b1〜Ｓ_b12は、ア
ンドゲートＡ_u1〜Ａ_u4の出力レベル「１」および「０」
に応じて行単位でオン・オフ制御される。具体的には、
アンドゲートＡ_u1から「１」レベルの信号が出力された
ときはスイッチングブロックＳ_b1 〜Ｓ_b3 がオン状態
となるように制御され、アンドゲートＡ_u2から「１」レ
ベルの信号が出力されたときはスイッチングブロックＳ
_b4〜Ｓ_b6がオン状態となるように制御され、アンドゲー
トＡ_u3から「１」レベルの信号が出力されたときはスイ
ッチングブロックＳ_b7〜Ｓ_b9がオン状態となるように制
御され、アンドゲートＡ_u4から「１」レベルの信号が出
力されたときはスイッチングブロックＳ_b10〜Ｓ_b12が
オン状態となるように制御される。

【０００７】このような構成を有する直並列型Ａ／Ｄ変
換回路においては、たとえば図８に示すように、アナロ
グ信号Ｖ_INはサンプリングパルスＰ_Sの立ち上がり点で
サンプリングされ、そのサンプリング電圧Ｖ_Sが上位エ
ンコーダＥ_u1および下位エンコーダＥ_d1に供給される。
上位エンコーダＥ_u1では、サンプリング電圧Ｖ_Sが供給
されると、クロック信号ＣＬＫの立ち下がり時点Ｔ
_H（τ_A遅れた点）で上位コンパレータＣ_u1〜Ｃ_u3の２
値信号出力が上位２ビットのコード信号Ｄ₀およびＤ₁
に変換されて出力される。下位エンコーダＥ_d1では、サ
ンプリング電圧Ｖ_Sが供給されると、クロック信号ＣＬ
Ｋの立ち下がり時点Ｔ_L（τ_B遅れた点）で下位コンパ
レータＣ_d1〜Ｃ_d3の２値信号出力が下位２ビットのコー
ド信号Ｄ₂およびＤ₃に変換されて出力される。

【０００８】より具体的に説明すると、基準抵抗素子Ｒ
₁〜Ｒ₁₆で分圧された粗い量子化レベルの基準電圧
Ｖ₄，Ｖ₈およびＶ₁₂と入力アナログ信号Ｖ_INとが上位
コンパレータＣ_u1〜Ｃ_u3によって比較される。この比較
の結果、たとえばＶ₄＜Ｖ_IN＜Ｖ₈であれば、上位コン
パレータＣ_u3の出力が高電位（「１」）のハイレベルと
なり、上位コンパレータＣ_u2，Ｃ_u3の出力は低電位
（「０」）のローレベルになる。これにより、アンドゲ
ートＡ_u1〜Ａ_u4の出力レベルは、アンドゲートＡ_u2の出
力のみが「１」となり、他のアンドゲートＡ_u1，Ａ_u3，
Ａ_u4の出力は「０」となる。その結果、上位エンコーダ
Ｅ_u1から上位２ビットの変換コードとして〔０１〕が出
力される。

【０００９】次に、この上位２ビットの変換コードをラ
ッチした状態でアンドゲートＡ_u2から出力された「１」
レベルの信号がスイッチングブロックＳ_b4〜Ｓ_b6に入力
される。これにより、スイッチングブロックＳ_b4〜Ｓ_b6
はオン状態になる。スイッチングブロックＳ_b4〜Ｓ_b6が
オン状態になったことに伴い、Ｖ₄＜Ｖ_IN＜Ｖ₈のレベ
ルにあるサンプリングされたアナログ信号Ｖ_INが、さら
に、抵抗素子Ｒ₄〜Ｒ₆によって分圧されてなる基準電
圧Ｖ₅，Ｖ₆，Ｖ₇がそれぞれスイッチングブロックＳ
_b4，Ｓ_b5，Ｓ_b6を介して下位コンパレータＣ_d3，Ｃ_d2，
Ｃ_d1の他方の入力端子に入力される。

【００１０】下位コンパレータＣ_d3，Ｃ_d2，Ｃ_d1では、
入力した基準電圧Ｖ₅，Ｖ₆，Ｖ₇と一方の入力端子に
入力したアナログ信号Ｖ_INとが比較され、比較結果が下
位エンコーダＥ_d1に出力される。この比較の結果、たと
えばＶ₆＜Ｖ_IN＜Ｖ₇であるときは、下位エンコーダＥ
_d1から下位２ビットの変換コード〔１０〕が出力され
る。

【００１１】以上の結果、上位および下位エンコーダＥ
_u1，Ｅ_u2からアナログ信号Ｖ_INの４ビット変換コード
〔０１１０〕が出力されることになる。

【００１２】

【発明が解決しようとする課題】この直並列型Ａ／Ｄ変
換回路は、変換コードを上位および下位の２ビットに分
けて出力するため、４ビットのＡ／Ｄ変換を行う際に必
要とされるコンパレータの数を６個に低減できる。ま
た、たとえば８ビットのＡ／Ｄ変換を行う際には、上述
したように並列型Ａ／Ｄ変換回路においては２５５個の
コンパレータが必要であるが、この直並列型Ａ／Ｄ変換
回路の場合は、上位および下位をそれぞれ４ビットにす
ることにより、（２⁴−１）×２＝３０個ですむという
利点がある。

【００１３】しかしながら、コード変換が２段階で行わ
れることから、その間、入力信号電圧が変化せず、所定
の値に保持されるように、サンプルホールド回路を設け
る必要があり、ひいては回路制御の煩雑化などを招くと
いう問題がある。

【００１４】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、消費電力およびチップ面積の増
大を防止できることはもとより、サンプルホールド回路
を設ける必要がなく、回路制御の煩雑化などを防止でき
るＡ／Ｄ変換回路を提供することにある。

【００１５】

【課題を解決するための手段】上記目的を達成するた
め、本発明では、基準電位を直列接続したｎ個の抵抗素
子によって分圧した各基準電圧と被変換入力信号とを比
較するマトリクス状に配置された複数のスイッチングブ
ロックと、上記スイッチングブロックの行方向の特定の
位置に印加されている基準電圧と上記被変換入力信号と
を比較して上位ビットの変換コードを得る上位コンパレ
ータと、上記スイッチングブロックの列方向の一列毎
に、被変換入力信号レベルが基準電圧レベルより大きい
との比較結果を得たスイッチングブロックの数が偶数か
奇数かを判別する判別回路と、上記判別回路の判別結果
に応じた下位ビットの変換コードを得る下位エンコーダ
とを有するようにした。

【００１６】本発明では、上記複数のスイッチングブロ
ックは、同時に駆動される。

【００１７】本発明では、上記各スイッチングブロック
は、ベースに被変換入力信号および分圧された基準電圧
がそれぞれ供給される一対のトランジスタを有する差動
型アンプにより構成され、上記判別回路は、各列毎に、
入力信号が供給されるトランジスタ出力と基準電圧が供
給されるトランジスタ出力とが交互に接続され、負荷素
子に接続されて構成されている。

【００１８】本発明では、上記判別回路は、列毎に隣接
するスイッチングブロックの排他的論理和を求め、その
総和を下位エンコーダに出力する手段により構成されて
いる。

【００１９】本発明では、上記判別回路は、隣接するス
イッチングブロックの出力の排他的論理和を得る複数の
排他的論理和ゲートと有し、各排他的論理和ゲートの出
力が接続されて構成されている。

【００２０】本発明では、上記ｎ個の基準抵抗素子は、
所定数の基準抵抗素子毎に基準電圧の印加方向が逆とな
るように折り返して複数行に配置され、所定行の電圧印
加方向を基準とした場合に、これに逆行する印加方向の
行の基準抵抗素子による基準電圧に基づいて得られた下
位変換コードを反転させて出力する反転ゲートを有する
ようにした。

【００２１】

【作用】本発明によれば、アナログ信号が入力される
と、上位コンパレータにおいて入力信号とスイッチング
ブロックの行方向の特定の位置に印加されている基準電
圧とが比較されて、比較結果に応じた上位ビットの変換
コードが得られる。この上位ビットの変換と並行して、
入力アナログ信号はマトリクス状に配置された各スイッ
チングブロックに入力される。各スイッチングブロック
には、基準電位を直列接続したｎ個の抵抗素子によって
分圧した各基準電圧がそれぞれ入力され、入力信号との
大小の比較が行われる。各スイッチングブロックから
は、たとえば、入力信号レベルが基準電圧レベルより大
きいとの比較結果を得た場合にはハイレベルの信号が、
逆の結果の場合にはローレベルの信号が各列単位で設け
られた判別回路に出力される。判別回路では、各列でハ
イレベルの信号を出力するスイッチングブロックの数が
偶数であるか否かの判別が行われ、各判別回路の判別結
果は下位エンコーダに出力される。下位エンコーダで
は、判別回路の判別結果に応じた下位ビットの変換コー
ドが得られる。

【００２２】本発明によれば、各スイッチングブロック
は、たとえば常時動作状態に制御され、入力信号と基準
電圧との比較動作が全てのスイッチングブロックにおい
て同時に行われる。

【００２３】本発明によれば、差動対のトランジスタの
出力が、入力信号および基準電圧の供給レベルの大小に
より異なることから、入力信号レベルが基準電圧レベル
より大きい場合と逆の場合とで負荷素子を介して発生さ
れる出力電流値に差が生じ、この電流が下位エンコーダ
に出力される。下位エンコーダでは、判別回路の出力電
流値に応じて下位ビットの変換コードが得られる。

【００２４】本発明によれば、たとえばマトリクスが４
行で構成されている場合には、各列の第１行目のスイッ
チングブロックの出力と第２行目のスイッチングブロッ
クの出力との排他的論理和がとられ、第３行目のスイッ
チングブロックの出力と第４行目のスイッチングブロッ
クの出力との排他的論理和がとられ、これらの総和がと
られて下位エンコーダに出力される。

【００２５】本発明によれば、たとえばマトリクスが４
行で構成されている場合には、各列の第１行目のスイッ
チングブロックの出力と第２行目のスイッチングブロッ
クの出力との排他的論理和が一の排他的論理和ゲートで
とられ、第３行目のスイッチングブロックの出力と第４
行目のスイッチングブロックの出力との排他的論理和が
他の排他的論理和ゲートでとられ、これらのゲートの出
力が、いわゆるワイヤードオアされて下位エンコーダに
出力される。

【００２６】本発明によれば、基準電圧の印加方向が基
準とする行とは逆方向の行の基準抵抗素子による基準電
圧に基づいて得られた下位変換コードは、反転ゲートで
そのレベルが反転されて出力される。

【００２７】

【実施例１】図１は、本発明に係るＡ／Ｄ変換回路の第
１の実施例を示す構成図であって、従来例を示す図７と
同一構成部分は同一符号をもって表す。すなわち、Ｒ₁
〜Ｒ₁₆は基準抵抗素子、Ｃ_U1〜Ｃ_U3は上位コンパレー
タ、Ａ_U1〜Ａ_U3は上位側アンドゲート、Ｅ_U1は上位エン
コーダ、Ｓ_B1〜Ｓ_B12はスイッチングブロック、ＥＯＤ
₁〜ＥＯＤ₃は偶数／奇数判別回路、Ｂ_D1〜Ｂ_D3は相補
出力バッファ、Ａ_D1〜Ａ_D3は下位側アンドゲート、Ｅ_D1
は下位エンコーダ、ＲＶ₁は反転ゲート、Ｖ_INは入力ア
ナログ信号、Ｖ_RT，Ｖ_RBは所定の差をもって設定された
基準電圧をそれぞれ示している。

【００２８】基準抵抗素子Ｒ₁〜Ｒ₁₆は、基準電圧Ｖ_RT
〜Ｖ_RB（０〜−２Ｖ）の端子間に直列に接続され、隣接
する抵抗素子間にそれぞれ基準電圧を分圧した基準電圧
Ｖ₁〜Ｖ₁₅を発生する。

【００２９】上位コンパレータＣ_U1は、一方の入力端子
が変換すべきアナログ信号Ｖ_INの入力ラインに接続さ
れ、他方の入力端子が基準抵抗素子Ｒ₁〜Ｒ₁₆で分圧さ
れた粗い量子化レベルの基準電圧Ｖ₄が発生する抵抗素
子Ｒ₄とＲ₅との接続中点に接続され、正側出力端子が
２入力アンドゲートＡ_U1の一方の入力端子に接続されて
いる。この上位コンパレータＣ_U1は、入力したアナログ
信号Ｖ_INと基準電圧Ｖ₄とを比較し、その比較結果を示
す信号を、アナログ信号Ｖ_INのレベルが基準電圧Ｖ₄よ
り高ければハイレベル（「１」）で、アナログ信号Ｖ_IN
のレベルが基準電圧Ｖ ₄以下ならばローレベル
（「０」）で正側出力端子からアンドゲートＡ_U1に出力
する。

【００３０】上位コンパレータＣ_U2は、一方の入力端子
が変換すべきアナログ信号Ｖ_INの入力ラインに接続さ
れ、他方の入力端子が基準抵抗素子Ｒ₁〜Ｒ₁₆で分圧さ
れた粗い量子化レベルの基準電圧Ｖ₈が発生する抵抗素
子Ｒ₈とＲ₉との接続中点に接続され、正側出力端子が
２入力アンドゲートＡ_U2の一方の入力端子に接続され、
負側出力端子が２入力アンドゲートＡ_U1の他方の入力端
子に接続されている。この上位コンパレータＣ_U2は、入
力したアナログ信号Ｖ_INと基準電圧Ｖ₈とを比較し、そ
の比較結果を示す信号を、アナログ信号Ｖ_INのレベルが
基準電圧Ｖ₈より高ければハイレベルで、アナログ信号
Ｖ_INのレベルが基準電圧Ｖ₈以下ならばローレベルで正
側出力端子からアンドゲートＡ_U2に出力し、負側出力端
子からは正側出力のレベルを反転させた信号をアンドゲ
ートＡ_U1の他方の入力端子に出力する。

【００３１】上位コンパレータＣ_U3は、一方の入力端子
が変換すべきアナログ信号Ｖ_INの入力ラインに接続さ
れ、他方の入力端子が基準抵抗素子Ｒ₁〜Ｒ₁₆で分圧さ
れた粗い量子化レベルの基準電圧Ｖ₁₂が発生する抵抗素
子Ｒ₁₂とＲ₁₃との接続中点に接続され、正側出力端子が
２入力アンドゲートＡ_U3の両方の入力端子に接続され、
負側出力端子が２入力アンドゲートＡ_U2の他方の入力端
子に接続されている。この上位コンパレータＣ_U3は、入
力したアナログ信号Ｖ_INと基準電圧Ｖ₁₂とを比較し、そ
の比較結果を示す信号を、アナログ信号Ｖ_INのレベルが
基準電圧Ｖ₁₂より高ければハイレベルで、アナログ信号
Ｖ_INのレベルが基準電圧Ｖ₁₂以下ならばローレベルで正
側出力端子からアンドゲートＡ_U3に出力し、負側出力端
子からは正側出力のレベルを反転させた信号をアンドゲ
ートＡ_U2の他方の入力端子に出力する。

【００３２】アンドゲートＡ_U1は、上位コンパレータＣ
_U1の正側出力と上位コンパレータＣ _U2の負側出力との論
理積をとり、その結果を上位エンコーダＥ_U1に出力す
る。アンドゲートＡ_U2は、上位コンパレータＣ_U2の正側
出力と上位コンパレータＣ _U3の負側出力との論理積をと
り、その結果を上位エンコーダＥ_U1に出力する。アンド
ゲートＡ_U3は、上位コンパレータＣ_U3の正側出力を２入
力として論理積をとり、その結果を上位エンコーダＥ_U1
に出力する。

【００３３】上位エンコーダＥ_U1は、各アンドゲートＡ
_U1〜Ａ_U3の出力信号をこれらの出力レベルに応じてエン
コードし、２ビットのバイナリコードに変換して、上位
２ビットの変換コードＤ₀，Ｄ₁として出力する。具体
的には、アンドゲートＡ_U1〜Ａ_U3の出力レベルが全て
「０」の場合には、変換コードＤ₀，Ｄ₁は〔０，０〕
に設定して出力し、アンドゲートＡ_U1の出力レベルが
「１」の場合には〔０，１〕に設定して出力し、アンド
ゲートＡ_U2の出力レベルが「１」の場合には〔１，０〕
に設定して出力し、アンドゲートＡ_U3の出力レベルが
「１」の場合には〔１，１〕に設定して出力する。

【００３４】スイッチングブロックＳ_B1〜Ｓ_B12は、４
行３列のマトリクス状に配置されており、たとえば、そ
れぞれ差動型アンプにより構成され、基準抵抗素子Ｒ₁
〜Ｒ ₁₆で分圧された基準電圧Ｖ₁〜Ｖ₁₅（ただしＶ₄，
Ｖ₈，Ｖ₁₂は除く）のうちの一の基準電圧と入力アナロ
グ信号Ｖ_INとを比較し、基準電圧に対する入力アナログ
信号Ｖ_INの大小に応じて、具体的には、（Ｖ_IN＞基準電
圧Ｖ）の場合は「１」（レベルＶ_IN≦基準電圧Ｖ）の場
合は「０」レベルの信号Ｓ₁〜Ｓ₁₂を列に応じて配置さ
れた対応する偶数／奇数判別回路ＥＯＤ₁〜ＥＯＤ₃に
出力する。

【００３５】さらに詳細に説明すると、１列目（図中左
側）に配置されたスイッチングブロックＳ_B1，Ｓ_B6，Ｓ
_B7，Ｓ_B12は、それぞれ基準電圧Ｖ₁，Ｖ₇，Ｖ₉，Ｖ
₁₅とアナログ信号Ｖ_INとを比較し、その結果を信号
Ｓ₁，Ｓ₆，Ｓ₇，Ｓ₁₂として偶数／奇数判別回路Ｅ
ＯＤ₁に出力する。２列目に配置されたスイッチングブ
ロックＳ_B2，Ｓ_B5，Ｓ_B8，Ｓ_B11は、それぞれ基準電圧
Ｖ₂，Ｖ₆，Ｖ₁₀，Ｖ₁₄とアナログ信号Ｖ_INとを比較
し、その結果を信号Ｓ₂，Ｓ₅，Ｓ₈，Ｓ₁₁として偶
数／奇数判別回路ＥＯＤ₂に出力する。３列目に配置さ
れたスイッチングブロックＳ_B3，Ｓ_B4，Ｓ_B9，Ｓ
_B10は、それぞれ基準電圧Ｖ₃，Ｖ₅，Ｖ₁₁，Ｖ₁₃とア
ナログ信号Ｖ_INとを比較し、その結果を信号Ｓ₃，
Ｓ₄，Ｓ₉，Ｓ₁₀として偶数／奇数判別回路ＥＯＤ₃
に出力する。

【００３６】偶数／奇数判別回路ＥＯＤ₁は、スイッチ
ングブロックＳ_B1，Ｓ_B6，Ｓ_B7，Ｓ _B12から出力され同
時に入力される信号Ｓ₁，Ｓ₆，Ｓ₇，Ｓ₁₂の入力レベ
ルが「１」のものが偶数個あるか否かを判別し、偶数で
あると判別した場合には「０」レベルで、偶数ではな
い、すなわち奇数であると判別した場合には「１」レベ
ルで信号Ｓ_EO1をバッファＢ_D1に出力する。偶数／奇数
判別回路ＥＯＤ₂は、スイッチングブロックＳ_B2，
Ｓ_B5，Ｓ_B8，Ｓ _B11から出力され同時に入力される信号
Ｓ₂，Ｓ₅，Ｓ₈，Ｓ₁₁の入力レベルが「１」のものが
偶数個あるか否かを判別し、偶数であると判別した場合
には「０」レベルで、奇数であると判別した場合には
「１」レベルで信号Ｓ_EO2をバッファＢ_U2に出力する。
偶数／奇数判別回路ＥＯＤ₃は、スイッチングブロック
Ｓ_B3，Ｓ_B4，Ｓ_B9，Ｓ _B10から出力され同時に入力され
る信号Ｓ₃，Ｓ₄，Ｓ₉，Ｓ₁₀の入力レベルが「１」の
ものが偶数個あるか否かを判別し、偶数であると判別し
た場合には「０」レベルで、奇数であると判別した場合
には「１」レベルで信号Ｓ_EO3をバッファＢ_D3に出力す
る。

【００３７】図２は、各列ごとのスイッチングブロック
および偶数／奇数判別回路の回路構成例を示す図であっ
て、同図(a) は１列目のスイッチングブロックＳ_B1，Ｓ
_B6，Ｓ_B7，Ｓ_B12および偶数／奇数判別回路ＥＯＤ₁の
回路構成例を、同図(b) は２列目のスイッチングブロッ
クＳ_B2，Ｓ_B5，Ｓ_B8，Ｓ_B11および偶数／奇数判別回路
ＥＯＤ₂の回路構成例を、同図(c) は３列目のスイッチ
ングブロックＳ_B3，Ｓ _B4，Ｓ_B9，Ｓ_B10および偶数／奇
数判別回路ＥＯＤ₃の回路構成例をそれぞれ示してい
る。これら回路は、入力される基準電圧が異なるだけで
基本的な構成、作用は各列共同様であるため、ここで
は、図２(a) の例の構成について説明する。

【００３８】図２(a) において、Ｖ_CCは電源電圧、ＬＲ
₁，ＬＲ₂は抵抗値Ｒの負荷抵抗素子、Ｑ₁〜Ｑ₈はｎ
ｐｎ形トランジスタ、Ｉ_C1〜Ｉ_C4は電流Ｉを供給する定
電流源をそれぞれ示している。トランジスタＱ₁のエミ
ッタおよびトランジスタＱ₂のエミッタに定電流源Ｉ _C1
が接続されて差動アンプからなるスイッチングブロック
Ｓ_B1が構成され、トランジスタＱ₃のエミッタおよびト
ランジスタＱ₄のエミッタに定電流源Ｉ_C2が接続されて
差動アンプからなるスイッチングブロックＳ_B6が構成さ
れ、トランジスタＱ₅のエミッタおよびトランジスタＱ
₆のエミッタに定電流源Ｉ_C3が接続されて差動アンプか
らなるスイッチングブロックＳ_B7が構成され、トランジ
スタＱ₇のエミッタおよびトランジスタＱ₈のエミッタ
に定電流源Ｉ_C3が接続されて差動アンプからなるスイッ
チングブロックＳ_B12が構成されている。そして、トラ
ンジスタＱ₁，Ｑ₃，Ｑ₅およびＱ₇の各ベースにアナ
ログ信号Ｖ_INが入力され、トランジスタＱ₂のベースに
基準電圧Ｖ₁が、トランジスタＱ ₄のベースに基準電圧
Ｖ₇が、トランジスタＱ₆のベースに基準電圧Ｖ₉が、
トランジスタＱ₈のベースに基準電圧Ｖ₁₅がそれぞれ入
力されるように構成されている。

【００３９】偶数／奇数判別回路ＥＯＤ₁は、各トラン
ジスＱ₁〜Ｑ₈の各コレクタの負荷抵抗素子ＬＲ₁およ
びＬＲ₂に対する接続の組み合わせにより構成されてい
る。すなわち、トランジスタＱ₁，Ｑ₄，Ｑ₅およびＱ
₈のコレクタが負荷抵抗素子ＬＲ₂を介して電源電圧Ｖ
_CCに接続され、トランジスタＱ₂，Ｑ₃，Ｑ₆およびＱ
₇のコレクタが負荷抵抗素子ＬＲ₁を介して電源電圧Ｖ
_CCに接続され、トランジスタＱ₇のコレクタと負荷抵抗
素子ＬＲ₁との接続中点により信号Ｓ_EO1の出力端子が
構成されている。

【００４０】図２(a) の構成の基本的な動作例を説明す
ると、たとえばＶ_IN＜Ｖ₁の場合には、スイッチングブ
ロックＳ_B1，Ｓ_B6，Ｓ_B7，Ｓ_B12の全てにおいて入力ア
ナログ信号Ｖ_INより基準電圧Ｖ₁，Ｖ₇，Ｖ₉，Ｖ₁₅の
方が大きいため、トランジスタＱ₂，Ｑ₄，Ｑ₆および
Ｑ₈がオンになる。その結果、負荷抵抗素子ＬＲ₁およ
びＬＲ₂にそれぞれ２Ｉなる電流が流れる。したがっ
て、出力信号Ｓ_EO1のレベルは、（Ｖ_CC−２Ｉ・Ｒ）に
なる。また、Ｖ₁＜Ｖ_IN＜Ｖ₇の場合には、トランジス
タＱ₁，Ｑ₄，Ｑ₆およびＱ ₈がオンになる。その結
果、負荷抵抗素子ＬＲ₁にはＩ、負荷抵抗素子ＬＲ₂に
は３Ｉなる電流が流れる。したがって、出力信号Ｓ_EO1
のレベルは、（Ｖ_CC−Ｉ・Ｒ）になる。すなわち、（ア
ナログ信号Ｖ_IN＞基準電圧Ｖ）の差動対（スイッチング
ブロック）が偶数ならば、出力信号Ｓ_EO1のレベルは、
ローレベルの（Ｖ_CC−２Ｉ・Ｒ）となり、奇数ならばハ
イレベルの（Ｖ_CC−Ｉ・Ｒ）となる。

【００４１】相補出力バッファＢ_D1は、入力端子が偶数
／奇数判別回路ＥＯＤ₁の出力端子に接続され、正側出
力端子がアンドゲートＡ_D1の一方の入力端子に接続され
ている。このバッファＢ_D1は、偶数／奇数判別回路ＥＯ
Ｄ₁の出力信号Ｓ_EO1に対する所定のレベル調整を行っ
て正側出力端子からアンドゲートＡ_D1の一方の入力端子
に出力する。

【００４２】相補出力バッファＢ_D2は、入力端子が偶数
／奇数判別回路ＥＯＤ₂の出力端子に接続され、正側出
力端子がアンドゲートＡ_D2の一方の入力端子に接続さ
れ、負側出力端子がアンドゲートＡ_D1の他方の入力端子
に接続されている。このバッファＢ_D2は、偶数／奇数判
別回路ＥＯＤ₂の出力信号Ｓ_EO2に対する所定のレベル
調整を行って正側出力端子からアンドゲートＡ_D2の一方
の入力端子に出力し、負側出力端子からは入力レベルを
反転させてアンドゲートＡ_D1の他方の入力端子に出力す
る。

【００４３】相補出力バッファＢ_D3は、入力端子が偶数
／奇数判別回路ＥＯＤ₃の出力端子に接続され、正側出
力端子がアンドゲートＡ_D3の両方の入力端子に接続さ
れ、負側出力端子がアンドゲートＡ_D2の他方の入力端子
に接続されている。このバッファＢ_D3は、偶数／奇数判
別回路ＥＯＤ₃の出力信号Ｓ_EO3に対する所定のレベル
調整を行って正側出力端子からアンドゲートＡ_D3の両方
の入力端子に出力し、負側出力端子からは入力レベルを
反転させてアンドゲートＡ_D2の他方の入力端子に出力す
る。

【００４４】アンドゲートＡ_D1は、バッファＢ_D1の正側
出力とバッファＢ_D2の負側出力との論理積をとり、その
結果を下位エンコーダＥ_D1に出力する。アンドゲートＡ
_D2は、バッファＢ_D2の正側出力とバッファＢ_D3の負側出
力との論理積をとり、その結果を下位エンコーダＥ_D1に
出力する。アンドゲートＡ_D3は、バッファＢ_D3の正側出
力を２入力として論理積をとり、その結果を下位エンコ
ーダＥ_D1に出力する。

【００４５】下位エンコーダＥ_D1は、各アンドゲートＡ
_D1〜Ａ_D3の出力信号をこれらの出力レベルに応じてエン
コードし、２ビットのバイナリコードに変換して、下位
２ビットの変換コードＤ₂，Ｄ₃の前出力コードＢ
Ｄ₂，ＢＤ₃として反転ゲートＲＶ₁に出力する。具体
的には、アンドゲートＡ_D1〜Ａ_D3の出力レベルが全て
「０」の場合には、前出力コードＢＤ₂，ＢＤ₃は
〔０，０〕に設定して出力し、アンドゲートＡ_D1の出力
レベルが「１」の場合には〔０，１〕に設定して出力
し、アンドゲートＡ _D2の出力レベルが「１」の場合には
〔１，０〕に設定して出力し、アンドゲートＡ_D3の出力
レベルが「１」の場合には〔１，１〕に設定して出力す
る。

【００４６】反転ゲートＲＶ₁は、たとえば並列に配置
された排他的論理和ゲートＥＸＯ₁，ＥＸＯ₂により構
成され、下位エンコーダＥ_D1から出力された前出力コー
ドＢＤ₂，ＢＤ₃と上位エンコーダＥ_D1の出力変換コー
ドＤ₁との排他的論理和をとり、下位２ビットの変換コ
ードＤ₂，Ｄ₃として出力する。具体的には、排他的論
理和ゲートＥＸＯ₁において前出力コードＢＤ₂と上位
変換コードＤ₁との排他的論理和をとり、その結果を下
位変換コードＤ₂として出力し、排他的論理和ゲートＥ
ＸＯ₂において前出力コードＢＤ₃と上位変換コードＤ
₁との排他的論理和をとり、その結果を下位変換コード
Ｄ₃として出力する。

【００４７】次に、上記構成による動作を、上位変換お
よび下位変換に分け、図３および図４を参照しながら順
を追って説明する。なお、図３は上位変換時の入力電圧
（アナログ信号）レベルの基準電圧Ｖ₄〜Ｖ₁₂に対する
大小に応じた、上位コンパレータＣ_U1〜Ｃ_U3の出力レベ
ル、アンドゲートＡ_U1〜Ａ_U3の出力レベルおよび変換コ
ードＤ₀，Ｄ₁の出力レベルの対応関係を示している。
また、図４は下位変換時の入力電圧（アナログ信号）レ
ベルの基準電圧Ｖ₁〜Ｖ₄に対する大小に応じた、スイ
ッチングブロックＳ_B1〜Ｓ_B12の出力信号Ｓ₁〜Ｓ₁₂の
レベル、偶数／奇数判定回路ＥＯＤ₁〜ＥＯＤ₃の出力
信号Ｓ_EO1〜Ｓ _EO3のレベル、アンドゲートＡ_D1〜Ａ_D3
の出力レベルおよび変換コードＤ₂，Ｄ ₃の出力レベル
の対応関係を示している。

【００４８】まず、図３を用いて上位変換動作について
説明する。基準抵抗素子Ｒ₁〜Ｒ₁₆で分圧された粗い量
子化レベルの基準電圧Ｖ₄，Ｖ₈およびＶ₁₂と入力アナ
ログ信号Ｖ_INとが上位コンパレータＣ_U1〜Ｃ_U3によって
それぞれ比較される。この比較の結果、たとえばＶ_IN＜
Ｖ₄であれば、図３に示すように、上位コンパレータＣ
_U1，Ｃ_U1，Ｃ_U2の出力は全て「０」レベルになる。これ
により、アンドゲートＡ_U1〜Ａ_U3の出力レベルも全て
「０」となる。その結果、上位エンコーダＥ_U1から上位
２ビットの変換コードＤ_O，Ｄ₁として

〔００〕が出力
される。

【００４９】比較の結果、たとえばＶ₄＜Ｖ_IN＜Ｖ₈で
あれば、上位コンパレータＣ_U1の出力が「１」レベルと
なり、上位コンパレータＣ_U2，Ｃ_U3の出力は「０」レベ
ルになる。これにより、アンドゲートＡ_U1〜Ａ_U3の出力
レベルは、アンドゲートＡ_u1の出力のみが「１」とな
り、他のアンドゲートＡ_U2，Ａ_U3の出力は「０」とな
る。その結果、上位エンコーダＥ_U1から上位２ビットの
変換コードＤ_O，Ｄ₁として〔０１〕が出力される。

【００５０】比較の結果、たとえばＶ₈＜Ｖ_IN＜Ｖ₁₂で
あれば、上位コンパレータＣ_U1およびＣ_U2の出力が
「１」レベルとなり、上位コンパレータＣ_U3の出力は
「０」レベルになる。これにより、アンドゲートＡ_U1〜
Ａ_U3の出力レベルは、アンドゲートＡ_u2の出力のみが
「１」となり、他のアンドゲートＡ_U1，Ａ_U3の出力は
「０」となる。その結果、上位エンコーダＥ_U1から上位
２ビットの変換コードＤ_O，Ｄ₁として〔１０〕が出力
される。

【００５１】さらに比較の結果、たとえばＶ₁₂＜Ｖ_INで
あれば、上位コンパレータＣ_U1，Ｃ _U2およびＣ_U3の出力
が全て「１」レベルとなる。これにより、アンドゲート
Ａ_U1〜Ａ_U3の出力レベルは、アンドゲートＡ_u3の出力の
みが「１」となり、他のアンドゲートＡ_U1，Ａ_U2の出力
は「０」となる。その結果、上位エンコーダＥ_U1から上
位２ビットの変換コードＤ_O，Ｄ₁として〔１１〕が出
力される。

【００５２】次に、図４を用いて下位変換動作について
説明する。変換動作のときは全てのスイッチングブロッ
クＳ_B1〜Ｓ_B12はオン状態にあり、入力アナログ信号Ｖ
_INは、各スイッチングブロックＳ_B1〜Ｓ_B12において、
基準抵抗素子Ｒ₁〜Ｒ₁₆で分圧された細かい量子化レベ
ルの対応する基準電圧Ｖ₁〜Ｖ₃，Ｖ₅〜Ｖ₇，Ｖ₉〜
Ｖ₁₁，Ｖ₁₃〜Ｖ₁₅とそれぞれ比較される。各スイッチン
グブロックＳ_B1〜Ｓ_B12においては、比較の結果、Ｖ_IN
＞基準電圧Ｖであれば出力信号Ｓ₁〜Ｓ₁₂は「１」レベ
ルで、Ｖ_IN≦基準電圧Ｖであれば出力信号Ｓ₁〜Ｓ₁₂は
「０」レベルで出力される。

【００５３】したがって、たとえばＶ_IN＜Ｖ₁であれ
ば、全てのスイッチングブロックＳ_B1〜Ｓ_B12から
「０」レベルの信号Ｓ₁〜Ｓ₁₂が出力される。すなわ
ち、各列の「１」レベルの信号の数は零である。したが
って、全ての偶数／奇数判別回路ＥＯＤ₁〜ＥＯＤ₃か
らは信号Ｓ_EO1〜Ｓ_EO3が「０」レベルで出力され、下
位側アンドゲートＡ_D1〜Ａ_D3の出力レベルも全て「０」
となる。その結果、下位エンコーダから下位２ビットの
前出力コードＢＤ₂，ＢＤ₃として

〔００〕が出力され
る。このときは、上位エンコーダＥ_U1による変換コード
Ｄ₁も

〔０〕であることから、前出力コードＢＤ₂，Ｂ
Ｄ₃は反転ゲートＲＶ₁で反転作用を受けず、そのまま
のレベル

〔００〕で下位変換コードＤ₂，Ｄ₃として出
力される。

【００５４】また、Ｖ₁＜Ｖ_IN＜Ｖ₂であれば、スイッ
チングブロックＳ_B1の出力信号Ｓ₁のみ「１」レベルで
出力され、残りのスイッチングブロックＳ_B2〜Ｓ_B12の
出力信号はＳ₂〜Ｓ₁₂は「０」レベルで出力される。す
なわち、左第１列目の「１」レベルの信号の数は（１）
であり、第２および第３列目の「１」レベルの信号の数
は零である。したがって、偶数／奇数判別回路ＥＯＤ₁
からは信号Ｓ_EO1が「１」レベルで出力され、偶数／奇
数判別回路ＥＯＤ₂，ＥＯＤ₃からは信号Ｓ_EO2，Ｓ
_EO3が「０」レベルで出力される。これにより、アンド
ゲートＡ_D1〜Ａ_D3の出力レベルは、アンドゲートＡ_D1の
出力のみが「１」となり、他のアンドゲートＡ_D2，Ａ_D3
の出力は「０」となる。その結果、下位エンコーダＥ_D1
から下位２ビットの前出力コードＢＤ₂，ＢＤ ₃として
〔０１〕が出力される。このときは、上位エンコーダＥ
_U1による変換コードＤ₁も

〔０〕であることから、前出
力コードＢＤ₂，ＢＤ₃は反転ゲートＲＶ₁で反転作用
を受けず、そのままのレベル〔０１〕で下位変換コード
Ｄ₂，Ｄ ₃として出力される。

【００５５】また、Ｖ₂＜Ｖ_IN＜Ｖ₃であれば、スイッ
チングブロックＳ_B1およびＳ_B2の出力信号Ｓ₁，Ｓ₂の
み「１」レベルで出力され、残りのスイッチングブロッ
クＳ _B3〜Ｓ_B12の出力信号はＳ₃〜Ｓ₁₂は「０」レベル
で出力される。すなわち、第１列目および第２列目の
「１」レベルの信号の数は（１）であり、第３列目の
「１」レベルの信号の数は零である。したがって、偶数
／奇数判別回路ＥＯＤ₁およびＥＯＤ₂からは信号Ｓ
_EO1，Ｓ_EO2が「１」レベルで出力され、偶数／奇数判
別回路ＥＯＤ₃からは信号Ｓ_EO ₃が「０」レベルで出力
される。これにより、アンドゲートＡ_D1〜Ａ_D3の出力レ
ベルは、アンドゲートＡ_D2の出力のみが「１」となり、
他のアンドゲートＡ_U1，Ａ_U3の出力は「０」となる。そ
の結果、下位エンコーダＥ_D1から下位２ビットの前出力
コードＢＤ₂，ＢＤ ₃として〔１０〕が出力される。こ
のときは、上位エンコーダＥ_U1による変換コードＤ₁も

〔０〕であることから、前出力コードＢＤ₂，ＢＤ₃は
反転ゲートＲＶ₁で反転作用を受けず、そのままのレベ
ル〔１０〕で下位変換コードＤ₂，Ｄ ₃として出力され
る。

【００５６】さらに、Ｖ₃＜Ｖ_IN＜Ｖ₄であれば、スイ
ッチングブロックＳ_B1，Ｓ_B2およびＳ_B3の出力信号
Ｓ₁，Ｓ₂，Ｓ₃のみ「１」レベルで出力され、残りの
スイッチングブロックＳ_B4〜Ｓ_B12の出力信号はＳ₄〜
Ｓ₁₂は「０」レベルで出力される。すなわち、第１列
目、第２列目および第３列目の全ての列の「１」レベル
の信号の数は（１）である。したがって、偶数／奇数判
別回路ＥＯＤ₁〜ＥＯＤ₃からは信号Ｓ_EO1〜Ｓ_EO ₃が
「１」レベルで出力される。これにより、アンドゲート
Ａ_D1〜Ａ_D3の出力レベルは、アンドゲートＡ_D3の出力の
みが「１」となり、他のアンドゲートＡ_U1，Ａ_U2の出力
は「０」となる。その結果、下位エンコーダＥ_D1から下
位２ビットの前出力コードＢＤ₂，ＢＤ ₃として〔１
１〕が出力される。このときは、上位エンコーダＥ_U1に
よる変換コードＤ₁も

〔０〕であることから、前出力コ
ードＢＤ₂，ＢＤ₃は反転ゲートＲＶ₁で反転作用を受
けず、そのままのレベル〔１１〕で下位変換コード
Ｄ₂，Ｄ ₃として出力される。

【００５７】以上のようにして下位変換コードが得られ
が、基準電圧Ｖ₄＜Ｖ_INの場合も同様に、下位変換動作
が行われる。ただし、Ｖ₄＜Ｖ_IN＜Ｖ₈並びにＶ₁₂＜Ｖ
_INの場合には、回路構成の制約などより基準電圧の印加
方向が、スイッチングブロックアレイの図１中下から第
２行目および第４行目が、第１行目および第３行目と逆
になっていることから、前出力コードＢＤ₂，ＢＤ₃の
レベルが反転しているため、反転ゲートＲＶ₁において
レベルが正規のレベルに戻されて、下位変換コード
Ｄ₂，Ｄ₃として出力される。

【００５８】以上説明したように、本実施例によれば、
直並列型Ａ／Ｄ変換回路のマトリクス状に配置されるス
イッチングブロックＳ_B1〜Ｓ_B12の全てを同時に作動さ
せて、各基準電圧Ｖ₁〜Ｖ₁₅（ただし、Ｖ₄，Ｖ₈，Ｖ
₁₂は除く）と入力アナログ信号Ｖ_INとを比較させ、アナ
ログ信号Ｖ_INが基準電圧より大きいとの比較結果が出力
されたスイッチングブロックの数が偶数であるか奇数で
あるかを各列毎に判別し、この判別結果に応じて下位の
変換を行うようにしたので、上位および下位の変換を同
時に行うことができる。したがって、従来の直並列型Ａ
／Ｄ変換回路のようにサンプルホールド回路を設ける必
要がなくなり、煩雑が回路制御を要することもない。ま
た、ｎビットの変換コードを得るためには（２ⁿ−１）
個のコンパレータを必要とする並列型Ａ／Ｄ変換回路に
比べて、大幅に少ない数のコンパレータで構成できるこ
とから、チップ面積および消費電力の低減を図ることが
できる。

【００５９】

【実施例２】図５は、本発明に係るＡ／Ｄ変換回路の第
２の実施例を示す構成図である。本実施例が上記実施例
１と本質的に異なる点は、同じ列の各スイッチングブロ
ックを構成するトランジスタ差動対のコレクタ出力の接
続組合わせに基づいて偶数／奇数の判別を行う代わり
に、同じ列における隣接する２つのスイッチングブロッ
クを一組とする複数のブロック組を設け、各組の２つの
スイッチングブロックの排他的論理和をそれぞれとり、
それらの結果をいわゆるワイヤードオアをとることによ
り偶数／奇数の判別を行うように構成したことにある。

【００６０】図５において、ＥＸ₁〜ＥＸ₆が偶数／奇
数判別回路ＥＯＤ_1a〜ＥＯＤ_3aを構成する排他的論理和
ゲートを示しており、これらの接続は以下のようになさ
れている。すなわち、排他的論理和ゲートＥＸ₁の一方
の入力端子がスイッチングブロックＳ_B1の出力端子に接
続され、他方の入力端子がスイッチングブロックＳ_B6の
出力端子に接続され、排他的論理和ゲートＥＸ₆の一方
の入力端子がスイッチングブロックＳ_B7の出力端子に接
続され、他方の入力端子がスイッチングブロックＳ _B12
の出力端子に接続され、排他的論理和ゲートＥＸ₁およ
びＥＸ₆の出力端子同士が接続されて第１列目の偶数／
奇数判別回路ＥＯＤ_1aが構成されている。この偶数／奇
数判別回路ＥＯＤ_1aは、排他的論理和ゲートＥＸ₁およ
びＥＸ₆の出力端子同士の接続中点において、両ゲート
の排他的論理和結果のワイヤードオア（論理和）を行
い、その結果を第１列目の偶数／奇数の判別結果を示す
信号Ｓ_EO1としてバッファＢ_D1に出力する。

【００６１】また、排他的論理和ゲートＥＸ₂の一方の
入力端子がスイッチングブロックＳ _B2の出力端子に接続
され、他方の入力端子がスイッチングブロックＳ_B5の出
力端子に接続され、排他的論理和ゲートＥＸ₅の一方の
入力端子がスイッチングブロックＳ_B8の出力端子に接続
され、他方の入力端子がスイッチングブロックＳ_B11の
出力端子に接続され、排他的論理和ゲートＥＸ₂および
ＥＸ₅の出力端子同士が接続されて第２列目の偶数／奇
数判別回路ＥＯＤ_2aが構成されている。この偶数／奇数
判別回路ＥＯＤ_2aは、排他的論理和ゲートＥＸ₂および
ＥＸ₅の出力端子同士の接続中点において、両ゲートの
排他的論理和結果のワイヤードオア（論理和）を行い、
その結果を第２列目の偶数／奇数の判別結果を示す信号
Ｓ_EO2としてバッファＢ_D2に出力する。

【００６２】さらに、排他的論理和ゲートＥＸ₃の一方
の入力端子がスイッチングブロックＳ_B3の出力端子に接
続され、他方の入力端子がスイッチングブロックＳ_B4の
出力端子に接続され、排他的論理和ゲートＥＸ₄の一方
の入力端子がスイッチングブロックＳ_B9の出力端子に接
続され、他方の入力端子がスイッチングブロックＳ_B1 ₀
の出力端子に接続され、排他的論理和ゲートＥＸ₃およ
びＥＸ₄の出力端子同士が接続されて第３列目の偶数／
奇数判別回路ＥＯＤ_3aが構成されている。この偶数／奇
数判別回路ＥＯＤ_3aは、排他的論理和ゲートＥＸ₃およ
びＥＸ₄の出力端子同士の接続中点において、両ゲート
の排他的論理和結果のワイヤードオア（論理和）を行
い、その結果を第３列目の偶数／奇数の判別結果を示す
信号Ｓ_EO3としてバッファＢ_D3に出力する。

【００６３】なお、図５の構成においては、上位コンパ
レータＣ_U1〜Ｃ_U3を相補出力ではなく通常の単出力のも
ので構成し、その次段、すなわちアンドゲートＡ_U1〜Ａ
_U3の入力側に相補出力バッファＢ_U1〜Ｂ_U3を設け、さら
にアンドゲートＡ_U1〜Ａ_U3の出力と上位エンコーダＥ_U1
の入力との間に多出力ピンバッファＭＢ_U1〜ＭＢ_U3を設
けた構成としているが、上位変換機能としては、上述し
た実施例１の場合と同様の機能を有している。同様に、
アンドゲートＡ_D1〜Ａ_D3の出力と下位エンコーダＥ_D1の
入力との間に多出力ピンバッファＭＢ_D1〜ＭＢ_D3を設け
た構成としているが、下位変換機能としては、上述した
実施例１の場合と同様の機能を有している。

【００６４】次に、図５の構成による動作を図６のタイ
ミングチャートを用いて説明する。なお、上位変換動作
については実施例１と本質的には同様であるので説明を
省略する。

【００６５】上述した実施例１の場合と同様に、変換動
作のときは全てのスイッチングブロックＳ_B1〜Ｓ_B12は
オン状態にあり、入力アナログ信号Ｖ_INは、各スイッチ
ングブロックＳ_B1〜Ｓ_B12において、基準抵抗素子Ｒ₁
〜Ｒ₁₆で分圧された細かい量子化レベルの対応する基準
電圧Ｖ₁〜Ｖ₃，Ｖ₅〜Ｖ₇，Ｖ₉〜Ｖ₁₁，Ｖ₁₃〜Ｖ ₁₅
とそれぞれ比較される。各スイッチングブロックＳ_B1〜
Ｓ_B12においては、比較の結果、Ｖ_IN＞基準電圧Ｖであ
れば出力信号Ｓ₁〜Ｓ₁₂は「１」レベルで、Ｖ_IN≦基準
電圧Ｖであれば出力信号Ｓ₁〜Ｓ₁₂は「０」レベルで出
力される。

【００６６】したがって、たとえばＶ_IN＜Ｖ₁であれ
ば、全てのスイッチングブロックＳ_B1〜Ｓ_B12から
「０」レベルの信号Ｓ₁〜Ｓ₁₂が出力される。このた
め、全ての排他的論理和ゲートＥＸ₁〜ＥＸ₆の両入力
端子に入力される信号レベルは「０」である。したがっ
て、全ての排他的論理和ゲートＥＸ₁〜ＥＸ₆の出力レ
ベルは「０」になることから、全ての偶数／奇数判別回
路ＥＯＤ_1a〜ＥＯＤ_3aからは信号Ｓ_EO ₁〜Ｓ_EO3が
「０」レベルで出力され、下位側アンドゲートＡ_D1〜Ａ
_D3の出力レベルも全て「０」となる。その結果、下位エ
ンコーダＥ_D1から下位２ビットの前出力コードＢＤ₂，
ＢＤ ₃として

〔００〕が出力され、このときは、上位エ
ンコーダＥ_U1による変換コードＤ₁も

〔０〕であること
から、前出力コードＢＤ₂，ＢＤ₃は反転ゲートＲＶ ₁
で反転作用を受けず、そのままのレベル

〔００〕で下位
変換コードＤ₂，Ｄ₃として出力される。

【００６７】Ｖ₁＜Ｖ_IN＜Ｖ₂であれば、スイッチング
ブロックＳ_B1の出力信号Ｓ₁のみ「１」レベルで出力さ
れ、残りのスイッチングブロックＳ_B2〜Ｓ_B12の出力信
号はＳ₂〜Ｓ₁₂は「０」レベルで出力される。このた
め、左から第１列目における排他的論理和ゲートＥＸ₁
の出力レベルのみが「１」となり、他の排他的論理和ゲ
ートＥＸ₂〜ＥＸ₆の出力レベルは「０」となる。した
がって、偶数／奇数判別回路ＥＯＤ₁からは信号Ｓ_EO1
が「１」レベルで出力され、偶数／奇数判別回路ＥＯＤ
₂，ＥＯＤ₃からは信号Ｓ_EO2，Ｓ_EO3が「０」レベル
で出力される。これにより、アンドゲートＡ_D1〜Ａ_D3の
出力レベルは、アンドゲートＡ_D1の出力のみが「１」と
なり、他のアンドゲートＡ_D2，Ａ_D3の出力は「０」とな
る。その結果、下位エンコーダＥ_D1から下位２ビットの
前出力コードＢＤ₂，ＢＤ ₃として〔０１〕が出力され
る。このときは、上位エンコーダＥ_U1による変換コード
Ｄ₁も

〔０〕であることから、前出力コードＢＤ₂，Ｂ
Ｄ₃は反転ゲートＲＶ₁で反転作用を受けず、そのまま
のレベル〔０１〕で下位変換コードＤ₂，Ｄ ₃として出
力される。

【００６８】Ｖ₂＜Ｖ_IN＜Ｖ₃であれば、スイッチング
ブロックＳ_B1およびＳ_B2の出力信号Ｓ₁，Ｓ₂のみ
「１」レベルで出力され、残りのスイッチングブロック
Ｓ_B3〜Ｓ _B12の出力信号はＳ₃〜Ｓ₁₂は「０」で出力さ
れる。このため、排他的論理和ゲートＥＸ₁，ＥＸ₂の
出力レベルのみが「１」となり、他の排他的論理和ゲー
トＥＸ₃〜ＥＸ₆の出力レベルは「０」となる。したが
って、偶数／奇数判別回路ＥＯＤ₁およびＥＯＤ₂から
は信号Ｓ_EO1，Ｓ_EO2が「１」レベルで出力され、偶数
／奇数判別回路ＥＯＤ₃からは信号Ｓ_EO ₃が「０」レベ
ルで出力される。これにより、アンドゲートＡ_D1〜Ａ_D3
の出力レベルは、アンドゲートＡ_D2の出力のみが「１」
となり、他のアンドゲートＡ_U1，Ａ_U3の出力は「０」と
なる。その結果、下位エンコーダＥ_D1から下位２ビット
の前出力コードＢＤ₂，ＢＤ ₃として〔１０〕が出力さ
れる。このときは、上位エンコーダＥ_U1による変換コー
ドＤ₁も

〔０〕であることから、前出力コードＢＤ₂，
ＢＤ₃は反転ゲートＲＶ₁で反転作用を受けず、そのま
まのレベル〔１０〕で下位変換コードＤ₂，Ｄ ₃として
出力される。

【００６９】Ｖ₃＜Ｖ_IN＜Ｖ₄であれば、スイッチング
ブロックＳ_B1，Ｓ_B2およびＳ_B3の出力信号Ｓ₁，Ｓ₂，
Ｓ₃のみ「１」レベルで出力され、残りのスイッチング
ブロックＳ_B4〜Ｓ_B12の出力信号はＳ₄〜Ｓ₁₂は「０」
で出力される。このため、排他的論理和ゲートＥＸ₁，
ＥＸ₂およびＥＸ₃の出力レベルのみが「１」となり、
他の排他的論理和ゲートＥＸ₄〜ＥＸ₆の出力レベルは
「０」となる。したがって、偶数／奇数判別回路ＥＯＤ
₁〜ＥＯＤ₃からは信号Ｓ_EO1〜Ｓ_EO ₃が「１」レベル
で出力される。これにより、アンドゲートＡ_D1〜Ａ_D3の
出力レベルは、アンドゲートＡ_D3の出力のみが「１」と
なり、他のアンドゲートＡ_U1，Ａ_U2の出力は「０」とな
る。その結果、下位エンコーダＥ_D1から下位２ビットの
前出力コードＢＤ₂，ＢＤ ₃として〔１１〕が出力され
る。このときは、上位エンコーダＥ_U1による変換コード
Ｄ₁も

〔０〕であることから、前出力コードＢＤ₂，Ｂ
Ｄ₃は反転ゲートＲＶ₁で反転作用を受けず、そのまま
のレベル〔１１〕で下位変換コードＤ₂，Ｄ ₃として出
力される。

【００７０】なお、Ｖ₄＜Ｖ_IN＜Ｖ₅の場合は、Ｖ₃＜
Ｖ_IN＜Ｖ₄の場合と同様であるが、このときは、上位エ
ンコーダＥ_U1による変換コードＤ₃は〔１〕であること
から、前出力コードＢＤ₂，ＢＤ₃は反転ゲートＲＶ₁
で反転作用を受けて、レベル

〔００〕で下位変換コード
Ｄ₂，Ｄ₃として出力される。

【００７１】さらに、Ｖ₅＜Ｖ_IN＜Ｖ₆であれば、スイ
ッチングブロックＳ_B1〜Ｓ_B4の出力信号Ｓ₁〜Ｓ₄のみ
「１」レベルで出力され、残りのスイッチングブロック
Ｓ_B5〜Ｓ_B12の出力信号はＳ₅〜Ｓ₁₂は「０」で出力さ
れる。このため、排他的論理和ゲートＥＸ₁およびＥＸ
₂の出力レベルのみが「１」となり、他の排他的論理和
ゲートＥＸ₃〜ＥＸ₆の出力レベルは「０」となる。し
たがって、偶数／奇数判別回路ＥＯＤ₁およびＥＯＤ₂
からは信号Ｓ_EO1，Ｓ_EO2が「１」レベルで出力され、
偶数／奇数判別回路ＥＯＤ₃からは信号Ｓ_EO ₃が「０」
レベルで出力される。これにより、アンドゲートＡ_D1〜
Ａ_D3の出力レベルは、アンドゲートＡ_D2の出力のみが
「１」となり、他のアンドゲートＡ_U1，Ａ_U3の出力は
「０」となる。その結果、下位エンコーダＥ_D1から下位
２ビットの前出力コードＢＤ₂，ＢＤ ₃として〔１０〕
が出力される。このときは、上位エンコーダＥ_U1による
変換コードＤ₁は〔１〕であることから、前出力コード
ＢＤ₂，ＢＤ₃は反転ゲートＲＶ₁で反転作用を受け、
レベル〔０１〕で下位変換コードＤ₂，Ｄ₃として出力
される。

【００７２】Ｖ₆＜Ｖ_IN＜Ｖ₇であれば、スイッチング
ブロックＳ_B1〜Ｓ_B5の出力信号Ｓ₁〜Ｓ₅が「１」レベ
ルで出力され、残りのスイッチングブロックＳ_B6〜Ｓ
_B12の出力信号はＳ₆〜Ｓ₁₂は「０」で出力される。こ
のため、排他的論理和ゲートＥＸ₁の出力レベルのみが
「１」となり、他の排他的論理和ゲートＥＸ₂〜ＥＸ₆
の出力レベルは「０」となる。したがって、偶数／奇数
判別回路ＥＯＤ₁からは信号Ｓ_EO1が「１」レベルで出
力され、偶数／奇数判別回路ＥＯＤ₂，ＥＯＤ₃からは
信号Ｓ_EO2，Ｓ_EO3が「０」レベルで出力される。これ
により、アンドゲートＡ_D1〜Ａ_D3の出力レベルは、アン
ドゲートＡ_D1の出力のみが「１」となり、他のアンドゲ
ートＡ_U2，Ａ_U3の出力は「０」となる。その結果、下位
エンコーダＥ_D1から下位２ビットの前出力コードＢ
Ｄ₂，ＢＤ ₃として〔０１〕が出力される。このとき
は、上位エンコーダＥ_U1による変換コードＤ₁は〔１〕
であることから、前出力コードＢＤ₂，ＢＤ₃は反転ゲ
ートＲＶ₁で反転作用を受け、レベル〔１０〕で下位変
換コードＤ₂，Ｄ₃として出力される。

【００７３】Ｖ₇＜Ｖ_IN＜Ｖ₈であれば、スイッチング
ブロックＳ_B1〜Ｓ_B6の出力信号Ｓ₁〜Ｓ₆が「１」レベ
ルで出力され、残りのスイッチングブロックＳ_B7〜Ｓ
_B12の出力信号はＳ₇〜Ｓ₁₂は「０」で出力される。こ
のため、全ての排他的論理和ゲートＥＸ₁〜ＥＸ₆の出
力レベルは「０」となる。したがって、すべての偶数／
奇数判別回路ＥＯＤ_1a〜ＥＯＤ_3aからは信号Ｓ_EO ₁〜Ｓ
_EO3が「０」レベルで出力される。これにより、アンド
ゲートＡ_D1〜Ａ_D3の出力レベルは、全てのアンドゲート
Ａ _D1〜Ａ_U3の出力レベルが「０」となる。その結果、下
位エンコーダＥ_D1から下位２ビットの前出力コードＢＤ
₂，ＢＤ ₃として

〔００〕が出力される。このときは、
上位エンコーダＥ_U1による変換コードＤ₁は〔１〕であ
ることから、前出力コードＢＤ₂，ＢＤ₃は反転ゲート
ＲＶ₁で反転作用を受け、レベル〔１１〕で下位変換コ
ードＤ₂，Ｄ₃として出力される。

【００７４】以後、Ｖ₈＜Ｖ_IN＜Ｖ₁₂の場合は、上位エ
ンコーダＥ_U1による変換コードＤ₁は

〔０〕になり、変
換動作は上述したＶ_IN＜Ｖ₄の場合と同様であり、Ｖ₁₂
＜Ｖ _INの場合には、上位エンコーダＥ_U1による変換コー
ドＤ₃は〔１〕となることから、変換動作は上述したＶ
₄＜Ｖ_IN＜Ｖ₈の場合と同様の動作となる。

【００７５】以上説明したように、本実施例２において
も、上述した実施例１と同様の効果を得ることができ
る。

【００７６】なお、上述した実施例１および実施例２に
おいては、４ビット変換に対応した回路構成を例に説明
したが、さらに多数ビット変換の場合にも本発明を適用
でき、上述したと同様の効果を得られることはいうまで
もない。

【００７７】

【発明の効果】以上説明したように、本発明によれば、
消費電力およびチップ面積の増大を防止でき、また、サ
ンプルホールド回路を設ける必要がなく、回路制御の煩
雑化などを防止できる利点がある。

【図面の簡単な説明】

【図１】本発明に係るＡ／Ｄ変換回路の第１の実施例を
示す構成図である。

【図２】本発明に係るスイッチングブロックおよび偶数
／奇数判別回路の回路構成例を示す図である。

【図３】本発明に係るＡ／Ｄ変換回路の上位変換時の入
力電圧（アナログ信号）レベルの基準電圧に対する大小
に応じた、上位コンパレータの出力レベル、アンドゲー
トの出力レベルおよび上位変換コードの出力レベルの対
応関係を示す図である。

【図４】本発明に係るＡ／Ｄ変換回路の下位変換時の入
力電圧（アナログ信号）レベルの基準電圧に対する大小
に応じた、スイッチングブロックの出力信号レベル、偶
数／奇数判定回路の出力信号レベル、アンドゲートの出
力レベルおよび下位変換コードの出力レベルの対応関係
を示す図である。

【図５】本発明に係るＡ／Ｄ変換回路の第２の実施例を
示す構成図である。

【図６】図５の動作を説明するためのタイミングチャー
トである。

【図７】従来の直並列型Ａ／Ｄ変換回路の概要を示す構
成図である。

【図８】図７の回路のサンプリングのタイミング波形図
である。

【符号の説明】

Ｒ₁〜Ｒ₁₆…基準抵抗素子Ｃ_U1〜Ｃ_U3…上位コンパレータＡ_U1〜Ａ_U3…上位側アンドゲートＥ_U1…上位エンコーダＳ_B1〜Ｓ_B12…スイッチングブロックＥＯＤ₁〜ＥＯＤ₃…偶数／奇数判別回路Ｂ_D1〜Ｂ_D3…相補出力バッファＡ_D1〜Ａ_D3…下位側アンドゲートＥ_D1…下位エンコーダＲＶ₁…反転ゲートＶ_IN…入力アナログ信号Ｖ_RT，Ｖ_RB…基準電圧ＥＸ₁〜ＥＸ₆…排他的論理和ゲート

Claims

【特許請求の範囲】

【請求項１】基準電位を直列接続したｎ個の抵抗素子
によって分圧した各基準電圧と被変換入力信号とを比較
するマトリクス状に配置された複数のスイッチングブロ
ックと、上記スイッチングブロックの行方向の特定の位置に印加
されている基準電圧と上記被変換入力信号とを比較して
上位ビットの変換コードを得る上位コンパレータと、上記スイッチングブロックの列方向の一列毎に、被変換
入力信号レベルが基準電圧レベルより大きいとの比較結
果を得たスイッチングブロックの数が偶数か奇数かを判
別する判別回路と、上記判別回路の判別結果に応じた下位ビットの変換コー
ドを得る下位エンコーダとを有することを特徴とするア
ナログ／ディジタル変換回路。
【請求項２】上記複数のスイッチングブロックは、同
時に駆動される請求項１記載のアナログ／ディジタル変
換回路。
【請求項３】上記各スイッチングブロックは、ベース
に被変換入力信号および分圧された基準電圧がそれぞれ
供給される一対のトランジスタを有する差動型アンプに
より構成され、上記判別回路は、各列毎に、入力信号が供給されるトラ
ンジスタ出力と基準電圧が供給されるトランジスタ出力
とが交互に接続され、負荷素子に接続されて構成されて
いる請求項１または請求項２記載のアナログ／ディジタ
ル変換回路。
【請求項４】上記判別回路は、列毎に隣接するスイッ
チングブロックの排他的論理和を求め、その総和を下位
エンコーダに出力する手段により構成されている請求項
１または請求項２記載のアナログ／ディジタル変換回
路。
【請求項５】上記判別回路は、隣接するスイッチング
ブロックの出力の排他的論理和を得る複数の排他的論理
和ゲートと有し、各排他的論理和ゲートの出力が接続さ
れて構成されている請求項４記載のアナログ／ディジタ
ル変換回路。
【請求項６】上記ｎ個の基準抵抗素子は、所定数の基
準抵抗素子毎に基準電圧の印加方向が逆となるように折
り返して複数行に配置され、所定行の電圧印加方向を基準とした場合に、これに逆行
する印加方向の行の基準抵抗素子による基準電圧に基づ
いて得られた下位変換コードを反転させて出力する反転
ゲートを有する請求項１，２，３，４または５記載のア
ナログ／ディジタル変換回路。