JPH0125449B2 - - Google Patents
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- JPH0125449B2 JPH0125449B2 JP58045471A JP4547183A JPH0125449B2 JP H0125449 B2 JPH0125449 B2 JP H0125449B2 JP 58045471 A JP58045471 A JP 58045471A JP 4547183 A JP4547183 A JP 4547183A JP H0125449 B2 JPH0125449 B2 JP H0125449B2
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- 238000001514 detection method Methods 0.000 claims description 26
- 238000006243 chemical reaction Methods 0.000 claims description 9
- 230000002159 abnormal effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000010276 construction Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise
- H03M1/0809—Continuously compensating for, or preventing, undesired influence of physical parameters of noise of bubble errors, i.e. irregularities in thermometer codes
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
- H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
- H03M1/362—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider
- H03M1/365—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider the voltage divider being a single resistor string
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明は、電圧分圧回路を用いた並列比較型ア
ナログ―デジタル（以下Ａ／／Ｄと記す）変換器
に関する。
ナログ―デジタル（以下Ａ／／Ｄと記す）変換器
に関する。
第１図は並列比較型Ａ／Ｄ変換器の構成の一例
で、Ｎ＝３の場合である。ここでＮはＡ／Ｄ変換
器の有するビツト数である。同図中１０は電圧分
圧回路で、基準電圧VRと接地電位GND間に接続
されている。また、電圧分圧回路１０は電圧分圧
器として働く複数の抵抗１２〜１９で構成され、
それらの抵抗間の接続点はそれぞれ出力２０〜２
７を形成している。さらに、電圧分圧回路１０の
複数の出力２０〜２７は、複数の比較器３０〜３
７の比較基準入力端子にそれぞれ接続されてい
る。５０は位置検出論理回路で、複数のロジツク
ゲート４０〜４７で構成され、前記位置検出論理
回路５０の出力は第１の符号変換器１５１に接続
され、第１の符号変換器１５１の出力はデジタル
出力２５２〜２５４を持つ第２の符号変換器２５
１に接続されている。以下第１図に従つて動作を
説明する。
で、Ｎ＝３の場合である。ここでＮはＡ／Ｄ変換
器の有するビツト数である。同図中１０は電圧分
圧回路で、基準電圧VRと接地電位GND間に接続
されている。また、電圧分圧回路１０は電圧分圧
器として働く複数の抵抗１２〜１９で構成され、
それらの抵抗間の接続点はそれぞれ出力２０〜２
７を形成している。さらに、電圧分圧回路１０の
複数の出力２０〜２７は、複数の比較器３０〜３
７の比較基準入力端子にそれぞれ接続されてい
る。５０は位置検出論理回路で、複数のロジツク
ゲート４０〜４７で構成され、前記位置検出論理
回路５０の出力は第１の符号変換器１５１に接続
され、第１の符号変換器１５１の出力はデジタル
出力２５２〜２５４を持つ第２の符号変換器２５
１に接続されている。以下第１図に従つて動作を
説明する。
まず、アナログ入力電圧VSが異なつた比較基
準を持つ複数の比較器３０〜３７に同時に印加さ
れる。するとアナログ入力電圧VSが比較基準よ
り大きい比較器の出力は低レベル、すなわち
“０”となり、逆にアナログ入力電圧VSが比較基
準より小さい比較器の出力は高レベル、すなわち
“１”となる。従つて、複数の比較器３０〜３７
はアナログ入力電圧VSの値によつてその出力が
“０”になる比較器と“１”になる比較器に分け
られる。そこで、位置検出論理回路５０は出力が
“０”になつている比較器と、“１”になつている
比較器の境界を検出し、ロジツクゲート４０〜４
７のうち境界の位置に対応したゲートの出力を
“１”とする。この位置検出論理回路５０の出力
を第１の符号変換器１５１で符号化して３ビツト
のデジタル信号を得ている。ところで、この第１
の符号変換器１５１には第２図ａに示す読み取り
専用メモリ（ROM）型符号器が使用でき、その
符号が第２図ｂに示すグレイコードで構成されて
いる。従つて、第１の符号変換器１５１の出力が
グレイコードとなるため、第２の符号変換器２５
１で通常の２進コードに再変換することによりア
ナログ入力電圧VSのアナログ―デジタル変換出
力を得ている。また、グレイコードを２進コード
に変換する第２の符号変換器２５１には、第３図
に示すEXORゲートだけで構成された符号変換
回路を用いることができる。ところで、このグレ
イコードを用いた符号変換器１５１は無選択状態
になるとある特定のコードを出力する欠点があ
る。たとえば、第１図において比較器３３が基準
値とアナログ入力電圧VSとを比較した結果、そ
の差が小さくて比較器が完全に反転することがで
きずに、出力が“１”と“０”の中間レベル
“Ｘ”になると、位置検出論理回路５０を構成す
るロジツクゲートのうちゲート４２，４３，４４
の入力が中間レベルとなる。このとき、比較器３
２の出力は完全に“０”となつているためゲート
４２の出力は“０”である。また、比較器３４か
ら比較器３７の出力はすべて“１”であるため、
ゲート４２およびゲート４３の出力は先の比較器
３３の出力レベル“Ｘ”によつて決定されること
になる。通常ロジツクゲートの入力閾値はすべて
同じ値になるように設定されているが、製造のバ
ラツキなどによつてゲート４３の正論理入力端子
の入力閾値VT43がゲート４４の負論理入力端子の
入力閾値VT44より高くなつていると、同じ入力レ
ベル“Ｘ”がゲート４３の正論理入力端子に対し
ては“０”のレベルとなり、ゲート４４の負論理
入力端子に対しては“１”のレベルとなるため、
ゲート４３およびゲート４４の出力は共に“０”
となつて第１の符号変換器１５１の選択入力端子
はいずれも選択されないことになる。ところで、
第１の符号変換器１５１は第２図ａに示すように
入力端子が全く選択されないと、その出力には
111というコードが現われ、従つて、第２の符号
変換器２５１の出力には101というコードが現わ
れることになる。
準を持つ複数の比較器３０〜３７に同時に印加さ
れる。するとアナログ入力電圧VSが比較基準よ
り大きい比較器の出力は低レベル、すなわち
“０”となり、逆にアナログ入力電圧VSが比較基
準より小さい比較器の出力は高レベル、すなわち
“１”となる。従つて、複数の比較器３０〜３７
はアナログ入力電圧VSの値によつてその出力が
“０”になる比較器と“１”になる比較器に分け
られる。そこで、位置検出論理回路５０は出力が
“０”になつている比較器と、“１”になつている
比較器の境界を検出し、ロジツクゲート４０〜４
７のうち境界の位置に対応したゲートの出力を
“１”とする。この位置検出論理回路５０の出力
を第１の符号変換器１５１で符号化して３ビツト
のデジタル信号を得ている。ところで、この第１
の符号変換器１５１には第２図ａに示す読み取り
専用メモリ（ROM）型符号器が使用でき、その
符号が第２図ｂに示すグレイコードで構成されて
いる。従つて、第１の符号変換器１５１の出力が
グレイコードとなるため、第２の符号変換器２５
１で通常の２進コードに再変換することによりア
ナログ入力電圧VSのアナログ―デジタル変換出
力を得ている。また、グレイコードを２進コード
に変換する第２の符号変換器２５１には、第３図
に示すEXORゲートだけで構成された符号変換
回路を用いることができる。ところで、このグレ
イコードを用いた符号変換器１５１は無選択状態
になるとある特定のコードを出力する欠点があ
る。たとえば、第１図において比較器３３が基準
値とアナログ入力電圧VSとを比較した結果、そ
の差が小さくて比較器が完全に反転することがで
きずに、出力が“１”と“０”の中間レベル
“Ｘ”になると、位置検出論理回路５０を構成す
るロジツクゲートのうちゲート４２，４３，４４
の入力が中間レベルとなる。このとき、比較器３
２の出力は完全に“０”となつているためゲート
４２の出力は“０”である。また、比較器３４か
ら比較器３７の出力はすべて“１”であるため、
ゲート４２およびゲート４３の出力は先の比較器
３３の出力レベル“Ｘ”によつて決定されること
になる。通常ロジツクゲートの入力閾値はすべて
同じ値になるように設定されているが、製造のバ
ラツキなどによつてゲート４３の正論理入力端子
の入力閾値VT43がゲート４４の負論理入力端子の
入力閾値VT44より高くなつていると、同じ入力レ
ベル“Ｘ”がゲート４３の正論理入力端子に対し
ては“０”のレベルとなり、ゲート４４の負論理
入力端子に対しては“１”のレベルとなるため、
ゲート４３およびゲート４４の出力は共に“０”
となつて第１の符号変換器１５１の選択入力端子
はいずれも選択されないことになる。ところで、
第１の符号変換器１５１は第２図ａに示すように
入力端子が全く選択されないと、その出力には
111というコードが現われ、従つて、第２の符号
変換器２５１の出力には101というコードが現わ
れることになる。
この現象はＡ／Ｄ変換器にとつて致命的な欠陥
である。すなわち、正常ならば011→100と変化す
べきコード変化が011→101→100と変化すること
になりＡ／Ｄ変換器の単調性が損なわれるためで
ある。従つて、このような事態を防止するために
は、比較器の出力がいかなる場合でも中間レベル
にならないようにする必要があり、そのためには
比較器の精度および利得を上げる必要がある。と
ころで並列比較型Ａ／Ｄ変換器は、先に述べたよ
うに、Ａ／Ｄ変換器の有するビツト数をＮとする
と2N個の比較器を必要とし、ビツト数Ｎを増し
て変換精度を上げるに従つて数多くの比較器を必
要とする。これら数多くの比較器が高い精度およ
び高い利得を必要とすることは、必然的に回路が
複雑に、しかも大規模となり、このような並列比
較型Ａ／Ｄ変換器をモノリシツク集積回路化する
場合に設計は容易ではなく、しかもチツプ面積が
増大するという欠点があつた。
である。すなわち、正常ならば011→100と変化す
べきコード変化が011→101→100と変化すること
になりＡ／Ｄ変換器の単調性が損なわれるためで
ある。従つて、このような事態を防止するために
は、比較器の出力がいかなる場合でも中間レベル
にならないようにする必要があり、そのためには
比較器の精度および利得を上げる必要がある。と
ころで並列比較型Ａ／Ｄ変換器は、先に述べたよ
うに、Ａ／Ｄ変換器の有するビツト数をＮとする
と2N個の比較器を必要とし、ビツト数Ｎを増し
て変換精度を上げるに従つて数多くの比較器を必
要とする。これら数多くの比較器が高い精度およ
び高い利得を必要とすることは、必然的に回路が
複雑に、しかも大規模となり、このような並列比
較型Ａ／Ｄ変換器をモノリシツク集積回路化する
場合に設計は容易ではなく、しかもチツプ面積が
増大するという欠点があつた。
本発明の目的は、符号変換器の無選択状態によ
る異常コードの発生が位置検出論理回路を構成す
るロジツクゲートの入力閾値の差に起因すること
に着目し、数多く使用しなければならない比較器
に高い比較精度および高い利得を必要とせず、構
成も簡単でしかもMOSトランジスタ構造のみで
構成されたモノリシツク集積回路化に適した並列
比較型Ａ／Ｄ変換器を提供することにある。
る異常コードの発生が位置検出論理回路を構成す
るロジツクゲートの入力閾値の差に起因すること
に着目し、数多く使用しなければならない比較器
に高い比較精度および高い利得を必要とせず、構
成も簡単でしかもMOSトランジスタ構造のみで
構成されたモノリシツク集積回路化に適した並列
比較型Ａ／Ｄ変換器を提供することにある。
本発明のアナログ―デジタル変換器は、互いに
異なつた電圧値を有する複数の基準電圧を出力す
る電圧出力回路と、それぞれが入力信号を前記複
数の基準電圧の中の互いに異なる一つの基準電圧
と比較する複数の比較器と、それぞれが正論理入
力端子および負論理入力端子を有する複数の位置
検出論理回路であつて、前記複数の比較器の中の
互いに異なる組み合わせの二つの比較器の出力を
前記正論理入力端子および前記負論理入力端子に
それぞれ受ける複数の位置検出論理回路と、これ
ら位置検出論理回路の出力に基いてデジタルコー
ドを発生する符号変換回路とを備え、各位置検出
論理回路の前記正論理入力端子と前記負論理入力
端子とのそれぞれの入力閾値に差を設けて構成さ
れる。
異なつた電圧値を有する複数の基準電圧を出力す
る電圧出力回路と、それぞれが入力信号を前記複
数の基準電圧の中の互いに異なる一つの基準電圧
と比較する複数の比較器と、それぞれが正論理入
力端子および負論理入力端子を有する複数の位置
検出論理回路であつて、前記複数の比較器の中の
互いに異なる組み合わせの二つの比較器の出力を
前記正論理入力端子および前記負論理入力端子に
それぞれ受ける複数の位置検出論理回路と、これ
ら位置検出論理回路の出力に基いてデジタルコー
ドを発生する符号変換回路とを備え、各位置検出
論理回路の前記正論理入力端子と前記負論理入力
端子とのそれぞれの入力閾値に差を設けて構成さ
れる。
以下図面に従つて本発明の詳細について説明す
る。
る。
第４図は本発明による並列比較型Ａ／Ｄ変換器
の構成の一例でＮ＝３の場合である。ここでＮは
Ａ／Ｄ変換器の有するビツト数である。基準電圧
VRと接地電位GND間に2N個直列に接続され、電
圧分圧器として働く抵抗１２〜１９で構成された
電圧分圧回路１０と該電圧分圧回路１０を構成す
る各電圧分圧器のそれぞれの接続点２０〜２７か
らの出力を基準値とする2N個の比較器３０〜３
７と、これら比較器の出力を受ける位置検出論理
回路５０と該位置検出論理回路の出力を受ける第
１の符号変換器１５１と該第１の符号変換器の出
力をさらに符号変換する第２の符号変換器２５１
とで構成され、前記位置検出論理回路５０を構成
する正論理入力ロジツクゲート４０１，４１１，
４２１，４３１，４４１，４５１，４６１，４７
１の入力閾値を負論理入力ロジツクゲート４０
２，４１２，４３２，４４２，４５２，４６２の
入力閾値より相対的に低く設定することによつ
て、前記位置検出論理回路５０の正論理入力端子
の入力閾値と負論理入力端子の入力閾値とに意図
的に産を設け、前記位置検出論理回路５０の出力
を第１の符号変換器１５１が２重選択状態となる
ようにしたことを特徴とする。この特徴は、ある
出力コードから次の出力コードへの切換わりのと
き、比較器の基準値とアナログ入力電圧VSとの
差が小さくて、比較器の出力が完全に反転できず
“０”と“１”の中間レベル“Ｘ”になつたとき
に大きな効果をもたらす。
の構成の一例でＮ＝３の場合である。ここでＮは
Ａ／Ｄ変換器の有するビツト数である。基準電圧
VRと接地電位GND間に2N個直列に接続され、電
圧分圧器として働く抵抗１２〜１９で構成された
電圧分圧回路１０と該電圧分圧回路１０を構成す
る各電圧分圧器のそれぞれの接続点２０〜２７か
らの出力を基準値とする2N個の比較器３０〜３
７と、これら比較器の出力を受ける位置検出論理
回路５０と該位置検出論理回路の出力を受ける第
１の符号変換器１５１と該第１の符号変換器の出
力をさらに符号変換する第２の符号変換器２５１
とで構成され、前記位置検出論理回路５０を構成
する正論理入力ロジツクゲート４０１，４１１，
４２１，４３１，４４１，４５１，４６１，４７
１の入力閾値を負論理入力ロジツクゲート４０
２，４１２，４３２，４４２，４５２，４６２の
入力閾値より相対的に低く設定することによつ
て、前記位置検出論理回路５０の正論理入力端子
の入力閾値と負論理入力端子の入力閾値とに意図
的に産を設け、前記位置検出論理回路５０の出力
を第１の符号変換器１５１が２重選択状態となる
ようにしたことを特徴とする。この特徴は、ある
出力コードから次の出力コードへの切換わりのと
き、比較器の基準値とアナログ入力電圧VSとの
差が小さくて、比較器の出力が完全に反転できず
“０”と“１”の中間レベル“Ｘ”になつたとき
に大きな効果をもたらす。
以下第４図に従つて動作を説明する。まず、ア
ナログ入力電圧VSが異なつた比較基準を持つ複
数の比較器３０〜３７に同時に印加される。する
とアナログ入力電圧VSが比較基準より大きい比
較器の出力は低レベル、すなわち“０”となり、
逆にアナログ入力電圧VSが比較基準より小さい
比較器の出力は高レベル、すなわち“１”とな
る。従つて、複数の比較器３０〜３７はアナログ
入力電圧VSの値によつて、その出力が“０”に
なる比較器と“１”になる比較器とに分けられ
る。ところが、第４図において比較器３３が比較
基準とアナログ入力電圧VSとを比較した結果、
その差が小さくて比較器の出力が完全に反転でき
ずに出力が“０”と“１”の中間レベル“Ｘ”に
なると、位置検出論理回路５０を構成するロジツ
クゲート４２１，４３１，４４２の入力がそれぞ
れ中間レベル“Ｘ”となる。このとき比較器３２
の出力は完全に“０”となつているためロジツク
ゲート４２１の出力は“０”である。また、比較
器３４から比較器３７の出力はすべて“１”であ
るため、ロジツクゲート４３１およびロジツクゲ
ート４４１の出力は先の比較器３３の出力レベル
“Ｘ”によつて決定されることになる。ところで、
先に述べたようにロジツクゲート４３１の入力閾
値VT431はロジツクゲート４４２の入力閾値VT442
に対して相対的に低く設定されているため、入力
レベル“Ｘ”がロジツクゲート４３１の入力閾値
VT431とロジツクゲート４４２の入力閾値VT442の
中間にあるとき、すなわちVT431＜Ｘ＜VT442であ
るとき、第５図のように入力レベル“Ｘ”はロジ
ツクゲート４３１の入力に対しては“１”のレベ
ルとなり、ロジツクゲート４４２の入力に対して
は逆に“０”のレベルとなるため、ロジツクゲー
ト４３１およびロジツクゲート４４２の出力は共
に“１”となる。従つて第１の符号変換器１５１
の選択入力端子１４３および１４４が同時に選択
され、第２図にあるように、選択入力端子１４３
が変換するグレイコード010と選択入力端子１４
４が変換するグレイコード110とが重なり合うこ
とになる。ところがグレイコードは、コード変化
に際して常に１つのビツトでしか変化しない構成
になつているために、隣り合つた２つのコードが
重なると常に下位のコードが出力され他のコード
に変化することはない。従つて、前記の場合のよ
うにグレイコード010とグレイコード110とが重な
つてもグレイコード010となる。ところで、入力
レベル“Ｘ”がロジツクゲート４４２の入力閾値
VT442より大きいとき、すなわちＸ＞VT442である
とき、入力レベル“Ｘ”はロジツクゲート４４２
の入力に対して“１”のレベルとなり、同様にロ
ジツクゲート４３１の入力に対しても“１”のレ
ベルとなるため、第５図のようにロジツクゲート
４３１の出力は“１”となり、逆にロジツクゲー
ト４４２の出力は“０”となる。従つて、位置検
出論理回路５０を構成するロジツクゲートのうち
ゲート４３１の出力だけが“１”となり第１の符
号変換器１５１の選択入力端子１４３だけが選択
される。また入力レベル“Ｘ”がロジツクゲート
４３１の入力レベルVT431より小さいとき、すな
わちＸ＞VT431であるときには、入力レベル“Ｘ”
はロジツクゲート４３１の入力に対して“０”の
レベルとなり、同様にロジツクゲート４４２の入
力に対しても“０”のレベルとなるため、第５図
のようにロジツクゲート４４２の出力は“１”と
なり、逆にロジツクゲート４３１の出力は“０”
となる。従つて、位置検出論理回路５０を構成す
るロジツクゲートのうちゲート４４１の出力だけ
が“１”となり、第１の符号変換器１５１の選択
入力端子１４４だけが選択される。
ナログ入力電圧VSが異なつた比較基準を持つ複
数の比較器３０〜３７に同時に印加される。する
とアナログ入力電圧VSが比較基準より大きい比
較器の出力は低レベル、すなわち“０”となり、
逆にアナログ入力電圧VSが比較基準より小さい
比較器の出力は高レベル、すなわち“１”とな
る。従つて、複数の比較器３０〜３７はアナログ
入力電圧VSの値によつて、その出力が“０”に
なる比較器と“１”になる比較器とに分けられ
る。ところが、第４図において比較器３３が比較
基準とアナログ入力電圧VSとを比較した結果、
その差が小さくて比較器の出力が完全に反転でき
ずに出力が“０”と“１”の中間レベル“Ｘ”に
なると、位置検出論理回路５０を構成するロジツ
クゲート４２１，４３１，４４２の入力がそれぞ
れ中間レベル“Ｘ”となる。このとき比較器３２
の出力は完全に“０”となつているためロジツク
ゲート４２１の出力は“０”である。また、比較
器３４から比較器３７の出力はすべて“１”であ
るため、ロジツクゲート４３１およびロジツクゲ
ート４４１の出力は先の比較器３３の出力レベル
“Ｘ”によつて決定されることになる。ところで、
先に述べたようにロジツクゲート４３１の入力閾
値VT431はロジツクゲート４４２の入力閾値VT442
に対して相対的に低く設定されているため、入力
レベル“Ｘ”がロジツクゲート４３１の入力閾値
VT431とロジツクゲート４４２の入力閾値VT442の
中間にあるとき、すなわちVT431＜Ｘ＜VT442であ
るとき、第５図のように入力レベル“Ｘ”はロジ
ツクゲート４３１の入力に対しては“１”のレベ
ルとなり、ロジツクゲート４４２の入力に対して
は逆に“０”のレベルとなるため、ロジツクゲー
ト４３１およびロジツクゲート４４２の出力は共
に“１”となる。従つて第１の符号変換器１５１
の選択入力端子１４３および１４４が同時に選択
され、第２図にあるように、選択入力端子１４３
が変換するグレイコード010と選択入力端子１４
４が変換するグレイコード110とが重なり合うこ
とになる。ところがグレイコードは、コード変化
に際して常に１つのビツトでしか変化しない構成
になつているために、隣り合つた２つのコードが
重なると常に下位のコードが出力され他のコード
に変化することはない。従つて、前記の場合のよ
うにグレイコード010とグレイコード110とが重な
つてもグレイコード010となる。ところで、入力
レベル“Ｘ”がロジツクゲート４４２の入力閾値
VT442より大きいとき、すなわちＸ＞VT442である
とき、入力レベル“Ｘ”はロジツクゲート４４２
の入力に対して“１”のレベルとなり、同様にロ
ジツクゲート４３１の入力に対しても“１”のレ
ベルとなるため、第５図のようにロジツクゲート
４３１の出力は“１”となり、逆にロジツクゲー
ト４４２の出力は“０”となる。従つて、位置検
出論理回路５０を構成するロジツクゲートのうち
ゲート４３１の出力だけが“１”となり第１の符
号変換器１５１の選択入力端子１４３だけが選択
される。また入力レベル“Ｘ”がロジツクゲート
４３１の入力レベルVT431より小さいとき、すな
わちＸ＞VT431であるときには、入力レベル“Ｘ”
はロジツクゲート４３１の入力に対して“０”の
レベルとなり、同様にロジツクゲート４４２の入
力に対しても“０”のレベルとなるため、第５図
のようにロジツクゲート４４２の出力は“１”と
なり、逆にロジツクゲート４３１の出力は“０”
となる。従つて、位置検出論理回路５０を構成す
るロジツクゲートのうちゲート４４１の出力だけ
が“１”となり、第１の符号変換器１５１の選択
入力端子１４４だけが選択される。
このように、本発明によれば比較器の出力がど
のような中間レベル“Ｘ”になつてもある出力コ
ードから次の出力コードへ正常に変化することに
なり、異常なコードを出力することはない。
のような中間レベル“Ｘ”になつてもある出力コ
ードから次の出力コードへ正常に変化することに
なり、異常なコードを出力することはない。
また、第６図は位置検出論理回路５０を構成す
る正論理入力ロジツクゲート４０１，４１１，４
２１，４３１，４４１，４５１，４６１，４７１
の入力閾値を負論理入力ロジツクゲート４０２，
４１２，４３２，４４２，４５２，４６２，４７
２の入力閾値より相対的に高くすることによつ
て、位置検出論理回路５０の正論理入力端子の入
力閾値と負論理入力端子の入力閾値とに意図的に
差を設け、比較器の出力が中間レベルとなつたと
きに位置検出論理回路５０の出力を第１の符号変
換器１５１が２重選択状態となるようにした場合
の構成の一例である。
る正論理入力ロジツクゲート４０１，４１１，４
２１，４３１，４４１，４５１，４６１，４７１
の入力閾値を負論理入力ロジツクゲート４０２，
４１２，４３２，４４２，４５２，４６２，４７
２の入力閾値より相対的に高くすることによつ
て、位置検出論理回路５０の正論理入力端子の入
力閾値と負論理入力端子の入力閾値とに意図的に
差を設け、比較器の出力が中間レベルとなつたと
きに位置検出論理回路５０の出力を第１の符号変
換器１５１が２重選択状態となるようにした場合
の構成の一例である。
ところで、ロジツクゲートの入力閾値VTは、
一般にロジツクゲートを構成するMOSトランジ
スタのゲート長とゲート幅の組合せによつて変化
させることができる、すなわち、ロードとなるト
ランジスタのゲート長をLL、ゲート幅をWL、ド
ライバーとなるトランジスタのゲート長をLD、
ゲート幅をWDとすると、ロジツクゲートの実際
の入力閾値VTeffは次式で表わされる。
一般にロジツクゲートを構成するMOSトランジ
スタのゲート長とゲート幅の組合せによつて変化
させることができる、すなわち、ロードとなるト
ランジスタのゲート長をLL、ゲート幅をWL、ド
ライバーとなるトランジスタのゲート長をLD、
ゲート幅をWDとすると、ロジツクゲートの実際
の入力閾値VTeffは次式で表わされる。
VTeff∝（Ｗ／Ｌ）D／（Ｗ／Ｌ）L
従つて、ロジツクゲートの入力閾値を変えるた
めには、ロジツクゲートを構成するMOSトラン
ジスタの幾何学的形状を変えるだけで良く、特別
な製造工程は全く必要としない。
めには、ロジツクゲートを構成するMOSトラン
ジスタの幾何学的形状を変えるだけで良く、特別
な製造工程は全く必要としない。
以上説明してきたように、本発明は従来の並列
比較型Ａ／Ｄ変換器のように比較器の不確定出力
による異常コードを発生してＡ／Ｄ変換器の単調
性を損なうこともなく、また比較器の不確定出力
を防止するために比較器をより高精度に、しかも
高い利得を持たせるために回路を複雑で大規模な
ものにする必要もなく、しかも他に特殊な回路も
必要とせず、また、特別な製造工程も必要としな
いため、比較的構成の簡単なモノリシツク集積回
路として構成することが容易な並列比較型Ａ／Ｄ
変換器を提供でき、本発明のもたらす効果は非常
に大きい。
比較型Ａ／Ｄ変換器のように比較器の不確定出力
による異常コードを発生してＡ／Ｄ変換器の単調
性を損なうこともなく、また比較器の不確定出力
を防止するために比較器をより高精度に、しかも
高い利得を持たせるために回路を複雑で大規模な
ものにする必要もなく、しかも他に特殊な回路も
必要とせず、また、特別な製造工程も必要としな
いため、比較的構成の簡単なモノリシツク集積回
路として構成することが容易な並列比較型Ａ／Ｄ
変換器を提供でき、本発明のもたらす効果は非常
に大きい。
第１図は従来の並列比較型Ａ／Ｄ変換器の構成
を示すブロツク図、第２図ａはGrayコードによ
る読み取り専用メモリ型符号変換回路の一例、第
２図ｂはGrayコードを示す図、第３図はGrayコ
ードをBinalyコードに変換する符号変換回路の
一例、第４図および第６図は本発明による並列比
較型Ａ／Ｄ変換器の構成を示すブロツク図、第５
図は位置検出論理回路を構成するロジツクゲート
の入出力特性である。 なお、図において、１０……電圧分圧回路、１
２〜１９……抵抗、３０〜３７……比較器、５０
……位置検出論理回路、１５１……第１の符号変
換回路、２５１……第２の符号変換回器。
を示すブロツク図、第２図ａはGrayコードによ
る読み取り専用メモリ型符号変換回路の一例、第
２図ｂはGrayコードを示す図、第３図はGrayコ
ードをBinalyコードに変換する符号変換回路の
一例、第４図および第６図は本発明による並列比
較型Ａ／Ｄ変換器の構成を示すブロツク図、第５
図は位置検出論理回路を構成するロジツクゲート
の入出力特性である。 なお、図において、１０……電圧分圧回路、１
２〜１９……抵抗、３０〜３７……比較器、５０
……位置検出論理回路、１５１……第１の符号変
換回路、２５１……第２の符号変換回器。
Claims (1)
- １ 互いに異なつた電圧値を有する複数の基準電
圧を出力する電圧出力回路と、それぞれが入力信
号を前記複数の基準電圧の中の互いに異なる一つ
の基準電圧と比較する複数の比較器と、それぞれ
が正論理入力端子および負論理入力端子を有する
複数の位置検出論理回路であつて、前記複数の比
較器の中の互いに異なる組み合わせの二つの比較
器の出力を前記正論理入力端子および前記負論理
入力端子にそれぞれ受ける複数の位置検出論理回
路と、これら位置検出論理回路の出力に基いてデ
ジタルコードを発生する符号変換回路とを備え、
各位置検出論理回路の前記正論理入力端子と前記
負論理入力端子とのそれぞれの入力閾値に差を設
けたことを特徴とするアナログ―デジタル変換
器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58045471A JPS59171315A (ja) | 1983-03-18 | 1983-03-18 | アナログ−デジタル変換器 |
| EP84102924A EP0120424B1 (en) | 1983-03-18 | 1984-03-16 | Parallel comparison type analog to digital converter |
| DE8484102924T DE3485753T2 (de) | 1983-03-18 | 1984-03-16 | Parallelvergleichstyp analog-digitalwandler. |
| US06/590,618 US4596978A (en) | 1983-03-18 | 1984-03-19 | Parallel comparison type analog to digital converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58045471A JPS59171315A (ja) | 1983-03-18 | 1983-03-18 | アナログ−デジタル変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59171315A JPS59171315A (ja) | 1984-09-27 |
| JPH0125449B2 true JPH0125449B2 (ja) | 1989-05-17 |
Family
ID=12720299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58045471A Granted JPS59171315A (ja) | 1983-03-18 | 1983-03-18 | アナログ−デジタル変換器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4596978A (ja) |
| EP (1) | EP0120424B1 (ja) |
| JP (1) | JPS59171315A (ja) |
| DE (1) | DE3485753T2 (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4954831A (en) * | 1986-06-18 | 1990-09-04 | Ekins Robin K | Analog-to-digital converter |
| US4737766A (en) * | 1986-09-12 | 1988-04-12 | North American Philips Corporation, Signetics Division | Code converter with complementary output voltages |
| US4860011A (en) * | 1986-10-27 | 1989-08-22 | Brooktree Corporation | Flash analog-to-digital converter |
| US4712087A (en) * | 1987-02-09 | 1987-12-08 | Tektronix, Inc. | Analog-to-digital converter error correction circuit |
| US4774498A (en) * | 1987-03-09 | 1988-09-27 | Tektronix, Inc. | Analog-to-digital converter with error checking and correction circuits |
| US4745394A (en) * | 1987-04-03 | 1988-05-17 | Motorola, Inc. | Pipelined A/D converter |
| US4963874A (en) * | 1987-04-28 | 1990-10-16 | Matsushita Electric Industrial Co., Ltd. | Parallel type A/D converter |
| FR2623668B1 (fr) * | 1987-11-20 | 1990-03-09 | Thomson Composants Militaires | Convertisseur analogique-numerique rapide a structure parallele |
| US4884075A (en) * | 1988-05-19 | 1989-11-28 | Analog Devices, Inc. | Decoding circuit for flash-type analog-to-digital converter |
| US5072221A (en) * | 1988-08-04 | 1991-12-10 | Signal Processing Technologies, Inc. | Error limiting analog to digital converter |
| FR2638037B1 (fr) * | 1988-10-14 | 1994-04-08 | Thomson Hybrides Microondes | Convertisseur analogique-numerique parallele, a circuit de correction d'erreur |
| US4965579A (en) * | 1988-11-28 | 1990-10-23 | The Board Of Governors Of Wayne State University | N-bit A/D converter utilizing N comparators |
| US5119098A (en) * | 1989-06-20 | 1992-06-02 | Sony Corporation | Full flash analog-to-digital converter |
| US4928103A (en) * | 1989-09-18 | 1990-05-22 | Analog Devices, Inc. | Parallel analog-to-digital converter using 2.sup.(n-1) comparators |
| US4975698A (en) * | 1989-12-08 | 1990-12-04 | Trw Inc. | Modified quasi-gray digital encoding technique |
| WO1991012669A1 (de) * | 1990-02-15 | 1991-08-22 | Siemens Aktiengesellschaft | Codierschaltung |
| JP3229135B2 (ja) * | 1994-09-14 | 2001-11-12 | 三菱電機株式会社 | アナログ／デジタル変換装置 |
| KR100703885B1 (ko) * | 2005-07-18 | 2007-04-06 | 삼성전자주식회사 | 외부 공급 전압으로부터 적응적으로 내부 전압을 발생하는장치 및 그 방법 |
| JP4407747B2 (ja) * | 2007-12-13 | 2010-02-03 | ソニー株式会社 | Ａ／ｄ変換器及び情報記録再生装置 |
| US7893855B2 (en) * | 2008-09-16 | 2011-02-22 | Mediatek Inc. | Delta-sigma analog-to-digital converter |
| JP4777444B2 (ja) * | 2009-03-03 | 2011-09-21 | シャープ株式会社 | デコーダ装置および移動制御装置 |
| CN112751561A (zh) * | 2019-10-31 | 2021-05-04 | 中车株洲电力机车研究所有限公司 | 单通道输入多状态输出电路和方法、车辆 |
| CN111431523A (zh) * | 2020-04-15 | 2020-07-17 | 联合华芯电子有限公司 | 多进制符号逻辑异或运算的实现电路、装置及方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57204633A (en) * | 1981-06-10 | 1982-12-15 | Toshiba Corp | Analog-to-digital converter |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4957759A (ja) * | 1972-10-02 | 1974-06-05 | ||
| FR2222800A1 (en) * | 1973-03-23 | 1974-10-18 | Thomson Csf | High performance analogue-digital converter - comprising integrated circuit modules of comparators and nor circuits |
| JPS5441061A (en) * | 1977-09-08 | 1979-03-31 | Sony Corp | Analogue/digital converter |
| US4251802A (en) * | 1977-12-28 | 1981-02-17 | Horna Otakar A | Analog to digital converter |
| JPS5658323A (en) * | 1979-10-18 | 1981-05-21 | Matsushita Electric Ind Co Ltd | Analog-digital converter |
| JPS58142622A (ja) * | 1982-02-18 | 1983-08-24 | Nec Corp | アナログ・デジタル変換器 |
| US4393372A (en) * | 1982-03-08 | 1983-07-12 | Itt Industries, Inc. | Parallel analog-to-digital converter |
-
1983
- 1983-03-18 JP JP58045471A patent/JPS59171315A/ja active Granted
-
1984
- 1984-03-16 EP EP84102924A patent/EP0120424B1/en not_active Expired - Lifetime
- 1984-03-16 DE DE8484102924T patent/DE3485753T2/de not_active Expired - Lifetime
- 1984-03-19 US US06/590,618 patent/US4596978A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57204633A (en) * | 1981-06-10 | 1982-12-15 | Toshiba Corp | Analog-to-digital converter |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3485753D1 (de) | 1992-07-09 |
| EP0120424A3 (en) | 1988-12-14 |
| DE3485753T2 (de) | 1992-12-24 |
| JPS59171315A (ja) | 1984-09-27 |
| EP0120424A2 (en) | 1984-10-03 |
| US4596978A (en) | 1986-06-24 |
| EP0120424B1 (en) | 1992-06-03 |
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