CN111431523A - 多进制符号逻辑异或运算的实现电路、装置及方法 - Google Patents
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Abstract
本发明公开了一种多进制符号逻辑异或运算的实现电路、装置及方法，方法包括：以多个逻辑电压表示多进制符号，不同逻辑电平的分界用预定义的门限电压相区隔；将多进制符号与门限电压进行比较；生成逻辑电平；将逻辑电平进行比较；输出多进制符号逻辑异或的判断值。电路包括：门限电路，用于提供门限电压；再生电路，用于生成逻辑电平；比较电路，用于逻辑电平的比较；逻辑判断电路，输出多进制符号逻辑异或的判断值。装置包括：门限电压模块，用于门限电压；标准电压再生模块，用于生成逻辑电平；比较模块，用于逻辑电平的比较；逻辑判断模块，输出多进制符号逻辑比同的判断值。本发明适用于多进制符号的逻辑异或逻辑运算，提高逻辑运算效率。
Description
技术领域
本发明涉及逻辑异或电路技术领域，具体地说，涉及一种多进制符号逻辑异或运算的实现电路、装置及方法。
背景技术
逻辑运算是数字信号处理的基础，而逻辑“异或”运算，即判断两个电信号的逻辑值是否相同，更是基础中的基础。
现有的逻辑运算普遍基于二值逻辑，其逻辑值只有0和1两种状态。这种二值逻辑代数1854年由G.Boole提出，后被称为布尔代数，被广泛应用到数字系统的逻辑设计等领域。这种二值逻辑中，逻辑“比同”运算被定义为：如果输入参数中的两个输入逻辑值都是1或者都是0，则输出为逻辑值1，即输入的两个逻辑值相同；如果一个是1另一个是0，则输出逻辑值0，即输入的两个逻辑值不同。而逻辑“异或”运算被定义为：如果输入参数中的两个输入逻辑值相同，则输出逻辑值0；如果不相同，则输出逻辑值1。因此逻辑“异或”是逻辑“比同”的逻辑“非”。
但是逻辑问题本身就不止两个逻辑状态。例如电机状态逻辑上至少了包括“正转”、“停止”和“反转”三个状态，并且还可以进一步区分为：“极速正转”、“正转”、“停止”、“反转”和“极速反转”五个状态。此时，若用二值逻辑进行逻辑状态描述，则需要多位逻辑值才能描述，例如“正转”、“停止”和“反转”三个状态则至少需要两位逻辑值才能描述，即在“00、01、10、11”中选择三个进行描述。可知二值逻辑描述信息的效率是较低的，因此需要多值逻辑来提高信息描述的效率。
多值逻辑，即具有两种以上状态的逻辑值，例如三值逻辑包括0、1、2三种状态，四值逻辑则包括0、1、2、3四种状态。若用多值逻辑进行逻辑状态描述，例如，“正转”、“停止”和“反转”三个状态用三值逻辑进行描述，则只需要一位逻辑值就能描述，即“0、1、2”。可知多值逻辑相比二值逻辑具有更高的信息描述效率。
在数字电路中，二值逻辑通常用二进制符号进行表示，即符号“0”和符号“1”，同样的多值逻辑可用多进制符号来进行表示，例如符号“0、1、2、3…”。二进制符号通常用电信号的幅值、频率或相位进行表示，而多进制符号同样可以用电信号的幅值、频率或相位进行表示。
随着数字集成电路设计日趋复杂，功能越来越强，面积越来越小，对越来越少的单元互连线的需求矛盾也越来越突出。因为功能越强自然内部单元越多，对应的互连线也就越多，互连线所占据的面积也就越大；但是总面积缩小自然要求互连线所占据的面积也要随之缩小。如果能将互连线的信息传输速率有效地提高，减少互连线的数量，那么就可解决这个矛盾。而用多值逻辑代替二值逻辑，即互连线上传输的逻辑状态不是只有0和1这两个状态，而是可以包含多于两个的逻辑值，那么数据传输效率就可以大大提高。
发明内容
本发明的目的在于提供一种多进制符号逻辑异或运算的实现电路、装置及方法，适用于多进制符号的逻辑异或运算，提高数据的传输效率。
本发明公开的多进制符号逻辑异或运算的实现电路、装置及方法所采用的技术方案是:
一种多进制符号逻辑异或运算的实现电路，用于多进制符号逻辑异或运算，所述多进制符号由多电平表示，所述多进制符号包括由多个门限分隔的不同电压幅值状态，所述电路包括：
门限电路，用于提供与多进制符号对应的若干门限电压，所述门限电压用于区分所述不同电压幅值的状态；
再生电路，用于获得两个输入的多进制符号，所述再生电路将每一个多进制符号分别与若干门限电压进行比较后，输出电平组，所述电平组包括与门限电压对应的若干逻辑电平；
比较电路，用于两个多进制符号对应的电平组的比较，并输出比较结果；
逻辑判断电路，根据比较结果输出多进制符号逻辑异或的运算值。
作为优选方案，所述再生电路包括两个逻辑判断电路，所述每个逻辑判断电路包括与门限电压对应的若干比较器，每一个比较器的同相输入端输入同一多进制符号，每一个比较器的反相输入端输入不同门限电压，所述比较器将多进制符号与门限电压比较后，生成逻辑电平。
作为优选方案，所述比较电路包括与门限电压对应的若干异或门，所述异或门的输入端分别为不同多进制符号与同一门限电压比较生成的逻辑电平，所述逻辑判断电路包括或门，将全部异或门的输出通过或门进行逻辑或运算即可得到多进制符号逻辑异或的运算值。
作为优选方案，所述比较电路包括与门限电压对应的若干异或门，所述异或门的输入端分别为不同多进制符号与同一门限电压比较生成的逻辑电平，所述逻辑判断电路包括与门，将全部异或门的输出通过或门进行逻辑或运算即可得到多进制符号逻辑异或的运算值。
作为优选方案，所述逻辑判断电路还包括若干分压电阻，所述分压电阻与比较器输出端串联，所述分压电阻之间并联连接，全部的逻辑电平经过分压电阻分压后生成多进制符号对应的标准电压，所述比较电路包括整流桥和PNP三极管，所述整流桥输入端与不同逻辑判断电路输出的标准电压连接，所述整流桥的输出端正极与PNP三极管发射极连接，所述整流桥的输出端负极与PNP三极管基极连接，所述PNP三极管集电极输出比较结果。
作为优选方案，还包括缓冲电路，所述多进制符号经过缓冲电路后输出至再生电路。
一种多进制符号逻辑异或运算的实现装置，用于多进制符号的逻辑异或运算，所述多进制符号由多电平表示，所述多进制符号包括多个门限分隔的不同电压幅值的状态，所述装置包括：
门限电压模块，用于提供与多进制符号对应的若干门限电压，所述门限电压用于区分所述不同电压幅值的状态；
再生模块，用于获得两个输入的多进制符号，所述再生电路将每一个多电平分别与若干门限电压进行比较后，输出电平组，所述电平组包括与门限电压对应的若干逻辑电平；
比较模块，用于两个多电平对应的电平组的比较，并输出比较结果；
逻辑判断模块，根据比较结果输出多进制符号逻辑异或的运算值。
一种多进制符号逻辑异或运算的实现方法，所述方法包括以下步骤：
采用多电平表示多进制符号，所述多进制符号包括多个门限分隔的不同电压幅值的状态；
获得与多进制符号对应的若干门限电压，所述门限电压用于区分所述不同电压幅值的状态；
获得两个输入的所述多进制符号，将每一个多进制符号分别与若干门限电压进行比较后，得到电平组，所述电平组包括与门限电压对应的若干逻辑电平；
将两个多进制符号对应的电平组的进行比较，得到比较结果；
根据比较结果得到多进制符号逻辑异或的运算值。
作为优选方案，将所述多进制符号进行缓冲后同若干门限电压进行比较。
作为优选方案，将若干逻辑电平并联后通过分压电阻生成多进制符号对应的标准电压后再比较。
本发明公开的多进制符号逻辑异或运算的实现电路、装置及方法的有益效果是：多进制符号分别与若干门限电压进行比较，生成若干逻辑电平，先消除多进制符号的传输噪声和误差。同时，由于多进制符号是和门限电压进行比较，因此生成的若干逻辑电平带有多进制符号的信息和特征，而根据这些信息和特征，将两个输入的多进制符号生成的若干逻辑电平进行比较，相同的多进制符号和相异的多进制符号其比较结果将会不同，然后根据比较结果便可得到多进制符号逻辑异或的判断值。如此，实现了多进制符号的逻辑异或运算，使用多进制符号表示多进制符号的同时，消除了多进制符号的传输误差，提高了多进制符号状态判断的准确性，并且本电路本质上是适用于多进制符号逻辑运算的电路，使得多进制符号逻辑异或电路可以进行实际应用。而运用多进制符号来传输数据，在相同的时间内可以传输更多的信息，从而提高数据的传输效率。
附图说明
图1是本发明多进制符号逻辑异或的实现方法的流程图。
图2是本发明实施例一中多进制符号逻辑异或的实现电路示意图。
图3是本发明多进制符号逻辑异或的实现电路的信号流向示意图。
图4是本发明实施例二中多进制符号逻辑异或的实现电路示意图。
图5是本发明多进制符号逻辑异或的实现装置图。
具体实施方式
下面结合具体实施例和说明书附图对本发明做进一步阐述和说明:
实施例一
请参考图1、图2、图3和图5，多进制符号逻辑异或运算的实现方法包括以下步骤：
S100:获得两个输入的多进制符号，所述多进制符号包括多个门限分隔的不同电压幅值的状态；
S110:获得与多进制符号对应的若干门限电压，所述门限电压用于区分所述不同电压幅值的状态；
S120:将每一个多进制符号分别与若干门限电压进行比较后，得到电平组，所述电平组包括与门限电压对应的若干逻辑电平；
S130:将两个多进制符号对应的电平组的进行比较，得到比较结果,根据比较结果得到多进制符号逻辑异或的运算值。
多进制符号逻辑异或的实现电路，用于多进制符号的逻辑异或运算，多进制符号由多电平表示，所述多进制符号包括由多个门限分隔的不同电压幅值状态，所述电路包括：
门限电路100，用于提供与多进制符号对应的若干门限电压，所述门限电压用于区分所述不同电压幅值的状态；
再生电路，用于获得两个输入的多进制符号，所述再生电路将每一个多进制符号分别与若干门限电压进行比较后，输出电平组，所述电平组包括与门限电压对应的若干逻辑电平；
比较电路，用于两个多进制符号对应的电平组的比较，并生成比较结果；
逻辑判断电路，根据比较结果输出多进制符号逻辑异或的运算值。
还包括缓冲电路，多进制符号经过缓冲电路后输出至再生电路输入端。缓冲电路包括一个零增益运算放大器，零增益运算放大器对输入的多电平起到一个缓冲降噪的作用，减少后续噪声的叠加，提高数字电路逻辑判断的正确性。
再生电路包括两个结构相同的逻辑判断电路110，每个逻辑判断电路包括与门限电压对应的若干比较器，每一个比较器的同相输入端与同一多进制符号连接，每一个比较器的反相输入端与不同门限电压连接，比较器将多进制符号与门限电压比较后，生成逻辑电平。
比较电路120包括与门限电压对应的若干异或门，异或门的输入端分别为不同多进制符号与同一门限电压比较生成的逻辑电平。
逻辑判断电路包括或门，将全部异或门的输出通过或门进行逻辑或运算即可得到多进制符号逻辑异或的运算值。
本实施例中，以一个5V逻辑系统来进行说明。多进制符号包括五种状态，定义低于1V为电平0；1.1V-1.9V之间为电平1；2.1V-2.9V之间为电平2；3.1V-3.9V之间为电平3；4.1V以上为电平4。其它电压值为电平过渡电压，需要就近舍入最近的电平。当所有输入端口均未接入而呈现高阻状态时，运算模块输出默认电平0。
那么本实施例的电路可用于五进制符号的逻辑异或运算。电平0表示符号“0”，电平1表示符号“1”，以此类推。
由上述可知，多进制符号包括四个门限电压，分别为1V、2V、3V和4V。相对应的，门限电路100包括5个串联的电阻，每个电阻分得1V电压，所以五值逻辑对应的门限电压分别为4V、3V、2V和1V，分别对应图2中的节点6-9。其中每一个门限电压也可由标准电源来提供。
逻辑判断电路包括四个比较器，每一个比较器的同相输入端与同一多进制符号连接，每一个比较器的反相输入端与不同门限电压连接，比较器将多进制符号与门限电压比较后，生成逻辑电平。当比较器的同相输入端电压大于反相输入端电压时，比较器输出逻辑高电平，反之则输出逻辑低电平。
比较电路包括四个异或门，每一个异或门的输入分别为不同多进制符号与同一门限电压经比较器后生成的逻辑电平。
由本实施例的电路可知，若推导用于其它多进制符号逻辑异或运算的电路时，只需改变门限电压的数量，而比较器和异或门进行对应的数量改变即可。
根据常识可知，在同一幅度电压的情况下，划分越多进制符号，信息传输效率越高，但是电平划分越多，相邻电平之间的电压差越小，从而影响数字逻辑电路的逻辑判断准确性。而通过将多进制符号分别与若干门限电压进行比较，生成若干逻辑电平，先消除多进制符号的传输噪声和误差。同时，由于多进制符号是和门限电压进行比较，因此生成的若干逻辑电平带有多进制符号的信息和特征，而根据这些信息和特征，将两个输入的多进制符号生成的若干逻辑电平进行比较，相同的多进制符号和相异的多进制符号其比较结果将会不同，然后根据比较结果便可得到多进制符号逻辑异或的判断值。如此，实现了多进制符号的逻辑异或运算，使用多进制符号表示多进制符号的同时，消除了多进制符号的传输误差，提高了多进制符号状态判断的准确性，并且本电路本质上是适用于多进制符号逻辑运算的电路，使得多进制符号逻辑异或电路可以进行实际应用。而运用多进制符号来传输数据，在相同的时间内可以传输更多的信息，从而提高数据的传输效率。
现以实例来说明本电路的工作原理，假设节点1输入0.9V，对应电平0，节点2输入1.1V，对应电平1。那么经过零增益运算放大器后的节点3输出0.9V，节点4输出1.1V。由于0.9V低于任何一个门限电压，所以节点11、12、13和14均输出低电平，而1.1V只高于1V的门限电压，所以节点19输出高电平，节点16、17和18均输出低电平。经过逻辑异或运算后的节点21、22和23均输出低电平，节点24输出高电平，因此最后经过逻辑或运算后的输出OUT为高电平，表示输入的多进制符号是不同的电平。
假设节点1输入4.1V，对应电平4，节点2输入4.8V，对应电平4。那么经过零增益运算放大器后的节点3输出4.1V，节点4输出4.8V。由于4.1V和4.8V高于任何一个门限电压，所以节点11、12、13、14、16、17、18和19均输出高电平。经过逻辑异或运算后的节点21、22、23和24均输出低电平，因此最后经过逻辑或运算后的输出OUT为低电平，表示输入的多进制符号是相同的电平。
由上述实例可知，多进制符号在经过再生电路后产生若干逻辑电平，该若干逻辑电平包含了多进制符号的信息和特征，因此通过若干逻辑电平的比较可准确得到多进制符号逻辑异或的判断值。由于逻辑“异或”是逻辑“异或”的“非”，所以上述电路的输出端加上一个非门即为逻辑“异或”的输出结果。
另一种实现方式为，将上述异或门用比同门进行替换，或门用与门进行替换，可达到同样的效果。
同样以上述实例进行说明，假设节点1输入0.9V，对应电平0，节点2输入1.1V，对应电平1。那么经过零增益运算放大器后的节点3输出0.9V，节点4输出1.1V。由于0.9V低于任何一个门限电压，所以节点11、12、13和14均输出低电平，而1.1V只高于1V的门限电压，所以节点19输出高电平，节点16、17和18均输出低电平。经过逻辑比同运算后的节点21、22和23均输出高电平，节点24输出低电平，因此最后经过逻辑与运算后的输出OUT为低电平，表示输入的多进制符号是不同的电平。
假设节点1输入4.1V，对应电平4，节点2输入4.8V，对应电平4。那么经过零增益运算放大器后的节点3输出4.1V，节点4输出4.8V。由于4.1V和4.8V高于任何一个门限电压，所以节点11、12、13、14、16、17、18和19均输出高电平。经过逻辑比同运算后的节点21、22、23和24均输出高电平，因此最后经过逻辑与运算后的输出OUT为高电平，表示输入的多进制符号是相同的电平。
由于逻辑“异或”是逻辑“比同”的“非”，所以上述电路的输出端加上一个非门即为逻辑“异或”的输出结果。
多进制符号逻辑异或的实现装置，用于多进制符号的逻辑异或运算，多进制符号由多电平表示，多进制符号包括多个门限分隔的不同电压幅值的状态，装置包括：
门限电压模块，用于提供与多进制符号对应的若干门限电压，门限电压用于区分所述不同电压幅值的状态；
再生模块，用于获得两个输入的多进制符号，再生电路将每一个多进制符号分别与若干门限电压进行比较后，输出电平组，所述电平组包括与门限电压对应的若干逻辑电平；
比较模块，用于两个多进制符号对应的电平组的比较，并输出比较结果；
逻辑判断模块，根据比较结果输出多进制符号逻辑异或的运算值。
实施例二
请参考图1、图2、图4和图5，多进制符号逻辑异或的实现方法包括以下步骤：
S100:获得两个输入的多进制符号，所述多进制符号包括多个门限分隔的不同电压幅值的状态；
S110:获得与多进制符号对应的若干门限电压，所述门限电压用于区分所述不同电压幅值的状态；
S120:将每一个多进制符号分别与若干门限电压进行比较后，得到电平组，所述电平组包括与门限电压对应的若干逻辑电平；
S130:将两个多进制符号对应的电平组的进行比较，得到比较结果,根据比较结果得到多进制符号逻辑异或的运算值。
多进制符号逻辑异或的实现电路，用于多进制符号的逻辑异或运算，多进制符号由多电平表示，多进制符号包括多个门限分隔的不同电压幅值的状态，所述电路包括：
门限电路A100，用于提供与多进制符号对应的若干门限电压，所述门限电压用于区分所述不同电压幅值的状态；
再生电路，用于获得两个输入的多进制符号，所述再生电路将每一个多进制符号分别与若干门限电压进行比较后，输出电平组，所述电平组包括与门限电压对应的逻辑电平；
比较电路，用于两个多进制符号对应的电平组的比较，并生成比较结果；
逻辑判断电路，根据比较结果输出多进制符号逻辑异或的运算值。
还包括缓冲电路，多进制符号经过缓冲电路后输出至再生电路输入端。缓冲电路包括一个零增益运算放大器，零增益运算放大器对输入的多进制符号起到一个缓冲降噪的作用，减少后续噪声的叠加，提高数字电路逻辑判断的正确性。
再生电路包括两个结构相同的逻辑判断电路A110，每个逻辑判断电路包括与门限电压对应的若干比较器和若干分压电阻，每一个比较器的同相输入端与同一多进制符号连接，每一个比较器的反相输入端与不同门限电压连接，每一个比较器输出端串联一个分压电阻，分压电阻之间并联连接。比较器将多进制符号与门限电压比较后，生成逻辑电平，全部的逻辑电平经过分压电阻分压后生成多进制符号对应的标准电压。
比较电路A120包括整流桥和PNP三极管，整流桥输入端与不同逻辑判断电路输出的标准电压连接，整流桥的输出端正极与PNP三极管发射极连接，整流桥的输出端负极与PNP三极管基极连接，PNP三极管集电极输出比较结果。
逻辑判断电路包括一个NPN三极管，NPN三极管基极与比较电路输出端连接，NPN三极管发射极接地，NPN三极管集电极作为逻辑判断电路输出端输出多进制符号逻辑异或的判断值。
本实施例中，以一个5V逻辑系统来进行说明。多进制符号包括五种状态，定义低于1V为电平0，其标准电压为0.5V；1.1V-1.9V之间为电平1，其标准电压为1.5V；2.1V-2.9V之间为电平2，其标准电压为2.5V；3.1V-3.9V之间为电平3，其标准电压为3.5V；4.1V以上为电平4，其标准电压为4.5。其它电压值为电平过渡电压，需要就近舍入最近的电平。当所有输入端口均未接入而呈现高阻状态时，运算模块输出默认电平0。
那么本实施例的电路可用于五进制符号的逻辑异或运算。电平0表示符号“0”，电平1表示符号“1”，以此类推。
由上述可知，多进制符号包括四个门限电压，分别为1V、2V、3V和4V。相对应的，门限电路A100包括5个串联的电阻，每个电阻分得1V电压，所以五值逻辑对应的门限电压分别为4V、3V、2V和1V，分别对应图2中的节点A6-A9。其中每一个门限电压也可由标准电源来提供。
逻辑判断电路包括4个比较器和4个分压电阻，每一个比较器的同相输入端与同一多进制符号输入连接，每一个比较器的反相输入端与不同门限电压连接，每个比较器的输出端串联一个分压电阻，分压电阻之间并联连接。当比较器的同相输入端电压大于反相输入端电压时，比较器输出逻辑高电平，反之则输出逻辑低电平。全部比较器输出的逻辑高电平或逻辑低电平经过分压电阻分压后生成多进制符号对应的标准电压。
由本实施例的电路可知，若推导用于其它多进制符号逻辑异或运算的电路时，只需改变门限电压的数量，而比较器和分压电阻进行对应的数量改变即可。
通过将多进制符号与若干门限电压进行比较，生成若干逻辑电平，先消除多进制符号的传输噪声和误差。然后，通过分压电阻分压使得并联的若干逻辑电平生成多进制符号对应的标准电压，再将不同输入的多进制符号的标准电压进行比较，最后根据比较结果便可得到多进制符号逻辑异或的运算值。如此，实现了多进制符号的逻辑异或运算，使用多进制符号表示多进制符号的同时，消除了多进制符号的传输误差，提高了多进制符号状态判断的准确性，并且本电路本质上是适用于多进制符号逻辑运算的电路，使得多进制符号逻辑异或电路可以进行实际应用。而运用多进制符号来传输数据，在相同的时间内可以传输更多的信息，从而提高数据的传输效率。
现以实例来说明本电路的工作原理，假设节点A1输入0.9V，对应电平0，节点A2输入1.1V，对应电平1，那么经过零增益运算放大器后的节点A3输出0.9V，节点A4输出1.1V。由于0.9V低于任何一个门限电压，所以节点A11、A12、A13和A14均输出低电平，而1.1V只高于1V的门限电压，所以节点A19输出高电平，节点A16、A17和A18均输出低电平。
比较器输出的高电平和低电平的电压幅值由比较器的驱动电压所控制，本实施例中，为方便理解，比较器输出的高电平为4.5V，低电平为0.5V，与比较器输出端串联的分压电阻阻值都相等，令其阻值为R。但是需要说明的是，实际上，比较器输出的高电平幅值、低电平幅值和分压电阻的阻值，都是可以通过所需结果进行计算得到。
因此，节点A15的输出为0.5V,节点A20的输出为:
而节点A15输出的0.5V正好是电平0对应的标准电压，而节点A20输出的1.5V正好是电平1对应的标准电压。此时整流桥有输出，PNP三极管导通，NPN三极管导通，因此输出OUT为低电平，表示输入的多进制符号是不同的电平。
假设节点A1输入4.1V，对应电平4，节点A2输入4.8V，对应电平4，那么经过零增益运算放大器后的节点A3输出4.1V，节点A4输出4.8V。由于4.1V和4.8V高于任何一个门限电压，所以节点A11、A12、A13、A14、A16、A17、A18和A19均输出高电平。节点A15和A20均输出4.5V，正好是电平4对应的标准电压。此时整流桥没有输出，PNP三极管截至，NPN三极管截至，因此输出OUT为高电平，表示输入的多进制符号是相同的电平。
假设节点A1输入2.7V，对应电平2，节点A2输入3.3V，对应电平3，那么经过零增益运算放大器后的节点A3输出2.7V，节点A4输出3.3V。由于2.7V高于2V低于3V，3.3V高于3V低于4V，所以节点A11和A12输出低电平，节点A13和A14输出高电平，节点A16输出低电平，节点A17、A18和A19均输出高电平。
节点A15输出为：
节点A20输出为：
而节点A15输出的2.5V正好是电平2对应的标准电压，节点A20输出的3.5V正好是电平3对应的标准电压。此时整流桥有输出，PNP三极管导通，NPN三极管导通，因此输出OUT为低电平，表示输入的多进制符号是不同的电平。
由上述实例可知，多进制符号在经过再生电路后产生若干逻辑电平，该若干逻辑电平包含了多进制符号的信息和特征，然后若干逻辑电平通过分压电阻生成多进制符号对应的标准电压，然后通过标准电压的比较，准确得到多进制符号逻辑异或的判断值。由于逻辑“异或”是逻辑“异或”的“非”，所以上述电路的输出端加上一个非门即为逻辑“异或”的输出结果。
多进制符号逻辑异或的实现装置，用于多进制符号的逻辑异或运算，多进制符号由多电平表示，多进制符号包括多个门限分隔的不同电压幅值的状态，装置包括：
门限电压模块，用于提供与多进制符号对应的若干门限电压，门限电压用于区分所述不同电压幅值的状态；
再生模块，用于获得两个输入的多进制符号，再生电路将每一个多进制符号分别与若干门限电压进行比较后，输出电平组，电平组包括与门限电压对应的若干逻辑电平；
比较模块，用于两个多进制符号对应的电平组的比较，并输出比较结果；
逻辑判断模块，根据比较结果输出多进制符号逻辑异或的运算值。
最后应当说明的是，以上实施例仅用以说明本发明的技术方案，而非对本发明保护范围的限制，尽管参照较佳实施例对本发明作了详细地说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的实质和范围。
Claims (10)
1.一种多进制符号逻辑异或运算的实现电路，用于多进制符号逻辑异或运算，其特征在于，所述多进制符号包括由多个门限分隔的不同电压幅值状态，所述电路包括：
门限电路，用于提供与多电平对应的若干门限电压，所述门限电压用于区分所述不同电压幅值的状态；
再生电路，用于获得两个输入的多进制符号，所述再生电路将每一个多进制符号分别与若干门限电压进行比较后，输出电平组，所述电平组包括与门限电压对应的若干逻辑电平；
比较电路，用于两个多进制符号对应的电平组的比较，并输出比较结果；
逻辑判断电路，根据比较结果输出多进制符号逻辑异或的运算值。
2.如权利要求1所述的多进制符号逻辑异或运算的实现电路，其特征在于，所述再生电路包括二进制逻辑输出判断电路，所述每个逻辑判断电路包括与门限电压对应的若干比较器，每一个比较器的同相输入端输入同一多进制符号，每一个比较器的反相输入端输入不同门限电压，所述比较器将多进制符号与门限电压比较后，生成逻辑电平。
3.如权利要求2所述的多进制符号逻辑异或运算的实现电路，其特征在于，所述比较电路包括与各个门限电压区间对应的若干异或门，所述异或门的输入端分别为不同输入的多进制符号与同一门限电压比较生成的逻辑电平，所述逻辑判断电路包括或门，将全部异或门的输出通过或门进行逻辑或运算即可得到多进制符号逻辑异或的运算值。
4.如权利要求2所述的多进制符号逻辑异或运算的实现电路，其特征在于，所述比较电路包括与各个门限电压区间对应的若干异或门，所述异或门的输入端分别为不同输入的多进制符号与同一门限电压比较生成的逻辑电平，所述逻辑判断电路包括与门，将全部异或门的输出通过或门进行逻辑或运算即可得到多进制符号逻辑异或的运算值。
5.如权利要求2所述的多进制符号逻辑异或运算的实现电路，其特征在于，所述逻辑判断电路还包括若干分压电阻，所述分压电阻与比较器输出端串联，所述分压电阻之间并联连接，全部的逻辑电平经过分压电阻分压后生成多进制符号对应的标准电压，所述比较电路包括整流桥和PNP三极管，所述整流桥输入端与不同逻辑判断电路输出的标准电压连接，所述整流桥的输出端正极与PNP三极管发射极连接，所述整流桥的输出端负极与PNP三极管基极连接，所述PNP三极管集电极输出比较结果。
6.如权利要求1所述的多进制符号逻辑异或运算的实现电路，其特征在于，还包括缓冲电路，所述多进制符号经过缓冲电路后输出至再生电路。
7.一种多进制符号逻辑异或运算的实现装置，用于多进制符号的逻辑异或运算，其特征在于，所述多进制符号包括由多个门限分隔的不同电压幅值状态，所述装置包括：
门限电压模块，用于提供与多进制符号对应的若干门限电压，所述门限电压用于区分所述不同电压幅值的状态；
再生模块，用于获得两个输入的多进制符号，所述再生电路将每一个多进制符号分别与若干门限电压进行比较后，输出电平组，所述电平组包括与门限电压对应的若干逻辑电平；
比较模块，用于两个多进制符号对应的电平组的比较，并输出比较结果；
逻辑判断模块，根据比较结果输出多进制符号逻辑异或的运算值。
8.一种多进制符号逻辑异或运算的实现方法，其特征在于，所述方法包括以下步骤：
获得两个输入的多进制符号，所述多进制符号包括多个门限分隔的不同电压幅值的状态；
获得与多进制符号对应的若干门限电压，所述门限电压用于区分所述不同电压幅值的状态；
将每一个多进制符号分别与若干门限电压进行比较后，得到电平组，所述电平组包括与门限电压对应的若干逻辑电平；
将两个多进制符号对应的电平组的进行比较，得到比较结果；
根据比较结果得到多进制符号逻辑异或的运算值。
9.如权利要求8所述的多进制符号逻辑异或运算的实现方法，其特征在于，将所述多进制符号进行缓冲后同若干门限电压进行比较。
10.如权利要求8所述的多进制符号逻辑异或运算的实现方法，其特征在于，将若干逻辑电平并联后通过分压电阻生成多进制符号对应的标准电压后再比较。
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