CN108268241A - 多进制算数运算器 - Google Patents

Abstract

一种多位多进制算数运算器由多值运算器核心组合连接组成，运算核心有加法器、乘法器、减法器、9补器、除法器，所述的运算核心均由“标记生成电路”和“赋意分形算法电路”组成，把“标记生成电路”电路输出的标记信息a0b0，a0b1.....a1b0，a1b1......a2b0，a2b1....anbn对应的和“赋意分形算法电路”的标记输入同名端a0b0，a0b1.....a1b0，a1b1......a2b0，a2b1....anbn分别连接，标记生成电路的两个输入端为运算核心的两个输入，赋意分形算法电路的进位和本位输出是运算核心的进位和本位输出。

Description

多进制算数运算器

技术领域

本发明涉及计算机技术领域，具体是实现多值计算机的基础硬件之一“多进制算数运算器”

技术背景

迄今为止所有的计算机及其相关的数字系统都是二值的，多值计算尽管有很多优点，但因为没有支持多值运算的的关键硬件，故而发展极为缓慢，可以说多值计算机特别是十进制计算机的实现几乎为零，鉴于这种情况，本发明提出一种简单而有效的多值计算实施电路特别是十值计算的有效方法及用二值硬件实现多值特别是十值的加、减、乘，除的算术运算及其逻辑运算的关键电路，称其为“量化逻辑”及其电路。

发明内容

“量化逻辑”是用模拟信息量化后产生的标记信息做为算子进行逻辑运算，演绎，判断的逻辑系统

量化逻辑的简单理解

把连续、模糊、混沌信息量化后的标记值做为输入输出进行逻辑运算的方法就叫做量化逻辑，实现其运算的电路就叫做量化逻辑电路，于是量化逻辑电路的输入前置部分大多数是量化器或被量化了的权值线。后置输出部分为量化权值线或量化幅权线。

量化逻辑运用了二值逻辑和多值逻辑乃至模糊逻辑的基本思想，并且用简单有效的具有二值取向电路实现了多值及其模糊逻辑的关键电路，使得在逻辑原件只限于简单两种状态的情况下，同样组成多值及其模糊的逻辑运算电路，特别是量化逻辑的兼容性运算和量化寄存的方法从根本上解决了多值运算、寄存的难题，从而开辟了新一代计算设备的更新坦途。量化逻辑繁华多样的运算方法对人工智能的发展可提供有效的硬件支撑。

量化逻辑电路相对于二值逻辑电路来说，结构比较复杂，但我相信在超大规模集成电路技术的支持下，通过不断地努力可以实现性能超于二值计算设备的机器。

量化逻辑电路有两种电路实现方法，一种是以幅度权值做为输入输出信息进行运算的“幅权型量化逻辑电路”，另一种是用位置权重做为输入输出信息的“位权型量化逻辑电路”，

在实际运用中可以是“幅权型”，也可以是“位权型”，也可以是“混合型”。

位权型量化逻辑的数值表示方法

用一组在空间上并行排列的线或点的位置权重表示数值大小的方法叫做位权表示法，位权表示法具有如下属性：

1，空间并行排列线的数量和采用数值进位制相同，二进制数用两条线表示，三进制用三条线表示，...五进制用五条线表示，....十进制用十条线表示，N进制用N条线表示。

2，线上的电压为高电平有效，低电平或0电平均表示无效。反之亦然。

3，在任何时刻一组线中唯一只有一条线为高电平其余线被锁定为无效状态。

量化逻辑的基本特征是

1：量化逻辑首先是把逻辑“态”和信息“权”进行分离，逻辑的组合形态保证逻辑关系的完整正确，信息的权值依附在逻辑状态上而又不被逻辑状态约束限制，以充分展示信息丰富多彩的组合表现关系，这种方法实际上人们都在使用但是未能分离，例如：要捡拾某一模拟信息首先要检测有或无信息(逻辑检测)，然后才评测度量信息幅权值。显然信息的有无是逻辑判断，而信息的量值则是数值度量，两者的意义是不同的。一旦信息显示“有”逻辑状态，即以完成逻辑运算，而之后的信息幅值的多彩变化不受逻辑状态“有”的限制。

2：采用“有”“无”信息标志进行运算，“有”“无”信息标志不同于二值信息的高、低信息，最明显的差别是二值信息取高低两逻辑符号0和1，0表示低，1表示高，而高低两种状态既是逻辑状态也是二进制数值信息，而量化逻辑用“有”和“无”表示逻辑状态，“有”和二值逻辑的高相对应显示该位有信息，从而表现其进位制数值权值，而“无”则显示该位没有信息，不显权值，在量化逻辑中信息0和1是表示信息权值而不是逻辑状态，0和1做为含权信息各有自己占用“权值线”或“幅度值”，当0位含权线变高表示有信息，显示该位有权值0.于是0位线变高则显示其信息权值为0，该位线变低时显示无信息。不显权值0，而不是传统意义上的零或低。

3：用幅度值和位置权表示信息值

用信息载体的幅度数值表示信息状态和权重值的方法我们叫幅权法，信息任一时刻的幅度数值就叫做幅权值，信息在一定时段的全体样本幅度权值的列表就叫做幅权码。

用信息载体的所在位置权重表示信息状态和数值大小的方法我们叫位权法，信息载体任一位置的权重就叫做位权值，把位权值按规定秩序排列组成的空间信息就叫做位权码。

4：量化逻辑不受逻辑关系的束缚故有丰富的运算关系和输出，可以是取大、取小、异值与、同值与、异值或、同值或、比较、加、减、乘、除，并列等很多输出方式，不同的输出方法确定逻辑电路的不同功能。同一电路的不同功能会给信息的评测判断提供高效多样的判定工具。

5：量化逻辑电路不需要专用的基础电路设计，用传统的逻辑电路即可简单、有效、可靠的实现多值逻辑运算和多进制算数运算，特别是易于模块化的电路架构特别适宜于当今大规模集成电路的实施。

一种多位多进制算数运算器由多值运算器核心组合连接组成，其特征在于：用于基本运算的运算层，用于进位的进位层，所述的运算层是由多个运算核心并列排列组成，运算层的多个运算核心的一个输入同名端的组合构成一个数据输入端口，运算核心的另一个输入同名端的组合构成另一个数据输入端口，所述的进位层由加法运算核心并列排列组成，进位层分两层，第一进位层和第二进位层，第一进位层所有加法运算核心的一个输入同名端按序号分别和运算层运算核心的进位输出端连接，进位层的运算核心的另一个输入同名端按序号分别和运算层运算核心的本位输出连接，第二进位层所有加法运算核心的一个输入同名端按序号分别和第一进位层的运算核心的进位输出端连接，第二进位层的运算核心的另一个输入同名端按序号分别和第一进位层的运算核心的本位输出连接，关键连接形式是：第一进位层的两个输入端是跨接在两个运算核心的输出上，第二进位层的两个输入端跨接在第一进位层的输出上，第二进位层的本位输出的组合是运算结果输出。

所述的运算核心有加法器、乘法器、减法器、9补器、除法器，所述的运算核心均由“标记生成电路”和“赋意分形算法电路”组成，把“标记生成电路”电路输出的标记信息a0b0，a0b1.....a1b0，a1b1......a2b0，a2b1....anbn对应的和“赋意分形算法电路”的标记输入同名端a0b0，a0b1.....a1b0，a1b1......a2b0，a2b1....anbn分别连接，标记生成电路的两个输入端为运算核心的两个输入，赋意分形算法电路的进位和本位输出是运算核心的进位和本位输出。

所述的加法运算核心，乘法运算核心，减法运算核心，除法运算核心均为四端口器件，两个输入端A和B，两个输出端进位和本位，输入和输出均是“标准”的相同进位制的位权数据。

所述的二进制运算器核心，三进制运算核心，四进制运算核心，五进制运算核心，六进制运算核心，七进制运算核心，八进制运算核心，九进制运算核心，十进制运算核心依次类推。

所述的二进制算数运算器，三进制算数运算器，四进制算数运算器，五进制算数运算器，六进制算数运算器，七进制算数运算器，八进制算数运算器.九进制算数运算器，十进制算数运算器依次类推。

本发明“多进制算数运算器”和发明申请“量化逻辑电路及其运算方法”。“量化逻辑电路”。“多值量化器的输出设计及赋值方法”。“多值寄存器”。“多进制运算器赋意分形算法电路”。“多进制运算器标记生成电路”。以及专利及申请00105165.2。00105162.8。00105164.4。00102057.9。一起组成多进制计算机特别是十进制计算机关键电路。

附图说明

本发明算数运算器有二进制加、减、乘、除核心单元，有三进制加、减、乘、除核心单元，有四进制加、减、乘、除核心单元，有五进制加、减、乘、除核心单元，有六进制加、减、乘、除核心单元，有七进制加、减、乘、除核心单元，有八进制加、减、乘、除核心单元，有九进制加、减、乘、除核心单元，有十进制加、减、乘、除核心单元，以及十进制以上的任意进制加、减、乘、除核心单元。同样有二进制加法器、减法器、乘法器、除法器，三进制加法器、减法器、乘法器、除法器，四进制......至N进制加法器....等，电路基本结构相同，只是随着进位制越高，使用原件越多，电路越是复杂，并且电路类型很多，于是只简单绘制了以下几幅电路图用于说明。

图1是二进制乘法单元核心图。

图2是二进制加法单元核心图。

图3是三进制乘法单元核心图。

图4是三进制加法单元核心图。

图5是十进制乘法单元核心图。(图中J00到J99一百个赋意分形节点的连接只画出了部分连接点)

图6是十进制加法单元核心图。(图中J00到J99一百个赋意分形节点的连接只画出了部分连接点)

图7是一位乘数的十进制八位乘法器单元图。

图8是十进制八位加法器图。

图9是十进制八位减法器9补器。

实施方式

参照图1，二进制乘法运算核心由二进制“标记生成电路”和“赋意分形算法电路”组成，把“标记生成电路”电路输出的标记信息a0b0，a0b1，a1b0，a1b1，a1b0对应的和“赋意分形算法电路”的二值乘法电路的标记输入同名端a0b0，a0b1，a1b0，a1b1分别对应连接，标记生成电路的两个输入端为运算核心的两个输入，赋意分形算法电路的进位和本位输出是运算核心的进位和本位输出。

参照图2，二进制加法运算核心由二进制“标记生成电路”和“赋意分形算法电路”组成，把“标记生成电路”电路输出的标记信息a0b0，a0b1，a1b0，a1b1，a1b0对应的和“赋意分形算法电路”的二值加法电路的标记输入同名端a0b0，a0b1，a1b0，a1b1分别对应连接，标记生成电路的两个输入端为运算核心的两个输入，赋意分形算法电路的进位和本位输出是运算核心的进位和本位输出。

参照图3，三进制乘法运算核心由三进制“标记生成电路”和“赋意分形算法电路”组成，把“标记生成电路”电路输出的标记信息a0b0，a0b1，a0b2，a1b0，a1b1，a1b2，a2b0，a2b1，a2b2对应的和“赋意分形算法电路”的三值乘法电路的标记输入同名端a0b0，a0b1，a0b2，a1b0，a1b1，a1b2，a2b0，a2b1，a2b2分别对应连接，标记生成电路的两个输入端为运算核心的两个输入，赋意分形算法电路的进位和本位输出是运算核心的进位和本位输出。

参照图4，三进制，加法运算核心由三进制“标记生成电路”和“赋意分形算法电路”组成，把“标记生成电路”电路输出的标记信息a0b0，a0b1，a0b2，a1b0，a1b1，a1b2，a2b0，a2b1，a2b2对应的和“赋意分形算法电路”的三值加法电路的标记输入同名端a0b0，a0b1，a0b2，a1b0，a1b1，a1b2，a2b0，a2b1，a2b2分别对应连接，标记生成电路的两个输入端为运算核心的两个输入，赋意分形算法电路的进位和本位输出是运算核心的进位和本位输出。

参照图1，2，3，4，5，6，N进制乘法运算核心由N进制“标记生成电路”和“赋意分形算法电路”组成，把“标记生成电路”电路输出的标记信息a0b0，a0b1，.....anbn对应的和“赋意分形算法电路”的N值乘法电路的标记输入同名端a0b0，a0b1，........anbn分别对应连接，标记生成电路的两个输入端为运算核心的两个输入，赋意分形算法电路的进位和本位输出是运算核心的进位和本位输出。

参照图1，2，3，4，5，6，，N进制加法运算核心由N进制“标记生成电路”和“赋意分形算法电路”组成，把“标记生成电路”电路输出的标记信息a0b0，a0b1，.....anbn对应的和“赋意分形算法电路”的N值加法电路的标记输入同名端a0b0，a0b1，........anbn分别对应连接，标记生成电路的两个输入端为运算核心的两个输入，赋意分形算法电路的进位和本位输出是运算核心的进位和本位输出。

参照图1，2，3，4，5，6，，N进制减法运算核心由N进制“标记生成电路”和“赋意分形算法电路”组成，把“标记生成电路”电路输出的标记信息a0b0，a0b1，.....anbn对应的和“赋意分形算法电路”的N值减法电路的标记输入同名端a0b0，a0b1，........anbn分别对应连接，标记生成电路的两个输入端为运算核心的两个输入，赋意分形算法电路的进位和本位输出是运算核心的进位和本位输出。

参照图7，一种八位乘一位十进制乘法运算器由十值运算器核心组合连接组成，其结构是：用于基本运算的乘法运算层，用于进位的进位层，乘法运算层是由多个独立的乘法运算核心CF0，CF1，CF2，CF3，CF4，CF5，CF6，CF7并列排列组成，运算层的八个运算核心CF0，CF1，CF2，CF3，CF4，CF5，CF6，CF7的一个输入同名端的组合构成一个数据输入端口，运算核心CF0，CF1，CF2，CF3，CF4，CF5，CF6，CF7的另一个输入同名端的组合构成另一个数据输入端口，所述的进位层由16个加法运算核心组成，进位层分两层，第一进位层和第二进位层，第一进位层所有加法运算核心JF0，JF1，JF2，JF3，JF4，JF5，JF6的一个输入同名端按序号分别和运算层运算核心的进位输出端连接，第一进位层JF0，JF1，JF2，JF3，JF4，JF5，JF6运算核心的另一个输入同名端按序号分别和运算层运算核心的本位输出连接，第二进位层JF10，JF11，JF12，JF13，JF14，JF15，JF16加法运算核心的一个输入同名端按序号分别和第一进位层的运算核心JF0，JF1，JF2，JF3，JF4，JF5，JF6的进位输出端连接，第二进位层的运算核心的另一个输入同名端按序号分别和第一进位层JF0，JF1，JF2，JF3，JF4，JF5，JF6的运算核心的本位输出连接，关键连接形式是：第一进位层的每一个加法运算核心的两个输入端是跨接在两个运算核心的输出上，第二进位层的每一个运算核心的两个输入端跨接在第一进位层的输出上，第二进位层的本位输出的组合是十进制运算结果输出。

参照图8，一种八位十进制加法运算器由十值运算器核心组合连接组成，其结构是：用于基本运算的加法运算层，用于进位的进位层，加法运算层是由八个独立的加法运算核心JF0，JF1，JF2，JF3，JF4，JF5，JF6，JF7并列排列组成，运算层的八个运算核心JF0，JF1，JF2，JF3，JF4，JF5，JF6，JF7的一个输入同名端的组合构成一个数据输入端口，运算核心JF0，JF1，JF2，JF3，JF4，JF5，JF6，JF7的另一个输入同名端的组合构成另一个数据输入端口，所述的进位层由加法运算核心并列排列组成，进位层分两层，第一进位层和第二进位层，第一进位层所有加法运算核心JF00，JF01，JF02，JF03，JF04，JF05，JF06，的一个输入同名端按序号分别和运算层运算核心JF1，JF2，JF3，JF4，JF5，JF6，JF7的进位输出端连接，第一进位层的运算核心JF00，JF01，JF02，JF03，JF04，JF05，JF06，的另一个输入同名端按序号分别和运算层运算核心JF1，JF2，JF3，JF4，JF5，JF6，JF7的本位输出连接，第二进位层所有加法运算核心JF10，JF11，JF12，JF13，JF14，JF15，JF16的一个输入同名端按序号分别和第一进位层的运算核心JF00，JF01，JF02，JF03，JF04，JF05，JF06的进位输出端连接，第二进位层的运算核心JF10，JF11，JF12，JF13，JF14，JF15，JF16的另一个输入同名端按序号分别和第一进位层的运算核心JF00，JF01，JF02，JF03，JF04，JF05，JF06的本位输出连接，关键连接形式是：第一进位层的每一个加法运算核心的两个输入端是跨接在两个运算核心的输出上，第二进位层的每一个运算核心的两个输入端跨接在第一进位层的输出上，第二进位层的本位输出的组合是十进制运算结果输出。

参照图9，一种十进制八位9补器由八个减法运算核心JF1，JF2，JF3，JF4，JF5，JF6，JF7组成，首先把减法运算核心JF1，JF2，JF3，JF4，JF5，JF6，JF7的一个输入同名端互相连接(线组的权值一一对应)，使其输入为“9”，减法运算核心JF1，JF2，JF3，JF4，JF5，JF6，JF7的另一个输入端的组合作为数据输入端口，减法运算核心JF1，JF2，JF3，JF4，JF5，JF6，JF7的各本位输出的组合就是输入端口数据的补数。

Claims (5)

1.一种多位多进制算数运算器由多值运算器核心组合连接组成，其特征在于：用于基本运算的运算层，用于进位的进位层；所述的运算层是由多个运算核心并列排列组成，运算层的多个运算核心的一个输入同名端的组合构成一个数据输入端口，运算核心的另一个输入同名端的组合构成另一个数据输入端口；所述的进位层由加法运算核心并列排列组成，进位层分两层，第一进位层和第二进位层，第一进位层所有加法运算核心的一个输入同名端按序号分别和运算层运算核心的进位输出端连接，进位层的运算核心的另一个输入同名端按序号分别和运算层运算核心的本位输出连接；第二进位层所有加法运算核心的一个输入同名端按序号分别和第一进位层的运算核心的进位输出端连接，第二进位层的运算核心的另一个输入同名端按序号分别和第一进位层的运算核心的本位输出连接；关键连接形式是：第一进位层的两个输入端是跨接在两个运算核心的输出上，第二进位层的两个输入端跨接在第一进位层的输出上，第二进位层的本位输出的组合是运算结果输出。

2.根据权利要求1，所述的运算核心有加法器、乘法器、减法器、9补器、除法器，所述的运算核心均由“标记生成电路”和“赋意分形算法电路”组成；把“标记生成电路”电路输出的标记信息a0b0，a0b1.....a1b0，a1b1......a2b0，a2b1....anbn对应的和“赋意分形算法电路”的标记输入同名端a0b0，a0b1.....a1b0，a1b1......a2b0，a2b1....anbn分别连接，标记生成电路的两个输入端为运算核心的两个输入，赋意分形算法电路的进位和本位输出是运算核心的进位和本位输出。

3.根据权利要求1，权利要求2，所述的加法运算核心，乘法运算核心，减法运算核心，除法运算核心均为四端口器件，有两个输入端A和B，两个输出端进位和本位，输入和输出均是“标准”的相同进位制的位权数据。

4.根据权利要求1，权利要求2，权利要求3，所述的二进制运算器核心，三进制运算核心，四进制运算核心，五进制运算核心，六进制运算核心，七进制运算核心，八进制运算核心，九进制运算核心，十进制运算核心依次类推到N进制运算核心。

5.根据权利要求1，权利要求2，所述的二进制算数运算器，三进制算数运算器，四进制算数运算器，五进制算数运算器，六进制算数运算器，七进制算数运算器，八进制算数运算器，九进制算数运算器，十进制算数运算器依次类推到N进制运算器。