JP2000111622A - 集積回路のための速度シグナリング・テスト - Google Patents
集積回路のための速度シグナリング・テストInfo
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- JP2000111622A JP2000111622A JP11219395A JP21939599A JP2000111622A JP 2000111622 A JP2000111622 A JP 2000111622A JP 11219395 A JP11219395 A JP 11219395A JP 21939599 A JP21939599 A JP 21939599A JP 2000111622 A JP2000111622 A JP 2000111622A
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/30—Marginal testing, e.g. by varying supply voltage
- G01R31/3016—Delay or race condition test, e.g. race hazard test
Abstract
(57)【要約】 （修正有）
【課題】 ２つまたはそれ以上の異なるデータ・レート
でデータを処理することができるＩＣのテストに関す
る。 【解決手段】 異なる同相モード電圧によってデータ・
プレフィクスを有している各データ・レートによって識
別されるディジタル論理回路を備えている。通常の場
合、その集積回路はそのデータ・レートを決定するため
に平均の信号電圧レベルを１つ以上の基準電圧と比較す
る１つ以上のコンパレータを備えている。この方法で、
ディジタル論理回路の異なる処理速度をテストすること
ができ、サポートされる異なるデータ・レートに対応し
てすべての異なる可能な電圧レベルをサポートするよう
な特殊な自動テスト装置を作ることなしにテストするこ
とができる。
でデータを処理することができるＩＣのテストに関す
る。 【解決手段】 異なる同相モード電圧によってデータ・
プレフィクスを有している各データ・レートによって識
別されるディジタル論理回路を備えている。通常の場
合、その集積回路はそのデータ・レートを決定するため
に平均の信号電圧レベルを１つ以上の基準電圧と比較す
る１つ以上のコンパレータを備えている。この方法で、
ディジタル論理回路の異なる処理速度をテストすること
ができ、サポートされる異なるデータ・レートに対応し
てすべての異なる可能な電圧レベルをサポートするよう
な特殊な自動テスト装置を作ることなしにテストするこ
とができる。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路（ＩＣ）
に関し、特に２つまたはそれ以上の異なるデータ・レー
トでデータを処理することができるＩＣのテストに関す
る。
に関し、特に２つまたはそれ以上の異なるデータ・レー
トでデータを処理することができるＩＣのテストに関す
る。
【０００２】
【従来の技術、及び、発明が解決しようとする課題】図
１は、３つの異なる処理速度、すなわち、１００メガビ
ット／秒（Ｍｂｐｓ）、２００Ｍｂｐｓ、４００Ｍｂｐ
ｓでデータを処理することができる集積回路１００のブ
ロック図を示している。図１のディジタル論理回路１０
２に対する３値の入力データ、すなわち、１、０、およ
びＺ（高インピーダンス状態）は、差動信号によって表
され、その中で、その差動信号はコモンドモード電圧、
すなわち、Ｔｐｂｉａｓと呼ばれる電圧を中心として小
振幅の差動電圧（たとえば、約２００ｍＶ）として送信
される。たとえば、差動ペアＡおよびＡ*の場合、その
論理レベルは以下のように決定することができる。 （ＶＡ−ＶＡ*）＞１６０ｍＶの場合、信号＝「１」 （ＶＡ−ＶＡ*）＜−１６８ｍＶの場合、信号＝「０」 ｜（ＶＡ−ＶＡ*）｜＜１６８ｍＶの場合、信号＝
「Ｚ」 ここで、ＶＡおよびＶＡ*は差動信号ＡおよびＡ*の電圧
レベルをそれぞれ表している。たとえば、小振幅の差動
電圧が同相モード電圧Ｔｐｂｉａｓ＝１．９Ｖを中心と
している場合、理想的には以下のようになる。 信号＝「１」；ＶＡ＝２．０ＶおよびＶＡ*＝１．８Ｖ 信号＝「０」；ＶＡ＝１．８ＶおよびＶＡ*＝２．０Ｖ 信号＝「Ｚ」；ＶＡ＝１．９ＶおよびＶＡ*＝１．９Ｖ
１は、３つの異なる処理速度、すなわち、１００メガビ
ット／秒（Ｍｂｐｓ）、２００Ｍｂｐｓ、４００Ｍｂｐ
ｓでデータを処理することができる集積回路１００のブ
ロック図を示している。図１のディジタル論理回路１０
２に対する３値の入力データ、すなわち、１、０、およ
びＺ（高インピーダンス状態）は、差動信号によって表
され、その中で、その差動信号はコモンドモード電圧、
すなわち、Ｔｐｂｉａｓと呼ばれる電圧を中心として小
振幅の差動電圧（たとえば、約２００ｍＶ）として送信
される。たとえば、差動ペアＡおよびＡ*の場合、その
論理レベルは以下のように決定することができる。 （ＶＡ−ＶＡ*）＞１６０ｍＶの場合、信号＝「１」 （ＶＡ−ＶＡ*）＜−１６８ｍＶの場合、信号＝「０」 ｜（ＶＡ−ＶＡ*）｜＜１６８ｍＶの場合、信号＝
「Ｚ」 ここで、ＶＡおよびＶＡ*は差動信号ＡおよびＡ*の電圧
レベルをそれぞれ表している。たとえば、小振幅の差動
電圧が同相モード電圧Ｔｐｂｉａｓ＝１．９Ｖを中心と
している場合、理想的には以下のようになる。 信号＝「１」；ＶＡ＝２．０ＶおよびＶＡ*＝１．８Ｖ 信号＝「０」；ＶＡ＝１．８ＶおよびＶＡ*＝２．０Ｖ 信号＝「Ｚ」；ＶＡ＝１．９ＶおよびＶＡ*＝１．９Ｖ
【０００３】図１のＩＣ １００はデータの各バースト
に対するデータ・レートがそのデータ・バーストに先行
しているデータ・プレフィクスの同相モード電圧によっ
てシグナルされるように設計される。データ・プレフィ
クスの同相モード電圧は異なる各データ・レートに対し
て異なっている。たとえば、データ・プレフィクスの同
相モード電圧は、１００Ｍｂｐｓのデータ・レートの場
合は１．９Ｖ、２００Ｍｂｐｓのデータ・レートの場合
は１．７Ｖ、そして４００Ｍｂｐｓのデータ・レートの
場合は１．４Ｖとすることができる。２００ｍＶの電圧
振幅での差動シグナリングの場合、１００Ｍｂｐｓのデ
ータ・レートに対するデータ・プレフィクスの差動信号
の電圧レベルは１．８Ｖ、１．９Ｖ、および２．０Ｖと
なる。同様に、２００Ｍｂｐｓのデータ・プレフィクス
の差動信号はその電圧レベルが１．６Ｖ、１．７Ｖおよ
び１．８Ｖであり、４００Ｍｂｐｓのデータ・プレフィ
クスの差動信号はその電圧レベルが１．３Ｖ、１．４
Ｖ、および１．５Ｖとなる。同相モード電圧は入って来
るデータ・バーストのデータ・レートを知らせるために
データ・プレフィクスの中で変えられるが、同相モード
電圧はデータ・バーストそのものにおける差動信号に対
するそのノーマルのレベルＴｐｂｉａｓ（たとえば、
１．９Ｖ）へ戻される。
に対するデータ・レートがそのデータ・バーストに先行
しているデータ・プレフィクスの同相モード電圧によっ
てシグナルされるように設計される。データ・プレフィ
クスの同相モード電圧は異なる各データ・レートに対し
て異なっている。たとえば、データ・プレフィクスの同
相モード電圧は、１００Ｍｂｐｓのデータ・レートの場
合は１．９Ｖ、２００Ｍｂｐｓのデータ・レートの場合
は１．７Ｖ、そして４００Ｍｂｐｓのデータ・レートの
場合は１．４Ｖとすることができる。２００ｍＶの電圧
振幅での差動シグナリングの場合、１００Ｍｂｐｓのデ
ータ・レートに対するデータ・プレフィクスの差動信号
の電圧レベルは１．８Ｖ、１．９Ｖ、および２．０Ｖと
なる。同様に、２００Ｍｂｐｓのデータ・プレフィクス
の差動信号はその電圧レベルが１．６Ｖ、１．７Ｖおよ
び１．８Ｖであり、４００Ｍｂｐｓのデータ・プレフィ
クスの差動信号はその電圧レベルが１．３Ｖ、１．４
Ｖ、および１．５Ｖとなる。同相モード電圧は入って来
るデータ・バーストのデータ・レートを知らせるために
データ・プレフィクスの中で変えられるが、同相モード
電圧はデータ・バーストそのものにおける差動信号に対
するそのノーマルのレベルＴｐｂｉａｓ（たとえば、
１．９Ｖ）へ戻される。
【０００４】ＩＣ １００のコンパレータ１０４は、デ
ータ・プレフィクスの差動信号の平均電圧レベルＶｃｍ
を基準電圧Ｖｒｅｆ＿２００に対して比較し、Ｖｃｍが
Ｖｒｅｆ＿２００より大きいか、あるいは小さいかどう
かを示すバイナリの出力信号（すなわち、コンパレータ
のコード・ビットＢ０）を発生する。同様に、ＩＣ１０
０のコンパレータ１０６は、平均の電圧レベルＶｃｍを
基準電圧Ｖｒｅｆ＿４００に対して比較し、ＶｃｍがＶ
ｒｅｆ＿４００より大きいか、あるいは小さいかどうか
を示すバイナリの出力信号（すなわち、コンパレータの
コード・ビットＢ１）を発生する
ータ・プレフィクスの差動信号の平均電圧レベルＶｃｍ
を基準電圧Ｖｒｅｆ＿２００に対して比較し、Ｖｃｍが
Ｖｒｅｆ＿２００より大きいか、あるいは小さいかどう
かを示すバイナリの出力信号（すなわち、コンパレータ
のコード・ビットＢ０）を発生する。同様に、ＩＣ１０
０のコンパレータ１０６は、平均の電圧レベルＶｃｍを
基準電圧Ｖｒｅｆ＿４００に対して比較し、ＶｃｍがＶ
ｒｅｆ＿４００より大きいか、あるいは小さいかどうか
を示すバイナリの出力信号（すなわち、コンパレータの
コード・ビットＢ１）を発生する
【０００５】Ｖｒｅｆ＿２００およびＶｒｅｆ＿４００
に対して適切な値を選択することによって、アナログの
コンパレータ１０４および１０６を使ってディジタル論
理回路１０２に対する２ビットのレート・コードを発生
することができる。レート・コードはデータ・レートを
示すために使われる値のディジタル・コードである。デ
ィジタル論理回路１０２に対する２ビットのレート・コ
ードはＶｃｍを発生するために使われたデータ・プレフ
ィクスの差動信号が１００Ｍｂｐｓ、２００Ｍｂｐｓ、
または４００Ｍｂｐｓのデータ・レートのバーストの前
にあるかどうかを示し、ディジタル論理回路１０２がそ
の処理速度をそれに従って調整できるようにする。たと
えば、表Ｉは、Ｖｒｅｆ＿２００＝１．８ＶおよびＶｒ
ｅｆ＿４００＝１．５５Ｖの時の、異なるデータ・レー
トに対するコンパレータ１０４および１０６によって発
生される２ビットのレート・コードの値を示している。
２以外の他のビット数のレート・コードを含んでいる他
のレート・コードも可能である。
に対して適切な値を選択することによって、アナログの
コンパレータ１０４および１０６を使ってディジタル論
理回路１０２に対する２ビットのレート・コードを発生
することができる。レート・コードはデータ・レートを
示すために使われる値のディジタル・コードである。デ
ィジタル論理回路１０２に対する２ビットのレート・コ
ードはＶｃｍを発生するために使われたデータ・プレフ
ィクスの差動信号が１００Ｍｂｐｓ、２００Ｍｂｐｓ、
または４００Ｍｂｐｓのデータ・レートのバーストの前
にあるかどうかを示し、ディジタル論理回路１０２がそ
の処理速度をそれに従って調整できるようにする。たと
えば、表Ｉは、Ｖｒｅｆ＿２００＝１．８ＶおよびＶｒ
ｅｆ＿４００＝１．５５Ｖの時の、異なるデータ・レー
トに対するコンパレータ１０４および１０６によって発
生される２ビットのレート・コードの値を示している。
２以外の他のビット数のレート・コードを含んでいる他
のレート・コードも可能である。
【０００６】表Ｉに示されているように、データ・プレ
フィクスの差動信号が１００Ｍｂｐｓのデータ・レート
に対するものである時、同相モード電圧Ｖｃｍは約１．
９Ｖとなり、それはＶｒｅｆ＿２００（＝１．８Ｖ）お
よびＶｒｅｆ＿４００（＝１．５５Ｖ）の両方よりも大
きい。したがって、コンパレータ１０４および１０６は
両方とも０を出力する。他方、データ・プレフィクスの
差動信号が２００Ｍｂｐｓのデータ・レートに対するも
のである時、その同相モード電圧Ｖｃｍは約１．７Ｖと
なり、それはＶｒｅｆ＿４００より大きいが、Ｖｒｅｆ
＿２００より小さい。この場合、コンパレータ１０４は
１を出力し、コンパレータ１０６は０を出力する。ま
た、データ・プレフィクスの差動信号が４００Ｍｂｐｓ
に対するものである時、その同相モード電圧Ｖｃｍは約
１．５５Ｖとなり、それはＶｒｅｆ＿２００およびＶｒ
ｅｆ＿４００のどれよりも小さい。この場合、コンパレ
ータ１０４および１０６は両方とも１を出力する。
フィクスの差動信号が１００Ｍｂｐｓのデータ・レート
に対するものである時、同相モード電圧Ｖｃｍは約１．
９Ｖとなり、それはＶｒｅｆ＿２００（＝１．８Ｖ）お
よびＶｒｅｆ＿４００（＝１．５５Ｖ）の両方よりも大
きい。したがって、コンパレータ１０４および１０６は
両方とも０を出力する。他方、データ・プレフィクスの
差動信号が２００Ｍｂｐｓのデータ・レートに対するも
のである時、その同相モード電圧Ｖｃｍは約１．７Ｖと
なり、それはＶｒｅｆ＿４００より大きいが、Ｖｒｅｆ
＿２００より小さい。この場合、コンパレータ１０４は
１を出力し、コンパレータ１０６は０を出力する。ま
た、データ・プレフィクスの差動信号が４００Ｍｂｐｓ
に対するものである時、その同相モード電圧Ｖｃｍは約
１．５５Ｖとなり、それはＶｒｅｆ＿２００およびＶｒ
ｅｆ＿４００のどれよりも小さい。この場合、コンパレ
ータ１０４および１０６は両方とも１を出力する。
【０００６】
【表１】
【０００７】製造環境においては、自動テスト装置（Ａ
ＴＥ）のテスタ・チャネルを使って図１のＩＣ １００
のピアの挙動をエミュレートすることができる。ＩＣ
１００の完全な故障診断テストを行うために、データ・
レートおよび処理速度がＡＴＥテストの間に変えられな
ければならない。コンピュータのプロセッサ１００によ
ってサポートされる３つのデータ・レートをすべてテス
トするために、自動テスト装置はそれらの異なるデータ
・レートに関係付けられている異なる電圧のすべての信
号を発生するために十分なテスタ・チャネルを備えてい
なければならなくなる。たとえば、以前に説明された３
つの特定のデータ・レートの場合、テスト装置は８個の
異なる電圧レベル、すなわち、１．３Ｖ、１．４Ｖ、
１．５Ｖ、１．６Ｖ、１．７Ｖ、１．８Ｖ、１．９Ｖ、
および２．０Ｖをサポートしなければならず、そのうち
の１．８Ｖのレベルが１００Ｍｂｐｓおよび２００Ｍｂ
ｐｓのデータ・レートの両方に対して使われる。各デー
タ・レートが別のデータ・レートと２つの電圧レベルを
共有する最高効率の場合でも、自動テスト装置が３つの
異なるデータ・レートに対してサポートしなければなら
ない異なる電圧レベルの最小数は５である。
ＴＥ）のテスタ・チャネルを使って図１のＩＣ １００
のピアの挙動をエミュレートすることができる。ＩＣ
１００の完全な故障診断テストを行うために、データ・
レートおよび処理速度がＡＴＥテストの間に変えられな
ければならない。コンピュータのプロセッサ１００によ
ってサポートされる３つのデータ・レートをすべてテス
トするために、自動テスト装置はそれらの異なるデータ
・レートに関係付けられている異なる電圧のすべての信
号を発生するために十分なテスタ・チャネルを備えてい
なければならなくなる。たとえば、以前に説明された３
つの特定のデータ・レートの場合、テスト装置は８個の
異なる電圧レベル、すなわち、１．３Ｖ、１．４Ｖ、
１．５Ｖ、１．６Ｖ、１．７Ｖ、１．８Ｖ、１．９Ｖ、
および２．０Ｖをサポートしなければならず、そのうち
の１．８Ｖのレベルが１００Ｍｂｐｓおよび２００Ｍｂ
ｐｓのデータ・レートの両方に対して使われる。各デー
タ・レートが別のデータ・レートと２つの電圧レベルを
共有する最高効率の場合でも、自動テスト装置が３つの
異なるデータ・レートに対してサポートしなければなら
ない異なる電圧レベルの最小数は５である。
【０００８】追加のテスタ・チャネルを有する自動テス
ト装置を作ることは高価で困難になる可能性がある。追
加の各チャネルは固定の終端条件のために別の問題を生
じる。追加のチャネルはインピーダンスのミスマッチお
よび反射を生じ、そしてバス上に適切なレベルを生成す
るために複雑なベクトルを発生する必要がある。
ト装置を作ることは高価で困難になる可能性がある。追
加の各チャネルは固定の終端条件のために別の問題を生
じる。追加のチャネルはインピーダンスのミスマッチお
よび反射を生じ、そしてバス上に適切なレベルを生成す
るために複雑なベクトルを発生する必要がある。
【０００９】
【課題を解決するための手段】本発明は、自動テスト装
置を使って、異なるデータおよび処理レートをサポート
する集積回路を効率的にテストするための方式に向けら
れている。１つの実施形態においては、本発明は、
（ａ）２つまたはそれ以上の異なる処理速度においてデ
ータを処理するように適合されていて、２つまたはそれ
以上の異なるデータ・レートで差動入力データを受信す
るように構成され、各データ・レートに対して、その差
動入力データは異なる同相モード電圧におけるデータ・
プレフィクスを有しているディジタル論理回路と；
（ｂ）データ・プレフィクスの同相モード電圧レベルを
少なくとも１つの基準電圧に対して比較し、差動入力デ
ータのデータ・レートを決定し、その差動入力データの
データ・レートを識別しているコンパレータ・コード値
を提供するように構成されている少なくとも１つのコン
パレータと；（ｃ）コンパレータとディジタル論理回路
との間に構成され、バイパス・コード値を受信し、その
コンパレータ・コード値を選択的にバイバスできるよう
にし、そしてそのバイパス・コード値をディジタル論理
回路に対して提供するように構成されているコンパレー
タ・バイパス回路とを含んでいる集積回路である。
置を使って、異なるデータおよび処理レートをサポート
する集積回路を効率的にテストするための方式に向けら
れている。１つの実施形態においては、本発明は、
（ａ）２つまたはそれ以上の異なる処理速度においてデ
ータを処理するように適合されていて、２つまたはそれ
以上の異なるデータ・レートで差動入力データを受信す
るように構成され、各データ・レートに対して、その差
動入力データは異なる同相モード電圧におけるデータ・
プレフィクスを有しているディジタル論理回路と；
（ｂ）データ・プレフィクスの同相モード電圧レベルを
少なくとも１つの基準電圧に対して比較し、差動入力デ
ータのデータ・レートを決定し、その差動入力データの
データ・レートを識別しているコンパレータ・コード値
を提供するように構成されている少なくとも１つのコン
パレータと；（ｃ）コンパレータとディジタル論理回路
との間に構成され、バイパス・コード値を受信し、その
コンパレータ・コード値を選択的にバイバスできるよう
にし、そしてそのバイパス・コード値をディジタル論理
回路に対して提供するように構成されているコンパレー
タ・バイパス回路とを含んでいる集積回路である。
【００１０】
【発明の実施の形態】図２は、本発明の一実施形態によ
る集積回路２００によるブロック図を示している。図１
のＩＣ １００と同様に、ＩＣ ２００は３つの異なる
処理速度、すなわち、１００メガビット／秒（Ｍｂｐ
ｓ）、２００Ｍｂｐｓ、および４００Ｍｂｐｓでデータ
を処理することができる。ＩＣ ２００は、図１のＩＣ
１００のディジタル論理回路１０２およびコンパレー
タ１０４および１０６に類似の動作をするディジタル論
理回路２０２およびコンパレータ２０４および２０６を
備えている。しかし、その他に、ＩＣ ２００はディジ
タル論理回路２０２とコンパレータ２０４および２０６
との間にそれぞれ構成されている２つのマルチプレクサ
（ｍｕｘ ２０８およびｍｕｘ ２１０）を備えてい
る。入力としてその対応しているコンパレータからのコ
ンパレータ・コード・ビット（Ｂ０またはＢ１）を受け
取る他に、各ｍｕｘは、第２の入力としてバイパス・コ
ード・ビット（Ｃ０またはＣ１）も受け取る。バイパス
制御信号２１２は、コンパレータのコード・ビットまた
はバイパス・コード・ビットが各ｍｕｘからの出力（Ｄ
０またはＤ１）となるかどうかを制御する。コンパレー
タのコード・ビットＢ０およびＢ１ではなく、バイパス
・コード・ビットＣ０およびＣ１を選択するようにバイ
パス制御信号２１２を設定することによって、コンパレ
ータ２０４および２０６の処理を実効的にバイパスする
ことができる。
る集積回路２００によるブロック図を示している。図１
のＩＣ １００と同様に、ＩＣ ２００は３つの異なる
処理速度、すなわち、１００メガビット／秒（Ｍｂｐ
ｓ）、２００Ｍｂｐｓ、および４００Ｍｂｐｓでデータ
を処理することができる。ＩＣ ２００は、図１のＩＣ
１００のディジタル論理回路１０２およびコンパレー
タ１０４および１０６に類似の動作をするディジタル論
理回路２０２およびコンパレータ２０４および２０６を
備えている。しかし、その他に、ＩＣ ２００はディジ
タル論理回路２０２とコンパレータ２０４および２０６
との間にそれぞれ構成されている２つのマルチプレクサ
（ｍｕｘ ２０８およびｍｕｘ ２１０）を備えてい
る。入力としてその対応しているコンパレータからのコ
ンパレータ・コード・ビット（Ｂ０またはＢ１）を受け
取る他に、各ｍｕｘは、第２の入力としてバイパス・コ
ード・ビット（Ｃ０またはＣ１）も受け取る。バイパス
制御信号２１２は、コンパレータのコード・ビットまた
はバイパス・コード・ビットが各ｍｕｘからの出力（Ｄ
０またはＤ１）となるかどうかを制御する。コンパレー
タのコード・ビットＢ０およびＢ１ではなく、バイパス
・コード・ビットＣ０およびＣ１を選択するようにバイ
パス制御信号２１２を設定することによって、コンパレ
ータ２０４および２０６の処理を実効的にバイパスする
ことができる。
【００１１】ＩＣ ２００のｍｕｘ ２０８および２１
０は、ディジタル論理回路２０２のすべての処理速度を
テストするための効率的なメカニズムを提供する。たと
えば、製造環境におけるテスト時に、バイパス制御信号
２１２はｍｕｘ ２０８および２１０がバイパスのコー
ド・ビットをディジタル論理回路２０２に対して渡すよ
うにすることによって、コンパレータの動作をバイパス
するように設定する（たとえば、１に設定する）ことが
できる。バイパス・コード・ビットに対する値は所望の
データ・レート（たとえば、表Ｉに示されているように
１００Ｍｂｐｓに対しては（００）、２００Ｍｂｐｓに
対しては（０１）、そして４００Ｍｂｐｓに対しては
（１１））に対応するように選択される。バイパスのコ
ード・ビットは、ディジタル論理回路が適切な処理速度
に対してそれ自身を構成するための時間を与えられるよ
うに、差動データが加えられる前にディジタル論理回路
２０２に対して入力されることが好ましい。
０は、ディジタル論理回路２０２のすべての処理速度を
テストするための効率的なメカニズムを提供する。たと
えば、製造環境におけるテスト時に、バイパス制御信号
２１２はｍｕｘ ２０８および２１０がバイパスのコー
ド・ビットをディジタル論理回路２０２に対して渡すよ
うにすることによって、コンパレータの動作をバイパス
するように設定する（たとえば、１に設定する）ことが
できる。バイパス・コード・ビットに対する値は所望の
データ・レート（たとえば、表Ｉに示されているように
１００Ｍｂｐｓに対しては（００）、２００Ｍｂｐｓに
対しては（０１）、そして４００Ｍｂｐｓに対しては
（１１））に対応するように選択される。バイパスのコ
ード・ビットは、ディジタル論理回路が適切な処理速度
に対してそれ自身を構成するための時間を与えられるよ
うに、差動データが加えられる前にディジタル論理回路
２０２に対して入力されることが好ましい。
【００１２】本発明においては、追加のテスタ・チャネ
ルを備えた自動テスト装置を作る必要なしに、すべての
異なるデータ・レートおよび処理速度においてディジタ
ル論理回路をテストすることができる。これによって、
既存の３チャネルの自動テスト装置が２つまたはそれ以
上の異なるデータ・レートをサポートする、図２のＩＣ
２００のようなＩＣのテストをサポートすることがで
きる。
ルを備えた自動テスト装置を作る必要なしに、すべての
異なるデータ・レートおよび処理速度においてディジタ
ル論理回路をテストすることができる。これによって、
既存の３チャネルの自動テスト装置が２つまたはそれ以
上の異なるデータ・レートをサポートする、図２のＩＣ
２００のようなＩＣのテストをサポートすることがで
きる。
【００１３】実装によって異なるが、バイパス・コード
・ビットは内部的に、あるいは外部的にいずれかで生成
することができ、そしてコンパレータの出力をエミュレ
ートするために使うことができる。この方法で、ディジ
タル論理回路は自分がそのノーマルのコンパレータ・コ
ード・ビットを受け取っていると考える。さらに、ｍｕ
ｘからの出力を観察することによって、アナログのコン
パレータの故障かディジタル論理回路の故障かを区別す
ることができる。
・ビットは内部的に、あるいは外部的にいずれかで生成
することができ、そしてコンパレータの出力をエミュレ
ートするために使うことができる。この方法で、ディジ
タル論理回路は自分がそのノーマルのコンパレータ・コ
ード・ビットを受け取っていると考える。さらに、ｍｕ
ｘからの出力を観察することによって、アナログのコン
パレータの故障かディジタル論理回路の故障かを区別す
ることができる。
【００１４】テスト以外の処理のために、コンパレータ
からの出力をｍｕｘがディジタル論理回路へ渡すことが
できるようにバイパス制御信号がセット（たとえば、０
に）される。
からの出力をｍｕｘがディジタル論理回路へ渡すことが
できるようにバイパス制御信号がセット（たとえば、０
に）される。
【００１５】図２は各コンパレータごとに１つのワン・
ビットｍｕｘを示しているが、本発明は、２つの２ビッ
ト入力（２つのコンパレータからの２ビットのコンパレ
ータ・コードおよび２ビットのバイパス・コード）を受
け取り、１つの２ビット出力を発生する単独の２ビット
ｍｕｘを使って実装することもできる。さらに、他の実
施形態においては、ｍｕｘ以外の適切なコンポーネント
を使ってディジタル論理回路に対するコード・ビットの
流れを制御することができる。
ビットｍｕｘを示しているが、本発明は、２つの２ビッ
ト入力（２つのコンパレータからの２ビットのコンパレ
ータ・コードおよび２ビットのバイパス・コード）を受
け取り、１つの２ビット出力を発生する単独の２ビット
ｍｕｘを使って実装することもできる。さらに、他の実
施形態においては、ｍｕｘ以外の適切なコンポーネント
を使ってディジタル論理回路に対するコード・ビットの
流れを制御することができる。
【００１６】本発明は、３つの異なる処理速度および３
つのデータ・レート、すなわち、１００Ｍｂｐｓ、２０
０Ｍｂｐｓ、および４００Ｍｂｐｓをサポートする集積
回路の場合において記述されてきたが、本発明は異なる
数のデータ・レートに対するのと同様に、異なる同相モ
ード電圧／または異なる電圧振幅を有する異なるデータ
・レートに対しても実施できることを理解されたい。
つのデータ・レート、すなわち、１００Ｍｂｐｓ、２０
０Ｍｂｐｓ、および４００Ｍｂｐｓをサポートする集積
回路の場合において記述されてきたが、本発明は異なる
数のデータ・レートに対するのと同様に、異なる同相モ
ード電圧／または異なる電圧振幅を有する異なるデータ
・レートに対しても実施できることを理解されたい。
【００１７】本発明は、アナログまたはディジタル・コ
ンパレータのいずれかを備えている集積回路に対して実
施することができるが、本発明は、アナログのコンパレ
ータを備えているＩＣに対して実装される時に最も有利
である。
ンパレータのいずれかを備えている集積回路に対して実
施することができるが、本発明は、アナログのコンパレ
ータを備えているＩＣに対して実装される時に最も有利
である。
【００１８】当業者であれば、本発明の性質を説明する
ために、今まで説明し、図示してきた詳細な点、材料お
よび部品の配置を、以下の特許請求の範囲に記載した原
理および範囲から逸脱することなしに種々に変更できる
ことを理解されたい。
ために、今まで説明し、図示してきた詳細な点、材料お
よび部品の配置を、以下の特許請求の範囲に記載した原
理および範囲から逸脱することなしに種々に変更できる
ことを理解されたい。
【図１】３つの異なる処理速度においてデータを処理す
ることができる集積回路のブロック図を示す。
ることができる集積回路のブロック図を示す。
【図２】本発明の１つの実施形態による集積回路のブロ
ック図を示す。
ック図を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョセフ ディー．コイン アメリカ合衆国 19446 ペンシルヴァニ ア，ランズデレ，ウァーナー ロード 2263 (72)発明者 ブィジット ティー．パテル アメリカ合衆国 18031 ペンシルヴァニ ア，ブレインスグヴィレ，クロス クリー ク サークル 8009 (72)発明者 マイケル シンカロブスキー アメリカ合衆国 19422 ペンシルヴァニ ア，ブルー，ベル，コンコード コート 1720
Claims (5)
- 【請求項１】 集積回路であって、 （ａ）２つまたはそれ以上の異なる処理速度においてデ
ータを処理するように適合されていて、そして２つまた
はそれ以上の異なるデータ・レートで異なる入力データ
を受け取るように構成されていて、各データ・レートご
とに、差動入力データが、異なる同相モード電圧レベル
においてデータのプレフィクスを有しているディジタル
論理回路と、 （ｂ）前記データ・プレフィクスの前記同相モード電圧
レベルを少なくとも１つの基準電圧に対して比較して前
記差動入力データの前記データ・レートを求め、そして
前記ディジタル論理回路に対してコンパレータ・コード
値を提供するように構成されていて、前記コンパレータ
・コード値が前記異なる入力データの前記データ・レー
トを識別するようになっている、少なくとも１つのコン
パレータと、 （ｃ）前記コンパレータと前記ディジタル論理回路との
間に構成されていて、バイパス・コード値を受け取るよ
うに構成され、そして前記コンパレータ・コード値をバ
イパスすることが選択的に可能なようにされ、そして前
記バイパス・コード値を前記ディジタル論理回路に対し
て提供するように構成されているコンパレータ・バイパ
ス回路とを含む集積回路。 - 【請求項２】 請求項１に記載の発明において、前記コ
ンパレータ・バイパス・ハードウェアは、（１）前記バ
イパス・コード値と前記コンパレータ・コード値を入力
として受け取るように構成され、そして（２）バイパス
制御信号を受け取るように構成されているｍｕｘを含
み、前記バイパス・コード値または前記コンパレータ・
コード値のいずれが前記ｍｕｘから前記ディジタル論理
回路に対して出力されるかを決定するようになっている
発明。 - 【請求項３】 請求項２に記載の発明において、前記コ
ンパレータ・バイパス・ハードウェアは各コンパレータ
ごとに１つのｍｕｘを含む発明。 - 【請求項４】 請求項２に記載の発明において、前記コ
ンパレータ・バイパス・ハードウェアがすべてのコンパ
レータに対して１つのｍｕｘを含む発明。 - 【請求項５】 請求項１に記載の発明において、各処理
速度が前記データ・レートの１つに等価である発明。
Applications Claiming Priority (2)
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|---|---|---|---|
| US09/128041 | 1998-08-03 | ||
| US09/128,041 US6094735A (en) | 1998-08-03 | 1998-08-03 | Speed-signaling testing for integrated circuits |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000111622A true JP2000111622A (ja) | 2000-04-21 |
Family
ID=22433318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11219395A Pending JP2000111622A (ja) | 1998-08-03 | 1999-08-03 | 集積回路のための速度シグナリング・テスト |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6094735A (ja) |
| JP (1) | JP2000111622A (ja) |
| TW (1) | TW436636B (ja) |
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|---|---|---|---|---|
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| CN100351803C (zh) * | 2005-06-29 | 2007-11-28 | 威盛电子股份有限公司 | 参考电路及信号调整电路 |
| EP1997288A1 (en) * | 2006-03-09 | 2008-12-03 | Nxp B.V. | Method and system for adjusting interconnect voltage levels in low power high-speed differential interfaces |
| CN100464193C (zh) * | 2006-10-13 | 2009-02-25 | 北京中星微电子有限公司 | 芯片测试系统和芯片测试方法 |
| KR101605747B1 (ko) * | 2009-06-11 | 2016-03-23 | 삼성전자주식회사 | 물리적으로 공유된 데이터 패스를 구비하는 반도체 메모리 장치 및 이에 대한 테스트 장치 |
| TWI657247B (zh) * | 2018-04-11 | 2019-04-21 | 晶豪科技股份有限公司 | 測試裝置及摺疊探針卡測試系統 |
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|---|---|---|---|---|
| JPS60178738A (ja) * | 1984-02-24 | 1985-09-12 | Nec Corp | 高速バ−スト信号監視装置 |
| US4792951A (en) * | 1986-09-11 | 1988-12-20 | Grumman Aerospace Corporation | Apparatus and method of stimulating an equipment |
| US5049814A (en) * | 1989-12-27 | 1991-09-17 | Lsi Logic Corporation | Testing of integrated circuits using clock bursts |
| JP3591657B2 (ja) * | 1993-10-13 | 2004-11-24 | 株式会社アドバンテスト | 半導体ｉｃ試験装置 |
| GB9614489D0 (en) * | 1996-07-10 | 1996-09-04 | Plessey Telecomm | Telecommunication networks |
-
1998
- 1998-08-03 US US09/128,041 patent/US6094735A/en not_active Expired - Lifetime
-
1999
- 1999-07-26 TW TW088112631A patent/TW436636B/zh not_active IP Right Cessation
- 1999-08-03 JP JP11219395A patent/JP2000111622A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US6094735A (en) | 2000-07-25 |
| TW436636B (en) | 2001-05-28 |
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