JP3090099B2 - Ｄ／ａ変換装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、抵抗列型のＤ／Ａ
変換装置に関し、特に、抵抗列の基準抵抗値を下げるこ
となく“デジタル−アナログ変換速度”を向上させ得る
抵抗列型のＤ／Ａ変換装置に関する。

【０００２】

【従来の技術】従来、抵抗列型のＤ／Ａ変換装置は、消
費電力が小さく、Ｄ／Ａ変換装置の重要な電気的特性で
ある“微分直線性誤差”も小さいことと、半導体プロセ
スで容易にモノリシック化が可能であるという利点があ
り、特に、音声用の高分解の低速度Ｄ／Ａ変換装置に利
用されていた。

【０００３】この最も典型的な回路を「４ビットのＤ／
Ａ変換装置」で実現した場合について、図６(第１の従
来例を示すＤ／Ａ変換装置の回路図)に基づいて説明す
る。なお、この説明にあたって、後記“本発明の実施形
態”の項で引用する図２(デコーダ回路のブロック図)お
よび図３(図２に示したデコーダ回路の入出力信号の真
理値表)をも参照する。

【０００４】従来の回路構成は、図６に示すように、 ・１５個の単位抵抗：Ｒ(1)〜Ｒ(15)と、アナログ出力
端子に出力されるフルスケールレベル，ゼロスケールレ
ベルを調整するためのオフセット調整抵抗：Ｒ(OA)，Ｒ
(OB)，Ｒ(16A)〜Ｒ(16C)とを、それぞれ直列接続して得
られる「抵抗群１」と、 ・下位スイッチ回路：ＳＷ＿ＬＡ0〜3，ＳＷ＿ＬＢ0〜
3，ＳＷ＿ＬＣ0〜3，ＳＷ＿ＬＤ0〜3と、上位スイッチ
回路：ＳＷ＿ＨＡ〜ＨＤとよりなる「スイッチ回路群
９」と、 ・このスイッチ回路群９に制御回路信号を送るデコーダ
回路(図２参照)と、により構成されている。

【０００５】このＤ／Ａ変換装置の動作は、図２に示す
デジタルデ−タ入力端子(デジタル信号入力端子)：Ｄ0
〜Ｄ3にあるデジタル信号を入力したとき、図３の真理
値表に従ったデコード信号を出力するデコーダ回路８に
より、アナログ出力端子：ＶＯＵＴと単位抵抗：Ｒ(1)
〜Ｒ(15)のある１接点間のみを導通とし、抵抗群１の抵
抗分圧されたアナログ電位がアナログ出力端子に現れる
ようにしている(→図６参照)。

【０００６】なお、図６のスイッチ回路群９を構成する
「下位スイッチ回路：ＳＷ＿ＬＡ0〜3，ＳＷ＿ＬＢ0〜
3，ＳＷ＿ＬＣ0〜3，ＳＷ＿ＬＤ0〜3」と「上位スイッ
チ回路：ＳＷ＿ＨＡ〜ＨＤ」の動作については、図２の
デコーダ回路８のデコーダ出力に接続されている「制御
信号：ＬＡ〜ＬＤ，ＨＡ〜ＨＤ」が、デジタル信号レベ
ルで“１”のとき導通、“０”のとき非導通となること
と定義する。

【０００７】ところで、上記図６に示した従来のＤ／Ａ
変換装置(第１の従来例)は、通常、音声に代表される低
速な分野のＤ／Ａ変換装置として利用されていた。しか
し、最近では、画像用途のＤ／Ａ変換装置が微分直線性
誤差を最も重要な特性としていて、かつ、低抵抗が標準
の半導体製造工程で容易に製造できるようになったこと
から、画像用途のＤ／Ａ変換装置としても、この方式を
利用するようになってきた。

【０００８】そして、画像用のＤ／Ａ変換装置として利
用するために、前記図６に示したＤ／Ａ変換装置の欠点
を改良し、高速動作に適したＤ／Ａ変換装置も提案され
ている。これを図８(第２の従来例を示すＤ／Ａ変換装
置の回路図)に基づいて説明する。なお、この技術は、
「A 10-b 50-MHz CMOS D/A Convertre with 75-Ω Buff
er」(IEEE JOURNAL OF SOLID-STATE CIRCUITS，VOL25，
No.6，DECEMBER，1990)に示されている。

【０００９】図８に示すＤ／Ａ変換装置(第２の従来例)
の回路構成は、前掲の図６に示したＤ／Ａ変換装置(第
１の従来例)の抵抗群１の他に、さらに、抵抗分割数を
少なくし、かつ、抵抗値の低い「第２の単位抵抗：Ｒ1
(A)〜Ｒ1(F)」を直列接続して構成する“第２の抵抗群
２”を追加している。そして、この第２の抵抗群２を構
成する「第２の単位抵抗：Ｒ1(A)〜Ｒ1(F)」の各接続点
の各電位と同一となる前記抵抗群１の各接続点の間を短
絡して、Ｄ／Ａ変換装置を形成している。

【００１０】図８に示すＤ／Ａ変換装置(第２の従来例)
では、第１の抵抗群１に更に第２の抵抗群２が加わった
ことによって、抵抗群１，抵抗群２の全体の合成抵抗を
下げている。このため、アナログ出力端子：ＶＯＵＴと
抵抗群１，抵抗群２との間の電気経路について、この経
路に加わる寄生抵抗と、寄生容量なども加えた電気経路
の時定数が、同様に小さく抑えることができる。

【００１１】ところで、デジタル−アナログ変換速度を
表す指標としての「最大振幅アナログ値静定時間(以下
“セトリング時間”と言う)」は、前記電気経路の時定
数の値に依存するため、この時定数が小さくなるなら
ば、同様に、セトリング時間も短くなり、結果として、
図８に示すＤ／Ａ変換装置(第２の従来例)では、高速動
作が実現できるようになる。

【００１２】さらに、前記図８に示したＤ／Ａ変換装置
(第２の従来例)の欠点を解決する手段として、特開昭63
−253727号公報に記載の方法が提案されている。これを
図９(第３の従来例を示すＤ／Ａ変換装置の回路図)に基
づいて説明する。

【００１３】図９に示すＤ／Ａ変換装置(第３の従来例)
では、前記第２の従来例とその構成の違いは、前記図８
に示した抵抗群１と第２の抵抗群２の接続点間を接続す
る部分と、第２の抵抗群２の接地端子：ＧＮＤの部分
と、第２の抵抗群２の電源端子：ＶＤＤの部分に、「第
２のスイッチ回路：ＳＷ2＿0〜ＳＷ2＿6」を介するよう
にし、この第２のスイッチ回路の制御信号入力を、新た
に加えた「パルス発生回路７」から供給するようにして
いる。

【００１４】図９に示すＤ／Ａ変換装置(第３の従来例)
の動作は、図２の「デジタルデ−タ入力端子：Ｄ0〜Ｄ
3」へ入力されるデジタル信号が変化するとき(特に、ク
ロック入力端子：ＣＬＫのクロック信号が変化するとき
など)に、ある一定時間、第２のスイッチ回路：ＳＷ2＿
0〜ＳＷ2＿6が導通し、短時間ではあるが、第２の抵抗
群２からもアナログ出力端子：ＶＯＵＴ側へバイアス電
位の供給が出来るようにしている。

【００１５】

【発明が解決しようとする課題】ところで、前記図６に
示した従来の典型的な抵抗列型のＤ／Ａ変換装置(第１
の従来例)では、通常、抵抗値の高い単位抵抗：Ｒ(0A)
〜Ｒ(16C)を使用していた。この場合、デジタル入力端
子数が増加するほど、抵抗群１の両端間の直列は高くな
ってしまう。そして、抵抗値が高くなったことによっ
て、抵抗群１の抵抗列やスイッチ回路群９に寄生する容
量の相互作用による時定数が増加し、その結果として、
アナログ出力端子のセットリング時間が増加してしまう
という欠点が生じていた。

【００１６】上記欠点を解消するために、最も単純な対
策として、抵抗群１の単位抵抗の値を小さくするという
手段が考えられる。しかし、この手段では、消費電流が
大きくなってしまうという問題が生じ、さらに、デジタ
ルデ−タ入力端子：Ｄ0〜Ｄ3(図２参照)の数がより多く
なるほど、必要な単位抵抗の数が増加することになる。
そして、抵抗群１の両端の直列抵抗を、デジタル入力の
ビット数に関係なく、同じ状態に保つためには、抵抗群
１の“単位抵抗の抵抗値”は、デジタル入力のビット数
が多くなるほど低くする必要があった。

【００１７】例えば、この抵抗列型の10ビットのＤ／Ａ
変換装置においては、抵抗群１を形成する単位抵抗は、
1023個以上必要であり、10ビットのＤ／Ａ変換装置を画
像分野に利用する場合には、さらに単位抵抗を１Ω程度
ぐらいにまで小さくしなければならない。しかしなが
ら、１Ω程度の単位抵抗について、これをシリコン半導
体基板に構成する場合、抵抗を構成する材質以外に、抵
抗素子間を接続する金属配線抵抗や抵抗材質に接触する
金属配線の接触抵抗も考慮しなければならず、設計上の
抵抗群１の直列抵抗の抵抗値と、実際に半導体基板上に
形成した抵抗群１の直列抵抗の値が、大きく違うなど、
Ｄ／Ａ変換装置の抵抗群１の設計が複雑になる問題があ
った。

【００１８】上記した単位抵抗を小さくせずに、高速の
Ｄ／Ａ変換装置を実現する方法として、前掲の図８に示
す第２の従来例のように、低い抵抗部分を別に設ける方
法も提案されているが、画像分野で使用する場合、第１
の抵抗群１と第２の抵抗群２の合成抵抗は、同様に低い
値が必要となってしまい、高速なＤ／Ａ変換装置での
“消費電流の増加”と言う問題は、解決できなかった。

【００１９】さらに、前記図６の最も典型的な従来の回
路(第１の従来例)では、Ｄ／Ａ変換装置のデジタル−ア
ナログ変換特性の重要な特性の１つである“微分直線性
誤差”は、抵抗群１の相対精度が決定していたことに対
し、この図８に示した第２の従来例の回路では、新たに
“第２の抵抗群２”が加わったため、抵抗群１を構成す
る「抵抗：Ｒ(0A)〜Ｒ(16C)」と、第２の抵抗群２を構
成する「抵抗：Ｒ1(A)〜Ｒ1(F)」との相対精度の影響も
考慮する必要性が生じた。この結果、図８のＤ／Ａ変換
装置(第２の従来例)では、微分直線性誤差が劣化するな
どの問題も与えていた。

【００２０】そこで、図９に示すＤ／Ａ変換装置(第３
の従来例)のように、抵抗値の低い単位抵抗を使用する
第２の抵抗群２について、アナログ出力が過渡的に変化
するときのみ、図８の第２の従来例の回路となるように
動作し、高速化をはかりつつアナログ出力が変化しない
定常状態では、第２の抵抗に流れる電流経路を遮断し、
見掛け上、図６の典型的なＤ／Ａ変換装置(第１の従来
例)と等価とする手段を採用した。この改善により、図
９に示すＤ／Ａ変換装置(第３の従来例)では、消費電流
を少なくし、かつ、微分直線性誤差の向上もはかってい
た。

【００２１】しかし、この図９に示す図９に示すＤ／Ａ
変換装置(第３の従来例)の上記手段を採用しても、第２
のスイッチ回路：ＳＷ2＿0〜ＳＷ2＿6が導通のときと、
非導通のときでは、抵抗群１，第２の抵抗群２で消費さ
れるアナログ系の消費電流値に大きな差が生じてしまう
という欠点があった。このアナログ系の消費電流変動
は、アナログ出力端子：ＶＯＵＴに出力されるアナログ
電圧へノイズとして影響を与えるため、通常は、アナロ
グ系の消費電流の過渡的な変動は、小さいか、または、
理想的にはゼロであることが望ましいとされている。

【００２２】本発明は、前述の問題点に鑑みなされたも
のであって、その目的(技術課題)は、消費電流を小さく
して、なおかつ、抵抗群を構成する単位抵抗の抵抗値を
小さくせずに、高速のセトリング時間を得る抵抗列型Ｄ
／Ａ変換装置を提供することにある。

【００２３】

【課題を解決するための手段】前記目的を達成するた
め、本発明に係るＤ／Ａ変換装置は、 (１)、Ｎビットのデジタル信号を入力し、デコード信号
を出力するデコーダ回路と、 (２)、２つのバイアス端子間に単位抵抗を複数直列に接
続した抵抗群と、 (３)、該単位抵抗の互いの接続点それぞれに、前記デコ
ード信号の出力を制御信号入力とし、一端を接続し、残
りの一端をアナログ出力端子間に接続するスイッチ回路
群と、 (４)、前記アナログ出力端子と低インピーダンスバイア
ス端子間を充電する複数の充電回路と、 (５)、前記アナログ出力端子と前記低インピーダンスバ
イアス端子とは別の低インピーダンスバイアス端子間を
放電する複数の放電回路と、(６)、前記スイッチ回路群の切り替えタイミングに同期
してパルス信号を発生するパルス発生回路と 、を具備
し、アナログ出力電圧は複数の電圧範囲から成り、前記
複数の充電回路および放電回路は、前記デコーダ回路の
デコード出力信号のうちの電圧範囲を決める信号と前記
パルス信号を制御信号入力として動作し、前記パルス信
号が出力されている期間に、前記デコード出力信号が定
義する電圧を含む電圧範囲内に設定された電位までアナ
ログ出力端子を充放電することを特徴とする（請求項
１）。

【００２４】また、本発明に係るＤ／Ａ変換装置におい
て、 ・前記「充電回路」について、この充電回路に接続する
低インピーダンスバイアス源は、アナログ出力端子に出
力されるフルスケールレベル以上、または、ゼロスケー
ルレベル以下、の電圧レベルが供給されること、を特徴
とし、 ・前記「スイッチ回路群」は、前記デコード回路のデコ
ード信号によって、前記抵抗群の中のある単位抵抗の１
接続点とアナログ出力端子間の一経路のみ導通させるこ
と、を特徴とする。

【００２５】さらに、前記充電回路および放電回路は、
前記デジタル信号入力の遷移により、アナログ出力端子
に流れる充放電電流の大きさも過渡的に可変させること
を特徴とする。

【００２６】さらにまた、前記充・放電回路それぞれ
は、スイッチ回路と充・放電電流の大きさを、アナログ
出力端子に現れる電位によって、変動させることを目的
とするトランジスタと、デコーダ回路の出力とパルス発
生回路の２入力を使用して、複数備えた充・放電回路の
うちの１つのみを動作させるように、ある一つのスイッ
チ回路へ制御信号を出力する論理回路で構成することを
特徴としている。

【００２７】この充放電回路のトランジスタのゲート電
極は、バイアス入力端子として、この充放電回路外から
電圧を与えるようにしたことも特徴とする。前記バイア
ス入力端子へは、バイアス電圧補正回路を介して、バイ
アス電圧が供給される場合も特徴とする。

【００２８】

【発明の実施の形態】以下、本発明の実施形態につい
て、図面を参照して詳細に説明する。

【００２９】（第１の実施形態）第１の実施形態とし
て、４ビットの抵抗列型Ｄ／Ａ変換装置を例に挙げ、図
１(本発明の第１の実施形態を示すＤ／Ａ変換装置の回
路図)，図２(図１に接続するＤ／Ａ変換装置内のデコー
ダ回路のブロック図)，図３(図２に示すデコーダ回路の
入出力信号の真理値表)に基づいて説明する。なお、こ
の第１の実施形態では、低インピーダンスバイアス端子
と抵抗群の両端は、共に電源端子：ＶＤＤ，接地端子：
ＧＮＤに接続して構成することとした。

【００３０】図１に示す第１の実施形態における回路構
成要素は、 ・前記従来例と同様に、電源端子：ＶＤＤと接地端子：
ＧＮＤとの間に接続する抵抗群１と、 ・この抵抗群１を構成する単位抵抗：Ｒ(0)〜Ｒ(15)の
各接続点と、アナログ出力端子：ＶＯＵＴ間を図２のデ
コーダ回路８の出力：ＨＡ〜ＨＤ，ＬＡ〜ＬＤを制御信
号として接続するスイッチ回路群９と、 ・アナログ出力端子：ＶＯＵＴに蓄積された電荷を接地
端子：ＧＮＤへ強制的に放電させるための２つの放電回
路５，６と、 ・同様に、アナログ出力端子：ＶＯＵＴへ電源端子：Ｖ
ＤＤから電荷を強制的充電させるための２つの充電回路
３，４と、 ・前記充電・放電回路３，４，５，６の動作時間を制御
するパルス発生回路７とより構成されている。

【００３１】さらに、これらの概略ブロックの内部の構
成について、図１に基づいて説明する。まず、抵抗群１
については、同一の抵抗値を持つ１５個の「単位抵抗：
Ｒ(0)〜Ｒ(15)」と、Ｄ／Ａ変換装置のアナログ出力の
電圧振幅とオフセットを決定する「オフセット調整抵
抗：Ｒ(0A)，Ｒ(0B)，Ｒ(16A)，Ｒ(16B)，Ｒ(16C)」と
を、それぞれ、直列に接続し構成している。そして、こ
の抵抗群１で直列に接続した「単位抵抗：Ｒ(0)〜Ｒ(1
5)」の両端を含む１６点の接続点のある電位を、スイッ
チ回路群９を介して、アナログ出力端子：ＶＯＵＴへ出
力させるようにしている。

【００３２】次に、前記抵抗群１に片方を接続するスイ
ッチ回路群９について、その構成を説明する。スイッチ
回路群９は、前記デコーダ回路８の「デジタル入力端
子：Ｄ0〜Ｄ3」(図２参照)に入力されるデジタルデ−タ
信号により、抵抗群１を構成する「単位抵抗：Ｒ(0)〜
Ｒ(15)」の接続点のうち、対応した一接続点のみとアナ
ログ出力端子：ＶＯＵＴ間を導通させる機能を持ってい
る。

【００３３】前記スイッチ回路群９は、20個のスイッチ
回路：ＳＷ＿ＬＡ0〜ＳＷ＿ＬＡ3，ＳＷ＿ＬＢ0〜ＳＷ
＿ＬＢ3，ＳＷ＿ＬＣ0〜ＳＷ＿ＬＣ3，ＳＷ＿ＬＤ0〜Ｓ
Ｗ＿ＬＤ3，ＳＷ＿ＨＡ〜 ＳＷ＿ＨＤで構成されてい
る。

【００３４】これらのスイッチ回路：ＳＷ＿ＬＡ0〜Ｓ
Ｗ＿ＬＡ3，ＳＷ＿ＬＢ0〜ＳＷ＿ＬＢ3，ＳＷ＿ＬＣ0〜
ＳＷ＿ＬＣ3，ＳＷ＿ＬＤ0〜ＳＷ＿ＬＤ3，ＳＷ＿ＨＡ
〜ＳＷ＿ＨＤは、 ・図２に示すデコーダ回路８のデジタル入力端子：Ｄ0
〜Ｄ3の内の下位２ビットのデジタル入力端子：Ｄ0，Ｄ
1のデジタル信号によって、デコーダ回路８の４ビット
の下位デコーダ出力：ＬＡ〜ＬＤを介して制御される下
位スイッチ回路：ＳＷ＿ＬＡ0〜ＳＷ＿ＬＡ3，ＳＷ＿Ｌ
Ｂ0〜ＳＷ＿ＬＢ3，ＳＷ＿ＬＣ0〜ＳＷ＿ＬＣ3，ＳＷ＿
ＬＤ0〜ＳＷ＿ＬＤ3と、 ・同様に、前記デコーダ回路８の上位２ビットのデジタ
ル入力端子：Ｄ2，Ｄ3のデジタル信号によって、デコー
ダ回路８の４ビットの上位デコーダ出力：ＨＡ〜ＨＤを
介して制御される上位スイッチ回路：ＳＷ＿ＨＡ〜ＳＷ
＿ＨＤと、に区別されている。

【００３５】前記下位スイッチ回路：ＳＷ＿ＬＡ0〜Ｓ
Ｗ＿ＬＡ3，ＳＷ＿ＬＢ0〜ＳＷ＿ＬＢ3，ＳＷ＿ＬＣ0〜
ＳＷ＿ＬＣ3，ＳＷ＿ＬＤ0〜ＳＷ＿ＬＤ3は、さらに、
４個の下位スイッチ回路：ＳＷ＿ＬＡ0〜ＳＷ＿ＬＡ3の
一端をひとまとまりとして、１つの上位スイッチ回路：
ＳＷ＿ＨＡの一端に接続している。同様に、下位スイッ
チ回路：ＳＷ＿ＬＢ0〜ＳＷ＿ＬＢ3は上位スイッチ回
路：ＳＷ＿ＨＢに、下位スイッチ回路：ＳＷ＿ＬＣ0〜
ＳＷ＿ＬＣ3は上位スイッチ回路：ＳＷ＿ＨＣに、下位
スイッチ回路：ＳＷ＿ＬＤ0〜ＳＷ＿ＬＤ3は上位スイッ
チ回路：ＳＷ＿ＨＤに、それぞれ接続している。

【００３６】下位スイッチ回路：ＳＷ＿ＬＡ0〜ＳＷ＿
ＬＡ3，ＳＷ＿ＬＢ0〜ＳＷ＿ＬＢ3，ＳＷ＿ＬＣ0〜ＳＷ
＿ＬＣ3，ＳＷ＿ＬＤ0〜ＳＷ＿ＬＤ3のそれぞれの残り
一端は、抵抗群１の単位抵抗：Ｒ(1)〜Ｒ(15)の接続点
に接続している。

【００３７】抵抗群１と下位スイッチ回路：ＳＷ＿ＬＡ
0〜ＳＷ＿ＬＡ3，ＳＷ＿ＬＢ0〜ＳＷ＿ＬＢ3，ＳＷ＿Ｌ
Ｃ0〜ＳＷ＿ＬＣ3，ＳＷ＿ＬＤ0〜ＳＷ＿ＬＤ3の接続の
詳細は、単位抵抗：Ｒ(1)の下端から順番に、下位スイ
ッチ回路：ＳＷ＿ＬＡ0が、単位抵抗：Ｒ(1)とＲ(2)の
接続点にＳＷ＿ＬＡ１が、単位抵抗：Ｒ(2)とＲ(3)の接
続点にＳＷ＿ＬＡ2が、単位抵抗：Ｒ(3)とＲ(4)の接続
点にＳＷ＿ＬＡ3が、それぞれ接続している。同様に、
単位抵抗：Ｒ(4)，Ｒ(5)，Ｒ(6)，Ｒ(7)，Ｒ(8)間の接
続点はＳＷ＿ＬＢ0〜ＳＷ＿ＬＢ3に、単位抵抗：Ｒ
(8)，Ｒ(9)，Ｒ(10)，Ｒ(11)，Ｒ(12)間の接続点はＳＷ
＿ＬＣ0〜ＳＷ＿ＬＣ3に、単位抵抗：Ｒ(12)，Ｒ(13)，
Ｒ(14)，Ｒ(15)，Ｒ(16A)間の接続点はＳＷ＿ＬＤ0〜
ＳＷ＿ＬＤ3に、それぞれ接続している。

【００３８】一方、上位スイッチ回路：ＳＷ＿ＨＡ〜Ｓ
Ｗ＿ＨＤの残りの一端は、すべてアナログ出力端子：Ｖ
ＯＵＴに接続している。

【００３９】さらに、これらスイッチ回路：ＳＷ＿ＬＡ
0〜ＳＷ＿ＬＡ3，ＳＷ＿ＬＢ0〜ＳＷ＿ＬＢ3，ＳＷ＿Ｌ
Ｃ0〜ＳＷ＿ＬＣ3，ＳＷ＿ＬＤ0〜ＳＷ＿ＬＤ3，ＳＷ＿
ＨＡ〜ＳＷ＿ＨＤの制御信号入力と前記図２のデコーダ
回路８の間の接続については、上位スイッチ回路：ＳＷ
＿ＨＡ〜ＳＷ＿ＨＤは、それぞれ、図２の上位デコーダ
出力：ＨＡ〜ＨＤに接続している。

【００４０】下位スイッチ回路については、４個ごとに
下位スイッチ回路：ＳＷ＿ＬＡ0，ＳＷ＿Ｌ Ｂ0，ＳＷ
＿ＬＣ0，ＳＷ＿ＬＤ0をすべて同一のデコーダ回路８の
下位デコーダ出力：ＬＡに接続している。同様に、下位
スイッチ回路：ＳＷ＿ＬＡ1，ＳＷ＿ＬＢ1，ＳＷ＿ＬＣ
1，ＳＷ＿ＬＤ1は、すべて同一のデコーダ回路８の下位
デコーダ出力：ＬＢに、下位スイッチ回路：ＳＷ＿ＬＡ
2，ＳＷ＿ＬＢ2，ＳＷ＿ＬＣ2，ＳＷ＿ＬＤ2は、すべて
同一のデコーダ回路８の下位デコーダ出力：ＬＣに、残
り４個の下位スイッチ回路：ＳＷ＿ＬＡ3，ＳＷ＿ＬＢ
3，ＳＷ＿ＬＣ3，ＳＷ＿ＬＤ3は、すべて同一のデコー
ダ回路８の下位デコーダ出力：ＬＣに、それぞれ接続し
ている。

【００４１】前記デコーダ回路８の内部構成について
は、図３の真理値表にしたがった入出力関係を満足する
ように構成されることとする。スイッチ回路群９を構成
するこれらスイッチ回路：ＳＷ＿ＬＡ0〜ＳＷ＿ＬＡ3，
ＳＷ＿ＬＢ0〜ＳＷ＿ＬＢ3，ＳＷ＿ＬＣ0〜ＳＷ＿ＬＣ
3，ＳＷ＿ＬＤ0〜ＳＷ＿ＬＤ3，ＳＷ＿ＨＡ〜ＳＷ＿Ｈ
Ｄの動作については、すべて、制御信号の入力信号レベ
ルが“１”のとき導通、逆に“０”の時非導通となるよ
うに動作することと定義する。

【００４２】図１の充電回路３，４については、それぞ
れ、アナログ出力端子：ＶＯＵＴと低インピーダンスバ
イアス端子である電源端子：ＶＤＤ間に電流値を制御す
るNchＭＯＳトランジスタ：ＭＮ1，ＭＮ2と導電経路の
導通、非導通を制御する“第３のスイッチ回路：ＳＷ3
＿Ｄ，ＳＷ3＿Ｃ”を、互いに一組として直列に接続し
て構成している。この接続の詳細は、NchＭＯＳトラン
ジスタ：ＭＮ1，ＭＮ2のドレイン電極を電源端子：ＶＤ
Ｄ側へ、第３のスイッチ回路：ＳＷ3＿Ｄ，ＳＷ3＿Ｃを
アナログ出力端子：ＶＯＵＴ側へ接続し、残りのNchＭ
ＯＳトランジスタ：ＭＮ1，ＭＮ2のソース電極と第３の
スイッチ回路：ＳＷ3＿Ｄ，ＳＷ3＿Ｃの残り一端を接続
させることによって、電源端子：ＶＤＤとアナログ出力
端子：ＶＯＵＴ間に充電経路を形成している。

【００４３】充電経路の導通、非導通の制御は、第３の
スイッチ回路：ＳＷ3＿Ｄ，ＳＷ3＿Ｃへ入力される制御
信号のレベルで決定される。この第３のスイッチ回路：
ＳＷ3＿Ｄ，ＳＷ3＿Ｃの制御信号は、パルス発生回路７
の出力とそれぞれ、前記図２のデコーダ回路８の上位デ
コーダ出力信号ＨＤ，ＨＣの２信号を入力とするＡＮＤ
回路：ＡＮＤ＿Ｄ，ＡＮＤ＿Ｃの出力によって制御され
る。つまり、充電回路３，４は、それぞれ、デコーダ回
路８の上位デコーダ出力信号ＨＤ，ＨＣが信号レベル
“１”となり、かつ、パルス発生回路７の出力も“１”
となったときに、電源端子：ＶＤＤから電荷を充電する
動作を行うことができる様になっている。図３の真理値
表で、デジタル入力端子：Ｄ0〜Ｄ3に入力される信号に
対して、この充電回路３，４が動作可能となる範囲は、
図３左側の１０進数で示すと、充電回路３は１２〜１
５，充電回路４では、８〜１１の場合となる。

【００４４】NchＭＯＳトランジスタ：ＭＮ1，ＭＮ2の
ゲート電極の接続先については、前記図１の抵抗群１の
ある一接続点の電位が与えられている。これらのゲート
電極に与えられる電位の関係は、NchＭＯＳトランジス
タ：ＭＮ1，ＭＮ2のしきい値の絶対値を、それぞれ、Ｖ
T[ＭＮ1]，ＶT[ＭＮ2]とすると、NchＭＯＳトランジス
タＭＮ1のゲート電極電位について、前記抵抗群１の単
位抵抗：Ｒ(12)，Ｒ(13)の２つの単位抵抗接続点の電位
にＶT[ＭＮ1]を加えた電位におおよそなるようにしてい
る。

【００４５】本第１の実施形態では、NchＭＯＳトラン
ジスタＭＮ1のゲート電極の電位として、この関係を満
足させるように、単位抵抗：Ｒ(16C)，Ｒ(16B)の接続点
の電位を与えることにした。一方、NchＭＯＳトランジ
スタＭＮ2のゲート電極電位についても、前記抵抗群１
の単位抵抗：Ｒ(8)，Ｒ(9)の２つの単位抵抗接続点の電
位にＶT[ＭＮ2]を加えた電位におおよそなるように、抵
抗群１のある一接続点の電位を与えるようにした。第１
の実施形態では、NchＭＯＳトランジスタＭＮ2のゲート
電極の電位は、単位抵抗：Ｒ(16A)，Ｒ(16B)の接続点の
電位としている。

【００４６】図１の放電回路６，５については、同様
に、それぞれアナログ出力端子：ＶＯＵＴと低インピー
ダンスバイアス端子である接地端子：ＧＮＤ間に、電流
値を制御するPchＭＯＳトランジスタ：ＭＰ1，ＭＰ2と
導電経路の導通、非導通を制御する“第３のスイッチ回
路：ＳＷ3＿Ａ，ＳＷ3＿Ｂ”を、互いに一組として直列
に接続して構成している。接続の詳細は、PchＭＯＳト
ランジスタ：ＭＰ1，ＭＰ2のドレイン電極を電源端子：
Ｖ ＤＤ側へ、第３のスイッチ回路：ＳＷ3＿Ａ，ＳＷ3
＿Ｂをアナログ出力端子：ＶＯＵＴ側へ接続し、残りの
PchＭＯＳトランジスタ：ＭＰ1，ＭＰ2のソース電極と
第３のスイッチ回路：ＳＷ3＿Ａ，ＳＷ3＿Ｂの残り一端
を、それぞれ接続させることによって、接地端子：ＧＮ
Ｄとアナログ出力端子：ＶＯＵＴ間に放電経路を形成し
ている。

【００４７】放電経路の導通，非導通の制御は、第３の
スイッチ回路：ＳＷ3＿Ａ，ＳＷ3＿Ｂへ入力される制御
信号のレベルで決定される。この第３のスイッチ回路：
ＳＷ3＿Ａ，ＳＷ3＿Ｂの制御信号は、パルス発生回路７
の出力と、それぞれ、前記図２のデコーダ回路８の上位
デコーダ出力信号：ＨＡ，ＨＢの２信号を入力とするＡ
ＮＤ回路：ＡＮＤ＿Ａ，ＡＮＤ＿Ｂの出力によって制御
される。つまり、放電回路６，５は、それぞれ、デコー
ダ回路８の上位デコーダ出力：ＨＡ，ＨＢが信号レベル
“１”となり、かつ、パルス発生回路７の出力も“１”
となったときに、接地端子：ＧＮＤへ電荷を放電する動
作を行うことができる。

【００４８】図３の真理値表で、デジタル入力端子：Ｄ
0〜Ｄ3に入力される信号に対して、これら放電回路６，
５が動作可能となる範囲は、図３左側の１０進数で４ビ
ットのデジタル信号(Ｄ3，Ｄ2，Ｄ1，Ｄ0)で示すと、放
電回路６は０〜３，充電回路５では、４〜７の場合とな
る。

【００４９】PchＭＯＳトランジスタ：ＭＰ1，ＭＰ2の
ゲート電極の接続先については、前記図１の抵抗群１の
ある一接続点の電位が与えられている。これらゲート電
極に与えられる電位の関係は、PchＭＯＳトランジス
タ：ＭＰ1，ＭＰ2のしきい値の絶対値を、それぞれ、Ｖ
T[ＭＰ1]，ＶT[ＭＰ2]とすると、PchＭＯＳトランジス
タＭＰ1のゲート電極電位について、前記抵抗群１の単
位抵抗：Ｒ(2)，Ｒ(3)の単位抵抗接続点の電位から、Ｖ
T[ＭＰ1]を差し引いた電位におおよそなるようにしてい
る。

【００５０】第１の実施形態では、PchＭＯＳトランジ
スタＭＰ1のゲート電極の電位としてこの関係を満足さ
せるように、接地端子：ＧＮＤの電位を与えることにし
た。一方、PchＭＯＳトランジスタＭＰ2のゲート電極電
位についても、前記抵抗群１の単位抵抗：Ｒ(7)，Ｒ(8)
の２つの単位抵抗接続点の電位に、ＶT[ＭＰ2]を加えた
電位におおよそなるように、抵抗群１のある一接続点の
電位を与えるようにした。第１の実施形態では、PchＭ
ＯＳトランジスタＭＰ2のゲート電極電位は、単位抵
抗：Ｒ(0A)，Ｒ(0B)の接続点の電位としている。

【００５１】この図１に示される４ビットＤ／Ａ変換装
置の第１の実施形態について、回路の全体動作を説明す
る。全体の概略動作は、４ビットのデジタル入力を１６
階調のアナログ信号に変換し、アナログ出力端子：ＶＯ
ＵＴに相当するアナログ電圧させることである。

【００５２】このアナログ出力端子：ＶＯＵＴに出力さ
れるアナログ電圧は、抵抗群１のある一接続点電位であ
る。これは、デコーダ回路８に入力される４ビットのデ
ジタル信号の値によって異なっている。仮に、本第１の
実施形態の４ビットのＤ／Ａ変換装置のデジタル入力端
子：Ｄ0〜Ｄ3に入力されるデジタル信号として、Ｄ3を
最上位ビット(MSB)，Ｄ0を最小位ビット(LSB)とおい
て、(Ｄ3，Ｄ2，Ｄ1，Ｄ0)＝(1，0，0，1)，１０進数で
は、９を与えた場合の動作を例にして、以下に説明す
る。

【００５３】このとき、スイッチ回路群９内のスイッチ
回路は、図３のデコーダ回路８の真理値表にしたがい、
上位デコーダ出力：ＨＡ〜ＨＤが「(ＨＤ，ＨＣ，Ｈ
Ｂ，ＨＡ)＝(0，1，0，0)」、下位デコーダ出力：ＬＡ
〜ＬＤが「(ＬＤ，ＬＣ，ＬＢ，ＬＡ)＝(0，0，1，0)」
となることにより、上位スイッチ回路：ＳＷ＿ＨＡ〜Ｓ
Ｗ＿ＨＤは、ＳＷ＿ＨＣのみが導通となり、下位スイッ
チ回路：ＳＷ＿ＬＡ0〜ＳＷ＿ＬＡ3，ＳＷ＿ＬＢ0〜Ｓ
Ｗ＿ＬＢ3，ＳＷ＿ＬＣ0〜ＳＷ＿ＬＣ3，ＳＷ＿ＬＤ0〜
ＳＷ＿ＬＤ3については、ＳＷ＿ＬＡ1とＳＷ＿ＬＢ1，
ＳＷ＿ＬＣ1，ＳＷ＿ＬＤ1の４個の下位スイッチ回路が
導通となる。

【００５４】導通となっている上位スイッチ回路：ＳＷ
＿ＨＣに接続される下位スイッチ回路は、ＳＷ＿ＬＣ1
の１つのみであるため、アナログ出力端子：ＶＯＵＴへ
は、下位スイッチ回路：ＳＷ＿ＬＣ1が接続されている
単位抵抗：Ｒ(9)，Ｒ(10)の接続点の電位が現れること
になる。

【００５５】下位スイッチ回路：ＳＷ＿ＬＡ0〜ＳＷ＿
ＬＡ3，ＳＷ＿ＬＢ0〜ＳＷ＿ＬＢ3，ＳＷ＿ＬＣ0〜ＳＷ
＿ＬＣ3，ＳＷ＿ＬＤ0〜ＳＷ＿ＬＤ3は、同時に４個が
導通となるが、それぞれ下位スイッチ回路が接続する上
位スイッチ回路：ＳＷ＿ＨＡ〜ＳＷ＿ＨＤが別であるた
め、２つ以上の抵抗群１の接続点電位がアナログ出力端
子：ＶＯＵＴと導通することはない。

【００５６】したがって、図３の「真理値表」の右欄に
示すような関係で、アナログ出力端子：ＶＯＵＴにアナ
ログ電位を得ることができる。この図３の右欄に示され
る変数は、以下に示す定義に従ったこととする。抵抗群
１に定常的に流れる電流値を“Ｉ”とする。そして、こ
の電流値“Ｉ”は、以下の抵抗値と、電源端子：ＶＤＤ
の電位を“ＶＤＤ”とする定義に従って次の式(１)で示
される。

【００５７】 式(１) ……… Ｉ＝ＶＤＤ／(ＲZ＋ＲF＋15ｒ) ・単位抵抗：Ｒ(1)〜Ｒ(15)の抵抗値を“ｒ”とする。 ・オフセット抵抗：Ｒ(OA)，Ｒ(OB)の抵抗値の総和を
“ＲZ”とする。 ・オフセット抵抗：Ｒ(16A)，Ｒ(16B)，Ｒ(16C)の抵抗
値の総和を“ＲF”とする。

【００５８】ここで、デジタル−アナログ変換の動作速
度を向上させるために追加した「充電回路３，４、およ
び、放電回路５，６」の動作について説明する。まず、
パルス回路７から出力される信号の動作について定義す
る。通常、図１に示すスイッチ回路群９のスイッチ回路
の切り替える瞬間は、アナログ出力端子：ＶＯＵＴに過
渡的に異常な電位が出ることを抑えるため、同時に行わ
れることが望ましいとされている。

【００５９】このため、外部クロック入力端子：ＣＬＫ
に同期用のクロック信号を入力して、このクロック信号
を使い、スイッチ回路群９の導通経路切り替えを瞬時に
行っていた。これは、Ｄ／Ａ変換装置に多用される既知
の方法である。第１の実施形態におけるパルス発生回路
７は、このクロック信号を使用し、前記スイッチ回路群
９のスイッチ回路が切り替わる瞬間にクロック信号の周
期より短いパルスを発生させて、これを充電回路３，４
と放電回路５，６へ入力されるようにしている。

【００６０】充電回路３の過渡的な動作について、仮
に、デジタル入力端子：Ｄ0〜Ｄ3のデジタル信号が
「(Ｄ3，Ｄ2，Ｄ1，Ｄ0)＝(0，0，1，0)」から「(Ｄ3，
Ｄ2，Ｄ1，Ｄ0)＝(1，1，1，1)」に変化した場合につい
て、以下に説明する。デジタル信号が「(Ｄ3，Ｄ2，Ｄ
1，Ｄ0)＝(0，0，1，0)」のときは、図３より下位スイ
ッチ回路：ＳＷ＿ＬＡ2、上位スイッチ回路：ＳＷ＿Ｈ
Ａが導通するため、アナログ出力端子：ＶＯＵＴには、
単位抵抗：Ｒ(2)とＲ(3)間の接続点の電位が出力され
る。この電位は、図３の「真理値表」の右欄より、 ・ＶＯＵＴ＝(ＲZ＋2ｒ)×1 となっている。

【００６１】この後で、デジタル信号が「(Ｄ3，Ｄ2，
Ｄ1，Ｄ0)＝(1，1，1，1)」に変わると、クロック入力
端子：ＣＬＫのクロック信号の立ち上がりに同期して、
パルス発生回路７よりパルス信号が出力され、同時に、
デコーダ回路８のデコーダ出力も「(ＨＤ，ＤＣ，Ｈ
Ｂ，ＨＡ，ＬＤ，ＬＣ，ＬＢ，ＬＡ)＝(0，0，0，1，
0，0，1，0)」から「1，0，0，0，1，0，0，0)」に変化
する。このため、充電回路３の第３のスイッチ回路：Ｓ
Ｗ3＿Ｄは、パルス発生回路７からの出力信号が“１”
である間導通状態となる。第３のスイッチ回路：ＳＷ3
＿Ｄが導通となった直後のアナログ出力端子：ＶＯＵＴ
の電位は、過渡的に、電荷の充電がアナログ出力端子：
ＶＯＵＴへ開始されたばかりなので、変化する前の電位
“ＶＯＵＴ”は、 ・ＶＯＵＴ＝(ＲZ＋2ｒ)×1 に近い値となっている。

【００６２】通常、アナログ出力端子：ＶＯＵＴに加わ
る負荷容量よりも小さい寄生容量を持つNchＭＯＳトラ
ンジスタＭＮ1のソース電極電位については、第３のス
イッチ回路：ＳＷ3＿Ｄが導通となるため、充電電荷量
の多いアナログ出力端子：ＶＯＵＴの電位に引きずら
れ、 ・ＶＯＵＴ＝(ＲZ＋2ｒ)×1 に近い値に下がってしまう。

【００６３】NchＭＯＳトランジスタＭＮ1のソース電極
電位が下がったことにより、NchＭＯＳトランジスタＭ
Ｎ1のゲート電極とソース電極の電位差が、しきい値：
ＶT[ＭＮ1]以上となり、ＭＮ1も導通する。従って、ア
ナログ出力端子：ＶＯＵＴへの過渡的な充電経路は、従
来は、抵抗群１とスイッチ回路群９のみを介した経路を
使っていたものが、第１の実施形態により、新たに、充
電回路３を使った充電経路が加わるため、高速な立ち上
がり時間を得ることができる。

【００６４】また、この充電回路３は、NchＭＯＳトラ
ンジスタＭＮ1のソース電極の電位が上昇してくると、
ゲート，ソース間の電位差が小さくなり、電流を減少さ
せる作用も持っている。この理由は、ＭＮ1が飽和領域
で動作するため、飽和領域で動作するドレイン電流を示
す次の式(２)となり、ゲート電極とソース電極間の電位
差が小さくなると、トランジスタに流れる電流が小さく
なることは明かである。

【００６５】次の式(２)で示す変数については、ＭＮ1
のゲート，ソース電極の電位差を“ＶＧＳ[ＭＮ1]”と
し、ドレイン，ソース電極に流れる電流を“１ＤＳ[Ｍ
Ｎ1]”とし、“Ａ”をトランジスタのサイズと半導体製
造工程で決まる定数とする。 式(２) ……… １ＤＳ[ＭＮ1]＝Ａ×(ＶＧＳ[ＭＮ1]−ＶT[ＭＮ1])

【００６６】従って、NchＭＯＳトランジスタＭＮ1は、
ＶＧＳ[ＭＮ1]が大きくなるほど、大きな充電電流を多
く流し、アナログ出力端子：ＶＯＵＴのアナログ値の遷
移時間を短縮させる方向に作用させている。逆に、アナ
ログ出力端子：ＶＯＵＴの電位が上昇し、ＶＧＳ[ＭＮ
1]が小さくなると、上記式(２)に従って電流を絞り込
み、そして、ＶＧＳ[ＭＮ1]がＭＮ1のしきい値：ＶT[Ｍ
Ｎ1]以下となる電圧、本第１の実施形態では、単位抵
抗：Ｒ(12)とＲ(13)の接続点の電位を越えると、ＭＮ1
は非導通となる。

【００６７】このNchＭＯＳトランジスタＭＮ1の充電電
流値の調整動作によって、充電超過によるアナログ出力
端子：ＶＯＵＴに現れるオーバーシュートなどの充電回
路の副作用を防ぐことができる。

【００６８】この充電回路３の一連の動作を通じて、ア
ナログ出力端子：ＶＯＵＴの電位は、最終的なデジタル
入力「(Ｄ3，Ｄ2，Ｄ1，Ｄ0)＝(1，1，1，1)」に相当す
る「ＶＯＵＴ＝(ＲZ＋15ｒ)×１」に近づく。同様に、
充電回路４については、第３のスイッチ回路：ＳＷ3＿
Ｃが導通となる間に、電源端子：ＶＤＤからの充電動作
が可能となる。さらに、充電回路４内の第３のスイッチ
回路：ＳＷ3＿Ｃが導通となる条件は、デコーダ回路８
の上位デコーダ出力ＨＣが“１”で、かつ、パルス発生
回路７の出力も“１”となるときで、図３のデジタル入
力端子：Ｄ0〜Ｄ3のデジタル信号について見ると、
「(Ｄ3，Ｄ2，Ｄ1，Ｄ0)＝(1，0，0，0)」から「(Ｄ3，
Ｄ2，Ｄ1，Ｄ0)＝(1，0，1，1)」の間が動作範囲とな
る。

【００６９】充電回路４の詳細な動作については、充電
回路３と同様である。ただし、NchＭＯＳトランジスタ
ＭＮ2は、ゲート電極の電位が前記NchＭＯＳトランジス
タＭＮ1と異なっているため、このＭＮ2が非導通となる
のは、ソース電極の電位が抵抗群１の単位抵抗：Ｒ(8)
とＲ(9)の接続点電位前後となり、充電回路３よりも低
い電圧で動作を止める特徴を持っている。

【００７０】放電回路６の動作については、第３のスイ
ッチ回路：ＳＷ3＿Ａが導通となる間に、接地端子：Ｇ
ＮＤへの放電動作が可能となる。この第３のスイッチ回
路：ＳＷ3＿Ａが導通となる条件は、デコーダ回路８の
上位デコーダ出力：ＨＡが“１”で、かつ、パルス発生
回路７の出力も“１”となるときで、図３のデジタル入
力端子：Ｄ0〜Ｄ3のデジタル信号の値では、「(Ｄ3，Ｄ
2，Ｄ1，Ｄ0)＝(0，0，0，0)」から「(Ｄ3，Ｄ2，Ｄ1，
Ｄ0)＝(0，0，1，1)」の間が動作範囲となる。

【００７１】充電回路６の動作を、仮に、デジタル入力
端子：Ｄ0〜Ｄ3のデジタル信号が「(Ｄ3，Ｄ2，Ｄ1，Ｄ
0)＝(1，1，1，1)」から「(Ｄ3，Ｄ2，Ｄ1，Ｄ0)＝(0，
0，0，0)」に変化する場合を例にとって、以下に説明す
る。デジタル信号が「(Ｄ3，Ｄ2，Ｄ1，Ｄ0)＝(1，1，
1，1)」のときは、図３の真理値表より、下位スイッチ
回路：ＳＷ＿ＬＤ3，上位スイッチ回路：ＳＷ＿ＨＤが
導通となり、アナログ出力端子：ＶＯＵＴには、オフセ
ット抵抗：Ｒ(16A)と単位抵抗：Ｒ(15)間の接続点の電
位が出力されている。

【００７２】この電位は、図３の右欄より「ＶＯＵＴ＝
(ＲZ＋15ｒ)×1」となっている。その後で、デジタル信
号が「(Ｄ3，Ｄ2，Ｄ1，Ｄ0)＝(0，0，0，0)」に変わる
と、クロック信号の立ち上がりに同期して、パルス発生
回路７よりパルス信号が出力され、同時に、デコーダ回
路８のデコーダ出力も「(ＨＤ，ＤＣ，ＨＢ，ＨＡ，Ｌ
Ｄ，ＬＣ，ＬＢ，ＬＡ)＝(1，0，0，0，1，0，0，0)」
から「(0，0，0，1，0，0，0，1)」に変化する。このた
め、放電回路６の第３のスイッチ回路：ＳＷ3＿Ａは、
パルス発生回路７からの出力信号が“１”である間、導
通状態となる。

【００７３】第３のスイッチ回路：ＳＷ3＿Ａが導通と
なった直後のアナログ出力端子：ＶＯＵＴの電位は、過
渡的に、電荷の放電が開始されたばかりなので、変化す
る前の電位“ＶＯＵＴ”は、 ・ＶＯＵＴ＝(ＲZ＋15ｒ)×1 に近い値となっている。

【００７４】充電回路３，４の場合と同様の理由で、Pc
hＭＯＳトランジスタＭＰ1のソース電極電位も、第３の
スイッチ回路：ＳＷ3＿Ａが導通となるため、 ・ＶＯＵＴ＝(ＲZ＋15ｒ)×1 に近い値に上昇してしまう。PchＭＯＳトランジスタＭ
Ｐ1のソース電極電位が上昇したことにより、PchＭＯＳ
トランジスタＭＰ1のゲート電極とソース電極の電位差
が、しきい値：ＶT[ＭＰ1]以上を得て、ＭＰ1も導通す
る。このため、アナログ出力端子：ＶＯＵＴの放電経路
も、充電回路との場合と同様、に抵抗群１以外にもう１
つ加わることとなる。

【００７５】従って、高速な立ち上がり時間を得ること
ができる。また、この放電回路６は、PchＭＯＳトラン
ジスタＭＰ1のソース電極の電位が下降してくると、ゲ
ート，ソース間の電位差が小さくなり、電流を減少させ
る作用も持っている。

【００７６】この理由は、ＭＰ1が飽和領域で動作する
ため、飽和領域で動作するドレイン電流を示す次の式
(３)となるためである。なお、次の式(３)では、ＭＰ1
のゲート，ソース電極の電位差を“ＶＧＳ[ＭＰ1]”と
し、ドレイン，ソース電極に流れる電流を“１ＤS[ＭＰ
1]”とし、“Ａ”をトランジスタのサイ ズと半導体製
造工程で決まる定数とする。 式(３) ……… １ＤＳ[ＭＰ1]＝Ａ×(ＶＧＳ[ＭＰ1]−ＶT[ＭＰ1])

【００７７】従って、PchＭＯＳトランジスタＭＰ1は、
ＶＧＳ[ＭＰ1]が大きくなるほど、大きな充電電流を多
く流し、アナログ出力端子：ＶＯＵＴのアナログ値の遷
移時間を短縮させる方向に作用させている。逆に、アナ
ログ出力端子：ＶＯＵＴの電位が下降し、ＶＧＳ[ＭＮ
1]が小さくなると、上記式(２)に従って電流を絞り込
み、そして、ＶＧＳ[ＭＰ1]がＭＰ1のしきい値：ＶT[Ｍ
Ｐ1]以下となる電圧、本第１の実施形態では、単位抵抗
Ｒ(4)とＲ(3)の接続点の電位を越えると、ＭＰ1は非導
通となる。

【００７８】このPchＭＯＳトランジスタＭＰ1の放電電
流値の調整動作によって、放電超過によるアナログ出力
端子：ＶＯＵＴに現れるアンダーシュート(アナログ電
圧の下がりすぎ)などの放電回路の副作用を防ぐことが
できる。この放電回路６の一連の動作を通じて、アナロ
グ出力端子：ＶＯＵＴの電位は、最終的なデジタル入力
「(Ｄ3，Ｄ2，Ｄ1，Ｄ0)＝(0，0，0，0)」に相当する
「ＶＯＵＴ＝ＲZ×1」に近づく。

【００７９】（第２の実施形態）次に、本発明の第２の
実施形態について、図５を参照して説明する。なお、図
５は、本発明の第２の実施形態を示すＤ／Ａ変換装置の
回路図である。第２の実施形態は、図５に示すように、
バイアス補正回路(バイアス電圧調整回路)：１０〜１３
を備えたＤ／Ａ変換装置である。この点を除き、他の構
成は、前記第１の実施形態と同じであるので、その説明
を省略する。以下、第２の実施形態について、前記第１
の実施形態と対比して説明する。

【００８０】前記した第１の実施形態の問題として、充
・放電電流を制御する目的として、PchＭＯＳトランジ
スタ：ＭＰ1，ＭＰ2、NchＭＯＳトランジスタ：ＭＮ1，
ＭＮ2を設けたこのＭＯＳトランジスタは、半導体基板
の製造上や温度変動で、しきい値バラツキが生じるとい
う欠点を同時に持っている。一方、このNch，PchＭＯＳ
トランジスタ：ＭＮ1，ＭＮ2，ＭＰ1，ＭＰ2のゲートに
与えられる電位は、前記第１の実施形態では、抵抗分圧
された値となっている。

【００８１】ところで、抵抗値は、製造上バラツキが生
じるが、抵抗群１より取り出されるある一接続点の電位
は、抵抗分圧されるため、抵抗同士の相対精度に依存す
る。相対精度は、製造上でかなり精度よく維持できるた
め、前記第１の実施形態のトランジスタ：ＭＮ1，ＭＮ
2，ＭＰ1，ＭＰ2のゲート電圧は、温度などに対して殆
ど変化しない。従って、前記第１の実施形態では、トラ
ンジスタ：ＭＮ1，ＭＮ2，ＭＰ1，ＭＰ2の温度変動や製
造上によるしきい値バラツキを相殺することができな
い。

【００８２】このため、前記第１の実施形態では、充・
放電回路：３〜６が動作することにより、所望のアナロ
グ電圧値よりもオーバーシュートやアンダーシュート
を、場合によっては生じさせる欠点がある。この問題を
解決するために、本第２の実施形態では、Nch，PchＭＯ
Ｓトランジスタ：ＭＮ1，ＭＮ2，ＭＰ1，ＭＰ2のゲート
電極への入力電圧について、バイアス補正回路(バイア
ス電圧調整回路)：１０〜１３をそれぞれ加えて、そこ
から直接電位を与えるように構成したものである。

【００８３】本第２の実施形態で使用する「バイアス補
正回路(バイアス電圧調整回路)：１０〜１３」は、充電
・放電回路：３〜６のNch，PchＭＯＳトランジスタ：Ｍ
Ｎ1，ＭＮ2，ＭＰ1，ＭＰ2で生じる製造上や温度変動に
よるしきい値バラツキを相殺する方向に、バイアス電圧
を変動させる回路である。

【００８４】

【実施例】前記した本発明の実施形態および前記従来例
の回路素子に対し、数値を代入したソフトウエアによる
検証を行った。ソフトウエアによる検証回路としては、
前掲の図１，図６，図９の各回路を使用し、半導体基板
上に製造することを想定して行った。

【００８５】前記図１に示した「本発明の第１の実施形
態の回路」と前記図６，図９に示した「第１の従来例の
回路，第３の従来例の回路」に共通する数値の代入は、
次のとおりとした。

【００８６】また、スイッチ回路：ＳＷ＿ＬＡ0〜ＳＷ
＿ＬＡ3，ＳＷ＿ＬＢ0〜ＳＷ＿ＬＢ3，ＳＷ＿ＬＣ0〜Ｓ
Ｗ＿ＬＣ3，ＳＷ＿ＬＤ0〜ＳＷ＿ＬＤ3，ＳＷ＿ＨＡ〜
ＳＷ＿ＨＤは、PchＭＯＳトランジスタとNchＭＯＳトラ
ンジスタを相互に抱き合せた相補型のトランスファゲー
トを使用した。このトランジスタのチャネル幅“Ｗ”
は、PchＭＯＳが22.5μｍ，NchＭＯＳが9μｍであるも
のを使った。なお、全ての検証において、全トランジス
タのチャネル長“Ｌ”は、同一のものを使用した。ま
た、アナログ出力端子：ＶＯＵＴの負荷容量“ＣＬ”と
して、「容量値＝10ｐＦ」のものを接地端子：ＧＮＤ間
へ与えた。

【００８７】第１の実施形態および第１，第３の従来例
のそれぞれの回路について、特有の素子の数値代入を以
下に説明する。

【００８８】図１に示す第１の実施形態においては、放
電回路５，６内のPchＭＯＳトランジスタＭＰ1，ＭＰ2
と、充電回路３，４内のNchＭＯＳトランジスタＭＮ1，
ＭＮ2は、いずれもそのチャネル幅を100μｍとした。第
３のスイッチ回路ＳＷ3＿Ａ〜ＳＷ3＿Ｄは、PchＭＯＳ
トランジスタとNchＭＯＳトランジスタとを、相互に抱
き合わせた「相補型のトランスファゲート」を使用し
た。このトランジスタのチャネル幅“Ｗ”は、Pch，Nch
ＭＯＳトランジスタ共に50μｍを使った。

【００８９】一方、図９に示す第３の従来例では、第２
のスイッチ回路ＳＷ2＿0〜ＳＷ2＿6を、PchＭＯＳトラ
ンジスタとNchＭＯＳトランジスタとを相互に抱き合わ
せた「相補型のトランスファゲート」を使った。このト
ランジスタのチャネル幅“Ｗ”は、Pch，NchＭＯＳトラ
ンジスタ共に100μｍを使った。第２の抵抗群２を構成
する第２の単位抵抗Ｒ1(A)〜Ｒ1(F)については、 ・Ｒ1(A)＝400Ω，Ｒ1(B)＝90Ω，Ｒ1(C)〜Ｒ1(E)＝120
Ω，Ｒ1(F)＝400Ω とした。

【００９０】デジタル信号の入力条件は、パルス発生回
路７より出力するパルス信号は、立ち上がり・立ち下が
り時間＝1ｎｓ，“１”レベルのパルス幅＝20ｎｓ，パ
ルス周期＝250ｎｓで、パルス振幅を0〜3.3Ｖとした。
デコーダ回路８へ入力するデジタル信号は、(Ｄ3，Ｄ
2，Ｄ1，Ｄ0)＝(0，0，0，0)と(1，1，1，1)の繰り返し
データを、データ周期＝25ｎｓで、立ち上がり・立ち下
がり時間＝1ｎｓ，振幅＝0〜3.3Ｖで、“０”，“１”
レベルの時間幅の比率(デューティ)50％を入力した。

【００９１】以上の条件によって得られたアナログ出力
端子：ＶＯＵＴのアナログ電圧波形と、そのときのアナ
ログ消費電流の過渡解析結果を、図１の第１の実施形態
に対しては図４(Ａ)，(Ｂ)に示し、また、図６の第１の
従来例に対して図７(Ａ)，(Ｂ)に、図９の第３の従来例
に対して図１０(Ａ)，(Ｂ)に、それぞれ示した。

【００９２】これら図４，図７，図１０の検証結果よ
り、図７(Ｂ)に示した第１の従来例では、消費電流が
“平均0.55ｍＡ”と最も少ないものの、図７(Ａ)のセト
リング時間については、最も長くなっている。また、図
１０に示したとおり、セトリング時間の高速化を計った
場合、消費電流は“平均1.03ｍＡ”と、２倍程度まで大
きくなっている。

【００９３】これに対して、本発明の第１の実施形態で
は、図４の結果より、セトリング時間では最も早く、消
費電流についても“平均0.57ｍＡ”と、図７(Ｂ)の第１
の従来例と比較して“４％程度”の小さな上昇にとどま
っている。以上の検証結果から、本発明に係るＤ／Ａ変
換装置では、消費電流の上昇は小さく抑えながら、高速
変換動作を実現できる効果を奏することが明白である。

【００９４】

【発明の効果】以上詳述したように、本発明に係るＤ／
Ａ変換装置は、 (１)、Ｎビットのデジタル信号を入力し、デコード信号
を出力するデコーダ回路と、 (２)、２つのバイアス端子間に単位抵抗を複数直列に接
続した抵抗群と、 (３)、該単位抵抗の互いの接続点それぞれに、前記デコ
ード信号の出力を制御信号入力とし、一端を接続し、残
りの一端をアナログ出力端子間に接続するスイッチ回路
群と、 (４)、前記アナログ出力端子と低インピーダンスバイア
ス端子間を充電する複数の充電回路と、 (５)、前記アナログ出力端子と前記低インピーダンスバ
イアス端子とは別の低インピーダンスバイアス端子間を
放電する複数の放電回路と、(６)、前記スイッチ回路群の切り替えタイミングに同期
してパルス信号を発生するパルス発生回路と 、を具備
し、アナログ出力電圧は複数の電圧範囲から成り、前記
複数の充電回路および放電回路は、前記デコーダ回路の
デコード出力信号のうちの電圧範囲を決める信号と前記
パルス信号を制御信号入力として動作し、前記パルス信
号が出力されている期間に、前記デコード出力信号が定
義する電圧を含む電圧範囲内に設定された電位までアナ
ログ出力端子を充放電するようにしたので、これによ
り、消費電流の増加を小さく抑えつつ、抵抗群を構成す
る単位抵抗の抵抗値を小さくせずに“アナログ出力電圧
のセトリング時間の短縮化”を図ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態を示すＤ／Ａ変換装置
の回路図である。

【図２】図１に接続するＤ／Ａ変換装置内のデコーダ回
路のブロック図である。

【図３】図２に示すデコーダ回路の入出力信号の真理値
表である。

【図４】図１に示す回路によるアナログ出力波形と消費
電流の検証結果を示す図である。

【図５】本発明の第２の実施形態を示すＤ／Ａ変換装置
の回路図である。

【図６】第１の従来例を示すＤ／Ａ変換装置の回路図で
ある。

【図７】図６に示す第１の従来例の回路によるアナログ
出力波形と消費電流の検証結果を示す図である。

【図８】第２の従来例を示すＤ／Ａ変換装置の回路図で
ある。

【図９】第３の従来例を示すＤ／Ａ変換装置の回路図で
ある。

【図１０】図９に示す第３の従来例の回路によるアナロ
グ出力波形と消費電流の検証結果を示す図である。

【符号の説明】

１ 第１の抵抗群 ２ 第２の抵抗群 ３，４ 充電回路 ５，６ 放電回路 ７ パルス発生回路 ８ デコーダ回路 ９ 第１のスイッチ回路群 １０〜１３ バイアス補正回路 ＶＤＤ 電源端子 ＧＮＤ 接地端子 ＣＬＫ クロック入力端子 ＶＯＵＴ アナログ出力端子 Ｒ(1)〜Ｒ(15) 単位抵抗 Ｒ(0A)、Ｒ(0B)、Ｒ(16A)、Ｒ(16B)、Ｒ(16C) オフ
セット調整抵抗 Ｒ1(A)〜Ｒ1(F) 第２の単位抵抗 ＳＷ＿Ａ〜ＳＷ＿ＨＤ 上位スイッチ回路 ＳＷ＿ＬＡ0〜ＳＷ＿ＬＡ3、ＳＷ＿ＬＢ0〜ＳＷ＿ＬＢ3
下位スイッチ回路 ＳＷ＿ＬＣ0〜ＳＷ＿ＬＣ3、ＳＷ＿ＬＤ0〜ＳＷ＿ＬＤ3
下位スイッチ回路 ＭＮ1，ＭＮ2 NchＭＯＳトランジスタ ＭＰ1，ＭＰ2 PchＭＯＳトランジスタ ＳＷ2＿0〜ＳＷ2＿6 第２のスイッチ回路 ＳＷ3＿Ａ〜ＳＷ3＿Ｄ 第３のスイッチ回路 ＡＮＤ＿Ａ〜ＡＮＤ＿Ｄ 論理和回路 ＨＡ〜ＨＤ 上位デコーダ出力 ＬＡ〜ＬＤ 下位デコーダ出力 Ｄ0〜Ｄ3 デジタル入力端子

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】 (１)、Ｎビットのデジタル信号を入力
   し、デコード信号を出力するデコーダ回路と、 (２)、２つのバイアス端子間に単位抵抗を複数直列に接
   続した抵抗群と、 (３)、該単位抵抗の互いの接続点それぞれに、前記デコ
   ード信号の出力を制御信号入力とし、一端を接続し、残
   りの一端をアナログ出力端子間に接続するスイッチ回路
   群と、 (４)、前記アナログ出力端子と低インピーダンスバイア
   ス端子間を充電する複数の充電回路と、 (５)、前記アナログ出力端子と前記低インピーダンスバ
   イアス端子とは別の低インピーダンスバイアス端子間を
   放電する複数の放電回路と、(６)、前記スイッチ回路群の切り替えタイミングに同期
   してパルス信号を発生するパルス発生回路と 、を具備
   し、アナログ出力電圧は複数の電圧範囲から成り 、前記複数
   の充電回路および放電回路は、前記デコーダ回路のデコ
   ード出力信号のうちの電圧範囲を決める信号と前記パル
   ス信号を制御信号入力として動作し、前記パルス信号が
   出力されている期間に、前記デコード出力信号が定義す
   る電圧を含む電圧範囲内に設定された電位までアナログ
   出力端子を充放電することを特徴とするＤ／Ａ変換装
   置。
2. 【請求項２】 前記請求項１に記載の充電回路に接続す
   る低インピーダンスバイアス端子へは、アナログ出力端
   子に出力される最も高い電圧レベル(フルスケ−ルレベ
   ル)以上の電圧レベルが供給されることを特徴とする請
   求項１に記載のＤ／Ａ変換装置。
3. 【請求項３】 前記請求項１に記載の充電回路に接続す
   る低インピーダンスバイアス端子へは、アナログ出力端
   子に出力される最も低い電圧レベル(ゼロスケ−ルレベ
   ル)以下の電圧レベルが供給されることを特徴とする請
   求項１に記載のＤ／Ａ変換装置。
4. 【請求項４】 前記請求項１に記載のスイッチ回路群
   は、前記デコード回路のデコード信号によって、前記抵
   抗群のなかのある単位抵抗の１接続点とアナログ出力端
   子間の一経路のみ導通させることを特徴とする請求項１
   に記載のＤ／Ａ変換装置。
5. 【請求項５】 前記請求項１，請求項２または請求項３
   に記載の充電回路および放電回路は、前記アナログ出力
   端子のアナログ電圧の過渡的な変化に対し、アナログ出
   力端子への充放電電流の大きさも過渡的に可変させる電
   流可変回路を備えたことを特徴とする請求項１，請求項
   ２または請求項３に記載のＤ／Ａ変換装置。
6. 【請求項６】 前記請求項５に記載の充電回路および放
   電回路は、さらに、バイアス入力端子を含み、このバイ
   アス入力端子は、前記電流可変回路に接続されることを
   特徴とする請求項５に記載のＤ／Ａ変換装置。
7. 【請求項７】 前記請求項６に記載のバイアス入力端子
   へは、さらに、バイアス電圧補正回路が接続されること
   を特徴とする請求項６に記載のＤ／Ａ変換装置。