JPH03258025A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野ｊ 本発明は半導体集積回路に関し、特にアナログ値をディ
ジタル値に変換する比較器に関するものである。

〔従来の技術〕

従来、この種の比較器としては、例えば特公平１−５１
７８７号公報に示された電圧比較器がある。

この従来の電圧比較器は、第４図に示すように、共通ゲ
ート電極を有する複数個のＮチャネルトランジスタ１１
ｏ〜１１３と、これらトランジスタ１１゜〜１１．のド
レインと電源ｖＤＤとの間にそれぞれ並列接続された複
数個のドレイン負荷抵抗１２゜〜１２、から構成され、
被測定電圧のアナログ信号Ｖｉｎをその入力端子１０に
加えて、各トランジスタ１１ｏ〜１１３のドレインから
ディジタルの出力Ｄ１〜Ｄ４を取り出すものとなってい
る。

次に動作について第５図を参照して説明する。

ここで、第５図は、上記公報にも記されているように、
トランジスタのゲート絶縁膜としてシリコン酸化膜（Ｊ
（ｈ）を用いた場合の、咳絶縁膜厚とトランジスタのし
きい値Ｖ、との関係を基板濃度Ｎ、をパラメータとして
示すもので、ゲート膜厚ｔに比例してしきい値Ｖ？が増
大することがわかる。例えば、トランジスタ１１ｏ〜１
１ｍのゲート膜厚ｔｏ〜ｔ３がｔ　ｏ　＜　ｔ　ｔ　＜
　ｔ　！　＜　ｔ　ｓ　　なる関係にある場合、各トラ
ンジスタ１１ｏ〜１ｈのしきい値ｖ？、〜ｖｙ３は、Ｖ
ｔｏ　＜Ｖｔｔ　＜Ｖｔｏ　＜Ｖｔｓ　Ｃ’関係になる
。従って、アナログ入力端子１０つｔ、６共通ゲート電
極１０に被測定電圧Ｖｉｍを印加し、この電圧がＶｌｎ
　＜　Ｖｙｏであれば、トランジスタ１１ｏ〜１１３は
全てオフとなυ、出力Ｄ１〜Ｄ４は全てＩ−ＩＪとなる
。マタ、Ｖｖｏ　＜Ｖｉａ＜Ｖｔｔであればトランジス
タ１１ｏがオンし、他はオフであるから、出力Ｄ１は「
０」となり１他は］°１」を維持する。このように、累
々るしきい値を利用してアナログ電圧をディジタル値に
変換する電圧比較器が可能である。

〔発明が解決しようとする課題〕

しかし、かかる従来の電圧比較器は、異々るしきい値を
もつトランジスタを用いているので、ビット数を増やす
と共に、しきい値の異なるトランジスタを多数必要とし
、例えば従来例で説明したように、ゲート酸化膜厚を変
えなければならず、プロセスが難しくなシ、精度も悪く
なるという問題点があった。

本発明は上記のような問題点を解消するためになされた
もので、しきい値の異なるトランジスタを必要とせず、
かつビット数が増加しても精度が維持される比較器を得
ることを目的とする。

〔課題を解決するための手段〕

本発明に係る比較器は、被測定対象となるアナログ入力
を抵抗分割し、各トランジスタのしきい値と比較するよ
うにしたものである。

〔作用〕

本発明における比較器は、アナログ入力を直接トランジ
スタのゲートに印加し、しきい値と比較するので、分解
能を上げても同じしきい値を持つトランジスタを用いれ
ば良く、精度が維持される。

〔実施例〕

以下、本発明を図面に示す実施例に基づいて詳細に説明
する。

第１図は本発明による比較器の一実施例を示す基本的な
構成図であり１ここでは分解能２ビツトの場合を示す。

第１図においてぃ１は被測定対象であるアナログ入力電
流源％　２ｏ〜２３はこの入力電流源１よシ供給される
アナログ入力電流１１１１１を抵抗分割する複数個のラ
ダー抵抗、３０〜３３は同じしきい値Ｖ、を持つ複数個
のＮチャネルトランジスタであシ、これらトランジスタ
３０〜３３は、ゲート側が入力電流源１と接地点との間
に直列接続されたラダー抵抗２６〜２３の各ノート１０
〜ａ３にそれぞれ接続される。そしてソース側は接地さ
れ、ドレイン側はその負荷抵抗４・〜４３を介して電源
ｖ、ｌ、に接続されており１各トランジスタ３０〜３３
のドレインからディジタルの出力Ｄ１〜Ｄ４を取υ出す
ようになっている。

次に、上記実施例構成の動作について説明する。

入力電流源１より被測定のアナログ入力電流１型賀が入
力されると、ラダー抵抗２ｏ〜２３により各ノード＆　
６−　＆　Ｓには次の電圧ｖｏ〜ｖ３が印加される。

たたし、ＲＯ〜Ｒ３は各ラダー抵抗２０〜２ｍの抵抗値
である。この場合、Ｖｏ　＜Ｖｔ　＜Ｖｘ　＜Ｖｓなる
関係が成立する。各トランジスタ３０〜３３のしきい値
がＶｔであるとすると、例えばＶ　ｔ　＜　Ｖ　ｏの場
合、全てのトランジスタ３ｏ〜３３はオンして、各出力
Ｄ１〜Ｄ４が（Ｄ、、Ｄ雪ＩＤ３１Ｄ４）＝（０１０１
０，０）となる。ｔｉ、Ｖｔ　＜ｖｔ　＜Ｖｓ　Ｏ場合
、トランジスタ３３のみオンして、各出力は（ＤＩ。

Ｄ！＋Ｄｓ＋Ｄ４）＝（１＋１＋１＋０）　　となる。

このようにトランジスタ３０〜３３のしきい値Ｖ。

ようゲートに印加される電圧値が大きい場合はオンして
「０」となシ、小さい場合はオフしてｒｌＪとなってレ
ベル比較がなされていることになる。

筐た、ラダー抵抗に関しては次の関係が成立するように
値を決める必要がある。例えば、アナログ入力電流１ｆ
ｓが入力され、Ｎビットの分解能が必要な場合、ラダー
抵抗は２Ｈ個（２０〜２Ｍ−１まただしＭ＝２°）必要
であり１第２図のようなしきい値■、とアナログ入力電
流ＩＩＮの関係を保つようにするには以下の関係式（た
だし、ｋ番目までとする）が必要となる。

Ｖｙ＝Ｒｏ　−ＩｆＶ− Ｍ Ｖ、＝（Ｒ０十Ｒ・）　Ｉｆｓ・Ｍ−Ｉよって、 ・・・（３） 上式を解くと、 それ故、上記（４）式を満足する重みを付けたラダー抵
抗値を選択すれば良い。

さらに、実際の応用例を考えると、第３図に示すように
後段に工／コード回路５を付けてアナログ／ディジタル
（Ａ／Ｄ　）変換器を構成することが可能である。第３
図にかいて第１図と同一符号のものは同一または相当部
分を示し、Ｓｏ及びＳｌはエンコード出力を示している
。

なお、上記実施例ではＮチャネルトランジスタを用いた
例を示したが、Ｐチャネルトランジスタを代わシに用い
てもよく、被測定アナログ入力として電流を考えたが、
電圧を入力としても同様の効果が得られる。

〔発明の効果〕

以上のように本発明によれば、しきい値の同じトランジ
スタを用い、被測定アナログ入力を抵抗分割して、トラ
ンジスタのしきい値と比較するように構成したので、ｎ
度の高いものが得られる効果がある。

【図面の簡単な説明】

第１図は本発明Ｑ−実施例による分解能２ビツトの比較
器を示す回路図、第２図は本発明の説明に供する各ラダ
ー抵抗のタップ電圧とアナログ入力電流の関係を示す図
、第３図は第１図の回路を用いてＡ／Ｄ変換器を構成し
た場合のブロック図、第４図は従来の比較器の例を示す
図、第５図は従来例におけるゲート膜厚としきい値との
関係を示す図である。 １・・・・アナログ入力電流源、２ｏ〜２３・・・・ラ
ダー抵抗、３ｏ〜３３・・・・Ｎチャネルトランジスタ
、４ｏ〜４３　・・・・ドレイン負荷抵抗、５・・・・
エンコー）’回％。 第１図 ３０〜３３：　Ｎディキ２レトランジスタ４０〜４３：
　　　トーｖインＱ荷抵才友。 Ｄ１〜０．、：＊カ ０００口 憾

Claims (1)

【特許請求の範囲】
1. アナログ信号をディジタル値に変換するものにおいて、
   一方側は接地され、他方側にアナログ信号が入力され、
   その間に直列に接続された複数個の抵抗と、前記各抵抗
   間にそのゲート側が接続され、かつソース側は接地され
   、ドレイン側は抵抗を介して電源に接続された同じしき
   い値を持つ複数個のトランジスタから構成されることを
   特徴とする半導体集積回路。