JPS59171315A - アナログ−デジタル変換器 - Google Patents
アナログ−デジタル変換器Info
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- JPS59171315A JPS59171315A JP58045471A JP4547183A JPS59171315A JP S59171315 A JPS59171315 A JP S59171315A JP 58045471 A JP58045471 A JP 58045471A JP 4547183 A JP4547183 A JP 4547183A JP S59171315 A JPS59171315 A JP S59171315A
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- H03—ELECTRONIC CIRCUITRY
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- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
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- H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise
- H03M1/0809—Continuously compensating for, or preventing, undesired influence of physical parameters of noise of bubble errors, i.e. irregularities in thermometer codes
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- H03M1/34—Analogue value compared with reference values
- H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
- H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
- H03M1/362—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider
- H03M1/365—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider the voltage divider being a single resistor string
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- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
不発明は、電圧分圧回路を用いた並列比較型アナログ−
デジタル（以下’Ａ／ｉ）と記す）変換器に関する。 第１図は並列比較型入／Ｄ変換器の構成の一例で、Ｎ−
３の場合である。ここでＮはＡ／Ｄ変換器の有するビッ
ト数である。同図中１０は電圧分圧回路で、基準電圧Ｖ
Ｂと接地電位ＧＮＤ間に接続されている。まだ、電圧分
圧回路１０は電圧分圧器として働く複数の抵抗１２〜１
９で構成され、それらの抵抗間の接続点はそれぞれ出力
２０〜２７を形成している。さらに、電圧分圧回路１０
の複数の出力２０〜２７は、複数の比ｆ器３０〜３７の
比較基準入力端子にそれぞれ接続されている。 ５０は位置検出論理回路で、複数のロジックゲート４０
〜４７で構成をれ、ｍｉＩ記位置検出論理回路５０の出
力は第１の符号変換器１５１に接続され、第１の符号変
換器１５１の出力はデジタル出力２５２〜２５４を持つ
第２の符号変換器２５１に接続されている。以下第１図
に従って動作を説明する。 まず、アナログ入力端子ｖｓが異なった比較基準を持つ
複数の比較器３０〜３７に同時に印加される。するとア
ナログ入力電圧ｖｓが肚較基準より大きい比較器の出力
は低レベル、すなわち“ＯＭとなり、逆にアナログ入力
電圧Ｖｓが比較基準より小さい比較器の出力は高レベル
、すなわち′１″となる。従って、複数の比較器３０〜
３７はアナログ入力電圧Ｖｓの飴によってその出力がｊ
ｌ Ｏｌｌになる比較器とＩｔ 、 Ｗになる比較器に
分けられる。そこで、位置検出論理回路５０は出力がｔ
ｔ Ｏ＊＋になっている比較器と、１″′になっている
比較器の境界を検出し、ロジックゲート４０〜４７のう
ち境界の位置に対応したゲートの出力を°１″とする。 この位置検出論理回路５０の出力を第１の打上変換器１
５１で符号化して３ビツトのデジタル信号を得ている。 ところで、この第１の符号変換器１５１には第２図（ａ
）に示す読み取り」４用メモリ（Ｒ，ＯＭ）型符号器が
使用でき、その符号が第２図（１））に示すグレイコー
ドで構成されている。従って、第１の符号変換器１５１
の出力がグレイコードとなるため、第２の符号変換器２
５１で通常の２進コードに再変換することによシアナロ
グ入力電圧Ｖｓのアナログ−デジタル変換出力を得てい
る。 また、グレイコードを２進コードに変換する第２の符号
変換器２５１には、第３図に示すＥＸＯＲ・ゲートだけ
で構成された符号変換回路を用いることができる。とこ
ろで、このグレイコードを用いた符号変換器１５１は無
選択状態になるとある特定のコードを出力する欠点があ
る。たとえば、第１図において比較器３３が基準値とア
ナログ入力電圧ＶＳとを比較した結果、その差が小さく
て比較器が完全に反転することができずに、出力が°１
“と（１０＃ｌの中間レベル″ＩＩ ＸＩＩになると、
位置検出論理回路５０を構成するロジックゲートのうち
ゲート４２，４３．４４の入力が中間レベルとなる。 このとき、比較器３２の出力は完全に′０″となってい
るためゲート４２の出力はＩＩ ＯＨである。 また、比＠器３４から比較器３７の出力はすべてｉ＋
１１７であるため、ゲート４２およびゲート４３の出力
は先の比妙器３３の出力レベルＩｔ Ｘ ＩＩによって
決定されることになる。通常ロジックゲートの入力閾値
はすべて同じ値になるように設定されているが、製造の
バラツキなどによってゲート４３の圧論理入力端子の入
力閾値ｖＴ４３がゲート４４の負論理入力端子の入力閾
値”Ｔ４４より高くなっていると、同じ入力レベル゛’
ｘ ″ｉｒゲート４３の正齢１理入力端子に対しては
°′０″のレベルとなり、ゲート４４の負論理入力端子
に対しては°′１”のレベルとなるだめ、ゲート４３お
よびゲート４４の５− 出力は共に１１０１１となって第１の符号変換器１５１
の選択入力端子はいずれも選択されないことになる。と
ころで、第１の符号変換器１５１は第２図（ａ） Ｋ示
すように入力端子が全く選択されないと、その出力には
１１１というコードが現われ、従って、第２の符号変換
器２５１の出力には１０１というコードが現われること
になる。 この現象はＡ／Ｄ変換器にとって致命的な欠陥である。 すなわち、正常ならば０１１→１００と変化すべきコー
ド変化が０１１→１０１→１００と変化することになｆ
ｉ Ａ／Ｄ変換器の単調性が損なわれるためである。従
っ−Ｃ１このような事態を防止するためには、比較器の
出力がいかなる場合でも中間レベルにならないようにす
る必要があり、そのためには比較器の精度および利得を
上げる必要がある。ところが並列比較型Ａ／Ｄ変換器は
、先に述べたように、Ａ／Ｄ変換器の有するビット数を
Ｎとすると２Ｎ個の比較器を必要とし、ビット数Ｎを増
して変換ｆｐｔｉを上げるに従って数多くの比較器を必
要とする。これら数多くの比較器が窩６− い精度および高い利得を必要とすることは、必然的に回
路が複雑に、しかも大規模となり、このような並列比較
型Ａ／Ｄ変換器をモノリシ、り集積回路化する場合に設
計は容易ではなく、シかもチップ面積が増大するという
欠点があった。 本発明の１」的は、符号変換器の無選択状態による異常
コードの発生が位置検出論理回路を構成するロジックゲ
ートの入力閾値の差に起因することに着目し、数多く使
用しなければならない比較器に高い比較精度および高い
利得を必要とせず、構成も簡単でしかもＭＯＳ）ランジ
スタ構造のみで構成されたモノリシック集積回路化に適
した並列比較型Ａ／Ｄ変換器を提供することにある。 本発明によるアナログ−デジタル変換器ハアナログ入力
信号の入力手段と、基準電圧と接地電位間に複数の直列
に接続された電圧分圧器のそれぞれの接続点からの出力
を基準値とする複数の比較器と、該比較器の出力を受け
る位置検出論理回路と、該位置検出論理回路の出力を受
ける第１の符号変換回路と、該第１の符号変換回路の出
力を受けてさらに符号変換を行なう第２の符号変換回路
とで構成され、前記第１の符号変換回路が２Ｎ個の入力
信号をＮビットのグレイコードに変換するように構成さ
れ、しかも第２の符号変換回路がＮビットのグレイコー
ドをＮビットの２進コードに変換するように構成されて
いる並列比較型アナログ−デジタル変換器において、前
記位置検出論理回路を構成するロジックゲートが有する
正論理入力端子と負論理入力端子のそれぞれの入力閾値
のうち、前記正論理入力端子の入力閾値を前記負論理入
力端子の入力閾値上り低く、もしくは前記正論理入力端
子の入力閾値を前記負論理入力端子の入力閾値よす高く
設定することによって、前記位置検出論理回路を構成す
るロジックゲートが有する正論理入力端子と負論理入力
端子のそれぞれの入力闇値に差を設けたことを特徴とす
る。 以下図面に従って本発明の詳細について説明する。 第４図は本発明による並列比較型Ａ／Ｄ変換器の構成の
一例でＮ＝３の場合である。ことでＮはＡ／Ｄ変換器の
有するビット数である。基準電圧ＶＲと接地電位ＧＮＤ
間に２Ｎ個直列に接続され、電圧分圧器として働く抵抗
１２〜１９で構成された電圧分圧回路１０と該電圧分圧
回路１０を構成する各電圧分圧器のそれぞれの接続点２
０〜２７からの出力を基準値とする２Ｎ個の比較器３０
〜３７と、これら比較器の出力を受ける位置検出論理回
路５０と該位置検出論理回路の出力を受ける第１の祠刊
変換器１５１と該第１の符号変換器の出力をさらに符号
変換する第２の符号変換器２５１とで構成され、前記位
置検出論理回路５０を構成する正論理入力ロジックゲー
ト４０１，４１１，４２１゜４３１．４４１，４５１，
４６１，４７１の入力閾値を負論理入力ロジックゲート
４０２，４１２，４３２，４４２４５２．４６２の入力
闇値より相対的に低く設定することによって、前記位置
検出論理回路５０の正論理入力端子の入力閾値と負論理
入力端子の入力閾値とに意図的に産を設け、前記位置検
出論理回路５０の出力を第１の符号変換器１５１が２重
選択状態となるようにしたことを特徴とする。この９− 特徴は、ある出力コードから次の出力コードへの切換わ
υのとき、比較器の基準値とアナログ入力電圧Ｖｓとの
差が小さくて、比較器の出力が完全に反転できずＩＩ
Ｏ＃ｌとｕ 、 １７の中間レベルＩＩ Ｘ ＩＩにな
ったときに大きな効果をもたらす。 以下第４図に従って動作を説明する。まず、アナログ入
力電圧Ｖｓが異なった比較基準を持つ複数の比較器３０
〜３７に同時に印加される。するとアナログ入力電圧Ｖ
ａが比較基準より大きい比較器の出力は低レベル、すな
わち□Ｊ７となり、逆にアナログ入力電圧Ｖｓが比較基
準よシ小さい比較器の出力は高レベル、すなわち１”と
なる。従って、複数の比較器３０〜３７はアナログ入力
電圧Ｖｓの値によって、その出力が゛０″になる比較器
と１”になる比較器とに分けられる。ところが、第４図
において比較器３３が比較基準とアナログ入力電圧ＶＳ
とを比較した結果、その差が小さくて比較器の出力が完
全に反転できずに出力が′０″と”１”の中間レベルｔ
ｔＸ”になると、位置検出論理回路５０を構成するロジ
ックゲー）４２１゜１０− ４３１．４４２の入力がそれぞれ中間レベルＩＩ Ｘ
１７となる。このとき比較器３２の出力は完全に１０”
となっているためロジックゲート４２１の出力は０＃で
ある。また、比較器３４から比較器３７の出力はすべて
′１″であるため、ロジックゲート４３１およびロジッ
クゲート４４１の出力は先の比較器３３の出力レベルｔ
ｔ Ｘ ｐｐによって決定されることになる。と仁ろで
、先に述べたようにロジックゲート４３１の入力閾値ｖ
Ｔ４！、１ｌ−１：ロジックゲート４４２の入力閾値■
Ｔ４４！に対して相対的に低く設定されているため、入
力レベルＩＩ Ｘ ＃がロジックゲート４３１の入力閾
値■Ｔ４８１とロジックゲ−）４４２の入力閾値ｖＴ４
４ｔの中間にあるとき、すなわちＶＴ４ ａ １ ＜
Ｘ ＜ ＶＴ４４ ｔであるとき、第５図のように入力
レベル゛Ｘ″′はロジックゲート４３１の入力に対して
はｔｌ １１７のレベルとなす、ロジックゲート４４２
の入力に対しては逆にＩＩ ＯＩＮのレベルとなるため
、ロジックゲート４３１およびロジックゲート４４２の
出力は共に１＃となる。 従って第１の符号変換器１５１の選択入力端子１４３お
よび１４４が同時に選択され、第２図にあるように、選
択入力端子１４３が変換するグレイコード０１０と選択
入力端子１４４が変換するグレイコード１１０とが重な
り合うことになる。 ところがグレイコードは、コード変化に際して常に１つ
のビットでしか変化しない構成になっているために、隣
り合った２つのコードが重なると常に下位のコードが出
力され他のコードに変化することはない。従って、前記
の場合のようにグレイコード０１０とグレイコード１１
０とが重なってもグレイコード０１０となる。ところで
、入力レベル″Ｘ＃がロジックゲート４４２の入力閾値
’Ｔ４４２より大きいとき、すなわちＸ〉７丁４４□で
あるとき、入力レベル″Ｘ”はロジックゲート４４２の
入力に対して１”のレベルとなシ、同様にロジックゲー
ト４３１の入力に対しても′１”のレベルとなるため、
第５図のようにロジックゲート４３１の出力は°°１′
となり、逆にロジックゲート４４２の出力はパＯ＃とな
る。従って、位置検出論理回路５０を構成するロジック
ゲートのうちゲート４３１の出力だけが１１”となり第
１の符号変換器１５１の選択入力端子１４３だけが選択
される。また、入力
デジタル（以下’Ａ／ｉ）と記す）変換器に関する。 第１図は並列比較型入／Ｄ変換器の構成の一例で、Ｎ−
３の場合である。ここでＮはＡ／Ｄ変換器の有するビッ
ト数である。同図中１０は電圧分圧回路で、基準電圧Ｖ
Ｂと接地電位ＧＮＤ間に接続されている。まだ、電圧分
圧回路１０は電圧分圧器として働く複数の抵抗１２〜１
９で構成され、それらの抵抗間の接続点はそれぞれ出力
２０〜２７を形成している。さらに、電圧分圧回路１０
の複数の出力２０〜２７は、複数の比ｆ器３０〜３７の
比較基準入力端子にそれぞれ接続されている。 ５０は位置検出論理回路で、複数のロジックゲート４０
〜４７で構成をれ、ｍｉＩ記位置検出論理回路５０の出
力は第１の符号変換器１５１に接続され、第１の符号変
換器１５１の出力はデジタル出力２５２〜２５４を持つ
第２の符号変換器２５１に接続されている。以下第１図
に従って動作を説明する。 まず、アナログ入力端子ｖｓが異なった比較基準を持つ
複数の比較器３０〜３７に同時に印加される。するとア
ナログ入力電圧ｖｓが肚較基準より大きい比較器の出力
は低レベル、すなわち“ＯＭとなり、逆にアナログ入力
電圧Ｖｓが比較基準より小さい比較器の出力は高レベル
、すなわち′１″となる。従って、複数の比較器３０〜
３７はアナログ入力電圧Ｖｓの飴によってその出力がｊ
ｌ Ｏｌｌになる比較器とＩｔ 、 Ｗになる比較器に
分けられる。そこで、位置検出論理回路５０は出力がｔ
ｔ Ｏ＊＋になっている比較器と、１″′になっている
比較器の境界を検出し、ロジックゲート４０〜４７のう
ち境界の位置に対応したゲートの出力を°１″とする。 この位置検出論理回路５０の出力を第１の打上変換器１
５１で符号化して３ビツトのデジタル信号を得ている。 ところで、この第１の符号変換器１５１には第２図（ａ
）に示す読み取り」４用メモリ（Ｒ，ＯＭ）型符号器が
使用でき、その符号が第２図（１））に示すグレイコー
ドで構成されている。従って、第１の符号変換器１５１
の出力がグレイコードとなるため、第２の符号変換器２
５１で通常の２進コードに再変換することによシアナロ
グ入力電圧Ｖｓのアナログ−デジタル変換出力を得てい
る。 また、グレイコードを２進コードに変換する第２の符号
変換器２５１には、第３図に示すＥＸＯＲ・ゲートだけ
で構成された符号変換回路を用いることができる。とこ
ろで、このグレイコードを用いた符号変換器１５１は無
選択状態になるとある特定のコードを出力する欠点があ
る。たとえば、第１図において比較器３３が基準値とア
ナログ入力電圧ＶＳとを比較した結果、その差が小さく
て比較器が完全に反転することができずに、出力が°１
“と（１０＃ｌの中間レベル″ＩＩ ＸＩＩになると、
位置検出論理回路５０を構成するロジックゲートのうち
ゲート４２，４３．４４の入力が中間レベルとなる。 このとき、比較器３２の出力は完全に′０″となってい
るためゲート４２の出力はＩＩ ＯＨである。 また、比＠器３４から比較器３７の出力はすべてｉ＋
１１７であるため、ゲート４２およびゲート４３の出力
は先の比妙器３３の出力レベルＩｔ Ｘ ＩＩによって
決定されることになる。通常ロジックゲートの入力閾値
はすべて同じ値になるように設定されているが、製造の
バラツキなどによってゲート４３の圧論理入力端子の入
力閾値ｖＴ４３がゲート４４の負論理入力端子の入力閾
値”Ｔ４４より高くなっていると、同じ入力レベル゛’
ｘ ″ｉｒゲート４３の正齢１理入力端子に対しては
°′０″のレベルとなり、ゲート４４の負論理入力端子
に対しては°′１”のレベルとなるだめ、ゲート４３お
よびゲート４４の５− 出力は共に１１０１１となって第１の符号変換器１５１
の選択入力端子はいずれも選択されないことになる。と
ころで、第１の符号変換器１５１は第２図（ａ） Ｋ示
すように入力端子が全く選択されないと、その出力には
１１１というコードが現われ、従って、第２の符号変換
器２５１の出力には１０１というコードが現われること
になる。 この現象はＡ／Ｄ変換器にとって致命的な欠陥である。 すなわち、正常ならば０１１→１００と変化すべきコー
ド変化が０１１→１０１→１００と変化することになｆ
ｉ Ａ／Ｄ変換器の単調性が損なわれるためである。従
っ−Ｃ１このような事態を防止するためには、比較器の
出力がいかなる場合でも中間レベルにならないようにす
る必要があり、そのためには比較器の精度および利得を
上げる必要がある。ところが並列比較型Ａ／Ｄ変換器は
、先に述べたように、Ａ／Ｄ変換器の有するビット数を
Ｎとすると２Ｎ個の比較器を必要とし、ビット数Ｎを増
して変換ｆｐｔｉを上げるに従って数多くの比較器を必
要とする。これら数多くの比較器が窩６− い精度および高い利得を必要とすることは、必然的に回
路が複雑に、しかも大規模となり、このような並列比較
型Ａ／Ｄ変換器をモノリシ、り集積回路化する場合に設
計は容易ではなく、シかもチップ面積が増大するという
欠点があった。 本発明の１」的は、符号変換器の無選択状態による異常
コードの発生が位置検出論理回路を構成するロジックゲ
ートの入力閾値の差に起因することに着目し、数多く使
用しなければならない比較器に高い比較精度および高い
利得を必要とせず、構成も簡単でしかもＭＯＳ）ランジ
スタ構造のみで構成されたモノリシック集積回路化に適
した並列比較型Ａ／Ｄ変換器を提供することにある。 本発明によるアナログ−デジタル変換器ハアナログ入力
信号の入力手段と、基準電圧と接地電位間に複数の直列
に接続された電圧分圧器のそれぞれの接続点からの出力
を基準値とする複数の比較器と、該比較器の出力を受け
る位置検出論理回路と、該位置検出論理回路の出力を受
ける第１の符号変換回路と、該第１の符号変換回路の出
力を受けてさらに符号変換を行なう第２の符号変換回路
とで構成され、前記第１の符号変換回路が２Ｎ個の入力
信号をＮビットのグレイコードに変換するように構成さ
れ、しかも第２の符号変換回路がＮビットのグレイコー
ドをＮビットの２進コードに変換するように構成されて
いる並列比較型アナログ−デジタル変換器において、前
記位置検出論理回路を構成するロジックゲートが有する
正論理入力端子と負論理入力端子のそれぞれの入力閾値
のうち、前記正論理入力端子の入力閾値を前記負論理入
力端子の入力閾値上り低く、もしくは前記正論理入力端
子の入力閾値を前記負論理入力端子の入力閾値よす高く
設定することによって、前記位置検出論理回路を構成す
るロジックゲートが有する正論理入力端子と負論理入力
端子のそれぞれの入力闇値に差を設けたことを特徴とす
る。 以下図面に従って本発明の詳細について説明する。 第４図は本発明による並列比較型Ａ／Ｄ変換器の構成の
一例でＮ＝３の場合である。ことでＮはＡ／Ｄ変換器の
有するビット数である。基準電圧ＶＲと接地電位ＧＮＤ
間に２Ｎ個直列に接続され、電圧分圧器として働く抵抗
１２〜１９で構成された電圧分圧回路１０と該電圧分圧
回路１０を構成する各電圧分圧器のそれぞれの接続点２
０〜２７からの出力を基準値とする２Ｎ個の比較器３０
〜３７と、これら比較器の出力を受ける位置検出論理回
路５０と該位置検出論理回路の出力を受ける第１の祠刊
変換器１５１と該第１の符号変換器の出力をさらに符号
変換する第２の符号変換器２５１とで構成され、前記位
置検出論理回路５０を構成する正論理入力ロジックゲー
ト４０１，４１１，４２１゜４３１．４４１，４５１，
４６１，４７１の入力閾値を負論理入力ロジックゲート
４０２，４１２，４３２，４４２４５２．４６２の入力
闇値より相対的に低く設定することによって、前記位置
検出論理回路５０の正論理入力端子の入力閾値と負論理
入力端子の入力閾値とに意図的に産を設け、前記位置検
出論理回路５０の出力を第１の符号変換器１５１が２重
選択状態となるようにしたことを特徴とする。この９− 特徴は、ある出力コードから次の出力コードへの切換わ
υのとき、比較器の基準値とアナログ入力電圧Ｖｓとの
差が小さくて、比較器の出力が完全に反転できずＩＩ
Ｏ＃ｌとｕ 、 １７の中間レベルＩＩ Ｘ ＩＩにな
ったときに大きな効果をもたらす。 以下第４図に従って動作を説明する。まず、アナログ入
力電圧Ｖｓが異なった比較基準を持つ複数の比較器３０
〜３７に同時に印加される。するとアナログ入力電圧Ｖ
ａが比較基準より大きい比較器の出力は低レベル、すな
わち□Ｊ７となり、逆にアナログ入力電圧Ｖｓが比較基
準よシ小さい比較器の出力は高レベル、すなわち１”と
なる。従って、複数の比較器３０〜３７はアナログ入力
電圧Ｖｓの値によって、その出力が゛０″になる比較器
と１”になる比較器とに分けられる。ところが、第４図
において比較器３３が比較基準とアナログ入力電圧ＶＳ
とを比較した結果、その差が小さくて比較器の出力が完
全に反転できずに出力が′０″と”１”の中間レベルｔ
ｔＸ”になると、位置検出論理回路５０を構成するロジ
ックゲー）４２１゜１０− ４３１．４４２の入力がそれぞれ中間レベルＩＩ Ｘ
１７となる。このとき比較器３２の出力は完全に１０”
となっているためロジックゲート４２１の出力は０＃で
ある。また、比較器３４から比較器３７の出力はすべて
′１″であるため、ロジックゲート４３１およびロジッ
クゲート４４１の出力は先の比較器３３の出力レベルｔ
ｔ Ｘ ｐｐによって決定されることになる。と仁ろで
、先に述べたようにロジックゲート４３１の入力閾値ｖ
Ｔ４！、１ｌ−１：ロジックゲート４４２の入力閾値■
Ｔ４４！に対して相対的に低く設定されているため、入
力レベルＩＩ Ｘ ＃がロジックゲート４３１の入力閾
値■Ｔ４８１とロジックゲ−）４４２の入力閾値ｖＴ４
４ｔの中間にあるとき、すなわちＶＴ４ ａ １ ＜
Ｘ ＜ ＶＴ４４ ｔであるとき、第５図のように入力
レベル゛Ｘ″′はロジックゲート４３１の入力に対して
はｔｌ １１７のレベルとなす、ロジックゲート４４２
の入力に対しては逆にＩＩ ＯＩＮのレベルとなるため
、ロジックゲート４３１およびロジックゲート４４２の
出力は共に１＃となる。 従って第１の符号変換器１５１の選択入力端子１４３お
よび１４４が同時に選択され、第２図にあるように、選
択入力端子１４３が変換するグレイコード０１０と選択
入力端子１４４が変換するグレイコード１１０とが重な
り合うことになる。 ところがグレイコードは、コード変化に際して常に１つ
のビットでしか変化しない構成になっているために、隣
り合った２つのコードが重なると常に下位のコードが出
力され他のコードに変化することはない。従って、前記
の場合のようにグレイコード０１０とグレイコード１１
０とが重なってもグレイコード０１０となる。ところで
、入力レベル″Ｘ＃がロジックゲート４４２の入力閾値
’Ｔ４４２より大きいとき、すなわちＸ〉７丁４４□で
あるとき、入力レベル″Ｘ”はロジックゲート４４２の
入力に対して１”のレベルとなシ、同様にロジックゲー
ト４３１の入力に対しても′１”のレベルとなるため、
第５図のようにロジックゲート４３１の出力は°°１′
となり、逆にロジックゲート４４２の出力はパＯ＃とな
る。従って、位置検出論理回路５０を構成するロジック
ゲートのうちゲート４３１の出力だけが１１”となり第
１の符号変換器１５１の選択入力端子１４３だけが選択
される。また、入力
【／ベル”Ｘ”がロジックゲート４
３１の入力レベルｖＴ、 ｌ Ｉ より小さいとき、す
々わちＸ （％、、、 であるときには、入力レベル
１Ｘ＃はロジックゲート４３１の入力に対して′０＃の
レベルとなり、同様にロジックゲート４４２の入力に対
しても゛ＯＨのレベルとなるため、第５図のようにロジ
ックゲート４４２の出力は１”となり、逆にロジックゲ
ート４３１の出力は′０Ｍとガる。従っで、位置検出論
理回路５０を構成するロジックゲートのうちゲート４４
］の出力だけがｔ１Ｍとなり、第１の符号変換器１５１
の選択入力端子１４４だけが選択される。 このように、本発明によれば比較器の出力がどのような
中間レベル゛ｔ Ｘ ＩＦになりてもある出力フードか
ら次の出力コードへ正常に変化することになり、異常な
コードを出力することはない。 甘た、第６図は位置検出論理回路５０を構成する正論理
入力ロジックゲート４０１，４１１，４２１゜−】３− ４３１．４４１，４５１，４６１，４７１の入力閾値を
負論理入力ロジックゲート４０２．４１２．４．３２，
４４２゜４、．５２，４６２，４７２の入力閾値より相
対的に高くすることによって、位置検出論理回路６５０
の正論理入力端子の入力閾値と負論理入力端子の入力閾
値とに意図的に差を設け、比較器の出力が中間レベルと
なったときに位置検出論理回路５０の出力を第１の符号
変換器１５１が２重選択状態となるようにした場合の構
成の一例である。 ところで、ロジックゲートの入力閾値ｖＴは、一般にロ
ジックゲートを構成するＭＯＳ）ランジスタのゲート長
とゲート幅の＃Ｉ台せによって変化させることができる
、すなわち、ロードとなるトランジスタのゲート長ｅＬ
ｙ１、ゲート幅をＷＬ、、ドライバーとなるトランジス
タのゲート長をＬＤ１ゲート幅をＷＤとすると、ロジッ
クゲートの実際の入力閾値Ｖ’ｉ’ａＲは次式で表わさ
れる。 ＶＴ ＠ｆ ｆ （Ｘ： （Ｗ／Ｌ ）Ｉ） ／（ＷＩ
Ｌ ） Ｌ従って、ロジックゲートの入力閾値を変える
ためには、ロジックゲートを構成するＭＯＳトラン１４
− 身スタの幾何学的形状を変えるだけで良く、特別な製造
工程は全く必要と！〜ない。 以」−説明してき之ように、本発明は従来の並列比較型
Ａ／Ｄ変換器のように比較器の不確定出力による異常コ
ードを発生してＡ／Ｄ変換器の単調性を損なうこともな
く、また比較器の不確定出力を防止するためｆＩＣ比軸
器をより高精庶に、しかも高い利得を持たせるために回
路を複雑で大規模なものにする必要もなく、１．かも他
に特殊な回路も必要とせず、壕だ、特別な製造工程も必
要としないだめ、比較的構成の簡単なモノリシック集積
回路として構成することが容易な並列比較ハリＡ ／
Ｉ）変換器を提供でさ、本発明のもたらす効呆は非常に
大きい。
３１の入力レベルｖＴ、 ｌ Ｉ より小さいとき、す
々わちＸ （％、、、 であるときには、入力レベル
１Ｘ＃はロジックゲート４３１の入力に対して′０＃の
レベルとなり、同様にロジックゲート４４２の入力に対
しても゛ＯＨのレベルとなるため、第５図のようにロジ
ックゲート４４２の出力は１”となり、逆にロジックゲ
ート４３１の出力は′０Ｍとガる。従っで、位置検出論
理回路５０を構成するロジックゲートのうちゲート４４
］の出力だけがｔ１Ｍとなり、第１の符号変換器１５１
の選択入力端子１４４だけが選択される。 このように、本発明によれば比較器の出力がどのような
中間レベル゛ｔ Ｘ ＩＦになりてもある出力フードか
ら次の出力コードへ正常に変化することになり、異常な
コードを出力することはない。 甘た、第６図は位置検出論理回路５０を構成する正論理
入力ロジックゲート４０１，４１１，４２１゜−】３− ４３１．４４１，４５１，４６１，４７１の入力閾値を
負論理入力ロジックゲート４０２．４１２．４．３２，
４４２゜４、．５２，４６２，４７２の入力閾値より相
対的に高くすることによって、位置検出論理回路６５０
の正論理入力端子の入力閾値と負論理入力端子の入力閾
値とに意図的に差を設け、比較器の出力が中間レベルと
なったときに位置検出論理回路５０の出力を第１の符号
変換器１５１が２重選択状態となるようにした場合の構
成の一例である。 ところで、ロジックゲートの入力閾値ｖＴは、一般にロ
ジックゲートを構成するＭＯＳ）ランジスタのゲート長
とゲート幅の＃Ｉ台せによって変化させることができる
、すなわち、ロードとなるトランジスタのゲート長ｅＬ
ｙ１、ゲート幅をＷＬ、、ドライバーとなるトランジス
タのゲート長をＬＤ１ゲート幅をＷＤとすると、ロジッ
クゲートの実際の入力閾値Ｖ’ｉ’ａＲは次式で表わさ
れる。 ＶＴ ＠ｆ ｆ （Ｘ： （Ｗ／Ｌ ）Ｉ） ／（ＷＩ
Ｌ ） Ｌ従って、ロジックゲートの入力閾値を変える
ためには、ロジックゲートを構成するＭＯＳトラン１４
− 身スタの幾何学的形状を変えるだけで良く、特別な製造
工程は全く必要と！〜ない。 以」−説明してき之ように、本発明は従来の並列比較型
Ａ／Ｄ変換器のように比較器の不確定出力による異常コ
ードを発生してＡ／Ｄ変換器の単調性を損なうこともな
く、また比較器の不確定出力を防止するためｆＩＣ比軸
器をより高精庶に、しかも高い利得を持たせるために回
路を複雑で大規模なものにする必要もなく、１．かも他
に特殊な回路も必要とせず、壕だ、特別な製造工程も必
要としないだめ、比較的構成の簡単なモノリシック集積
回路として構成することが容易な並列比較ハリＡ ／
Ｉ）変換器を提供でさ、本発明のもたらす効呆は非常に
大きい。
第１図は従来の並列比較型Ａ、 ／ ］）変換器の構成
を示すブロック図、第２図＜ａ）は（−） ｒ ａ ’
／コードによる読み取り専用メモリ型符号変換回路の一
例、第２図（ｂ）は（）ｒａｙコードを示す図、第３図
はＧ ｒ ａ ｙコードをＢｉｎａｌｙコード圧変換す
る符号変換回路の一例、第４図および第６図は本発明に
よる並列比較型Ａ、／Ｄ変換器の構成を示すブロック図
、第５図は位置検出論理回路を構成するロジックゲート
の入出力特性である。 なお、図において 】０・・・・・・電圧分圧回路、１２〜１９・・・・・
・抵抗、３０〜３７・・・・・・比較器、５０・・・・
・・位置検出論理回路、１５１・・・・・・第１の符号
変換回路、２５１・・・・・・第２の符号変換回路、。 第１ 図 第２図 （久） ハ・″“ １５４ １５３ ７５２ 第３図 ２５１ ＄５国１ 一−−会入／７「ヘル 第４［〆
を示すブロック図、第２図＜ａ）は（−） ｒ ａ ’
／コードによる読み取り専用メモリ型符号変換回路の一
例、第２図（ｂ）は（）ｒａｙコードを示す図、第３図
はＧ ｒ ａ ｙコードをＢｉｎａｌｙコード圧変換す
る符号変換回路の一例、第４図および第６図は本発明に
よる並列比較型Ａ、／Ｄ変換器の構成を示すブロック図
、第５図は位置検出論理回路を構成するロジックゲート
の入出力特性である。 なお、図において 】０・・・・・・電圧分圧回路、１２〜１９・・・・・
・抵抗、３０〜３７・・・・・・比較器、５０・・・・
・・位置検出論理回路、１５１・・・・・・第１の符号
変換回路、２５１・・・・・・第２の符号変換回路、。 第１ 図 第２図 （久） ハ・″“ １５４ １５３ ７５２ 第３図 ２５１ ＄５国１ 一−−会入／７「ヘル 第４［〆
Claims (1)
- 【特許請求の範囲】 アナｒ】グ入力伯号の人力手段と、基準電、用と接地ｔ
４位間に複数の１【１列に接続された電圧分圧器のそれ
ぞれの接続２点からの出力ｆＬ基準値とする複数の比較
器と、該比較器の出力を受ける位置検出論理回路ど、該
位ｆｆ検出論理回路の出力を受ける第１の符号変換回路
と、該第１の符−＋＋変換回路の出力を受けてさらに符
号変換を行なう第２の符号変換回路とで構成され、前記
第１の符号変換回路が２Ｎ個の入力４に−ＩＮピットの
グレイコードに変換するように構成され、しかも第２の
符号変換回路がＮビットのグレイコ・−ドをＮビットの
２進コードに変換するように構成されている並列比較型
アナログ−デジタル変換器において、前配位ｆｆｉ検出
論理回路を構成するロジックゲートが有する正論理入力
端子と負論理入力端子のそれぞれの入力閾値のうち、前
記正論理入力端子の入力閾値を前記負論理入力端子の入
力闇値より低く、もしく―、前記正論理入力端子の入力
閾値を前記負論理入力端子の入力閾値より高く設定する
とと例よって、前記位置検出論理回路を構成するロジッ
クゲートが有する正論理入力端子と負論理入力端子のぞ
わそれの入力閾値に差を設けたことを特徴とする並列比
較型アナログ−デジタル変換器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58045471A JPS59171315A (ja) | 1983-03-18 | 1983-03-18 | アナログ−デジタル変換器 |
| EP84102924A EP0120424B1 (en) | 1983-03-18 | 1984-03-16 | Parallel comparison type analog to digital converter |
| DE8484102924T DE3485753T2 (de) | 1983-03-18 | 1984-03-16 | Parallelvergleichstyp analog-digitalwandler. |
| US06/590,618 US4596978A (en) | 1983-03-18 | 1984-03-19 | Parallel comparison type analog to digital converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58045471A JPS59171315A (ja) | 1983-03-18 | 1983-03-18 | アナログ−デジタル変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59171315A true JPS59171315A (ja) | 1984-09-27 |
| JPH0125449B2 JPH0125449B2 (ja) | 1989-05-17 |
Family
ID=12720299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58045471A Granted JPS59171315A (ja) | 1983-03-18 | 1983-03-18 | アナログ−デジタル変換器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4596978A (ja) |
| EP (1) | EP0120424B1 (ja) |
| JP (1) | JPS59171315A (ja) |
| DE (1) | DE3485753T2 (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4954831A (en) * | 1986-06-18 | 1990-09-04 | Ekins Robin K | Analog-to-digital converter |
| US4737766A (en) * | 1986-09-12 | 1988-04-12 | North American Philips Corporation, Signetics Division | Code converter with complementary output voltages |
| US4860011A (en) * | 1986-10-27 | 1989-08-22 | Brooktree Corporation | Flash analog-to-digital converter |
| US4712087A (en) * | 1987-02-09 | 1987-12-08 | Tektronix, Inc. | Analog-to-digital converter error correction circuit |
| US4774498A (en) * | 1987-03-09 | 1988-09-27 | Tektronix, Inc. | Analog-to-digital converter with error checking and correction circuits |
| US4745394A (en) * | 1987-04-03 | 1988-05-17 | Motorola, Inc. | Pipelined A/D converter |
| US4963874A (en) * | 1987-04-28 | 1990-10-16 | Matsushita Electric Industrial Co., Ltd. | Parallel type A/D converter |
| FR2623668B1 (fr) * | 1987-11-20 | 1990-03-09 | Thomson Composants Militaires | Convertisseur analogique-numerique rapide a structure parallele |
| US4884075A (en) * | 1988-05-19 | 1989-11-28 | Analog Devices, Inc. | Decoding circuit for flash-type analog-to-digital converter |
| US5072221A (en) * | 1988-08-04 | 1991-12-10 | Signal Processing Technologies, Inc. | Error limiting analog to digital converter |
| FR2638037B1 (fr) * | 1988-10-14 | 1994-04-08 | Thomson Hybrides Microondes | Convertisseur analogique-numerique parallele, a circuit de correction d'erreur |
| US4965579A (en) * | 1988-11-28 | 1990-10-23 | The Board Of Governors Of Wayne State University | N-bit A/D converter utilizing N comparators |
| US5119098A (en) * | 1989-06-20 | 1992-06-02 | Sony Corporation | Full flash analog-to-digital converter |
| US4928103A (en) * | 1989-09-18 | 1990-05-22 | Analog Devices, Inc. | Parallel analog-to-digital converter using 2.sup.(n-1) comparators |
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| DE59101679D1 (de) * | 1990-02-15 | 1994-06-23 | Siemens Ag | Codierschaltung. |
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| KR100703885B1 (ko) * | 2005-07-18 | 2007-04-06 | 삼성전자주식회사 | 외부 공급 전압으로부터 적응적으로 내부 전압을 발생하는장치 및 그 방법 |
| JP4407747B2 (ja) * | 2007-12-13 | 2010-02-03 | ソニー株式会社 | Ａ／ｄ変換器及び情報記録再生装置 |
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| CN112751561A (zh) * | 2019-10-31 | 2021-05-04 | 中车株洲电力机车研究所有限公司 | 单通道输入多状态输出电路和方法、车辆 |
| CN111327310A (zh) * | 2020-04-15 | 2020-06-23 | 联合华芯电子有限公司 | 一种实现多电平逻辑或运算的电路和方法 |
| CN111371448A (zh) * | 2020-04-15 | 2020-07-03 | 联合华芯电子有限公司 | 一种实现多电平逻辑异或、比同运算的电路和方法 |
| CN111431523A (zh) * | 2020-04-15 | 2020-07-17 | 联合华芯电子有限公司 | 多进制符号逻辑异或运算的实现电路、装置及方法 |
Citations (1)
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Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS4957759A (ja) * | 1972-10-02 | 1974-06-05 | ||
| FR2222800A1 (en) * | 1973-03-23 | 1974-10-18 | Thomson Csf | High performance analogue-digital converter - comprising integrated circuit modules of comparators and nor circuits |
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| US4251802A (en) * | 1977-12-28 | 1981-02-17 | Horna Otakar A | Analog to digital converter |
| JPS5658323A (en) * | 1979-10-18 | 1981-05-21 | Matsushita Electric Ind Co Ltd | Analog-digital converter |
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| US4393372A (en) * | 1982-03-08 | 1983-07-12 | Itt Industries, Inc. | Parallel analog-to-digital converter |
-
1983
- 1983-03-18 JP JP58045471A patent/JPS59171315A/ja active Granted
-
1984
- 1984-03-16 EP EP84102924A patent/EP0120424B1/en not_active Expired
- 1984-03-16 DE DE8484102924T patent/DE3485753T2/de not_active Expired - Lifetime
- 1984-03-19 US US06/590,618 patent/US4596978A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57204633A (en) * | 1981-06-10 | 1982-12-15 | Toshiba Corp | Analog-to-digital converter |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0120424A3 (en) | 1988-12-14 |
| JPH0125449B2 (ja) | 1989-05-17 |
| EP0120424A2 (en) | 1984-10-03 |
| DE3485753T2 (de) | 1992-12-24 |
| DE3485753D1 (de) | 1992-07-09 |
| EP0120424B1 (en) | 1992-06-03 |
| US4596978A (en) | 1986-06-24 |
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