JPS6230539B2 - - Google Patents
Info
- Publication number
- JPS6230539B2 JPS6230539B2 JP55086639A JP8663980A JPS6230539B2 JP S6230539 B2 JPS6230539 B2 JP S6230539B2 JP 55086639 A JP55086639 A JP 55086639A JP 8663980 A JP8663980 A JP 8663980A JP S6230539 B2 JPS6230539 B2 JP S6230539B2
- Authority
- JP
- Japan
- Prior art keywords
- decoder
- conversion
- comparator
- control circuit
- logic control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000006243 chemical reaction Methods 0.000 claims description 42
- 239000003990 capacitor Substances 0.000 claims description 19
- 230000008878 coupling Effects 0.000 claims description 6
- 238000010168 coupling process Methods 0.000 claims description 6
- 238000005859 coupling reaction Methods 0.000 claims description 6
- 101150110971 CIN7 gene Proteins 0.000 description 19
- 101150110298 INV1 gene Proteins 0.000 description 19
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 19
- 238000000034 method Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 5
- 101100508840 Daucus carota INV3 gene Proteins 0.000 description 3
- 101100286980 Daucus carota INV2 gene Proteins 0.000 description 2
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明はＡ／Ｄ変換回路に係り、特にモノリシ
ツク型Ａ／Ｄ変換回路に関する。
ツク型Ａ／Ｄ変換回路に関する。
以下、本発明の実施例を図面に基づいて説明す
る。
る。
最近ではデイジタル技術及び集積回路技術の進
歩に伴い、一つのチツプにＡ／Ｄ変換回路、Ｄ／
Ａ変換回路、CPU等が組み込まれたLSIが市販さ
れるに至つている。
歩に伴い、一つのチツプにＡ／Ｄ変換回路、Ｄ／
Ａ変換回路、CPU等が組み込まれたLSIが市販さ
れるに至つている。
本発明はこのようなLSI化に適してモノリシツ
ク型Ａ／Ｄ変換回路に関するものであり、その従
来例の構成を第１図に示す。第１図は分解能が８
ビツトのＡ／Ｄ変換回路を示し、同図において、
R1〜R256は各抵抗の各抵抗値が夫々等しいラダー
抵抗であり、その一端は接地され、他端には基準
電圧ＶREFが印加されている。そしてこのラダー
抵抗の各タツプ（28−１＝255個）から電圧が取
り出され、デコーダ１０に加えられる。
ク型Ａ／Ｄ変換回路に関するものであり、その従
来例の構成を第１図に示す。第１図は分解能が８
ビツトのＡ／Ｄ変換回路を示し、同図において、
R1〜R256は各抵抗の各抵抗値が夫々等しいラダー
抵抗であり、その一端は接地され、他端には基準
電圧ＶREFが印加されている。そしてこのラダー
抵抗の各タツプ（28−１＝255個）から電圧が取
り出され、デコーダ１０に加えられる。
また２０はアナログ入力信号ＶINと前記デコー
ダ１０のデコーダ出力ＶDAとを大小比較するコン
パレータ、３０はコンパレータ２０の比較結果に
基づいてバスライン４０を介してデコーダ１０
に、所定のアナログ信号ＶDAを出力させる為のア
ドレス信号A0〜A7（A7A6A5A4A3A2A1A0）を出力
する論理制御回路である。
ダ１０のデコーダ出力ＶDAとを大小比較するコン
パレータ、３０はコンパレータ２０の比較結果に
基づいてバスライン４０を介してデコーダ１０
に、所定のアナログ信号ＶDAを出力させる為のア
ドレス信号A0〜A7（A7A6A5A4A3A2A1A0）を出力
する論理制御回路である。
上記構成において、論理制御回路３０に外部よ
りＡ／Ｄ変換スタート指令が発せられると、該論
理制御回路３０からはアドレス信号（10000000）
２進がデコーダ１０に送出され、該デコーダ１０
は前記アドレス信号に基づいてコンパレータ２０
の一方の入力端にＶDA＝ＶREF／２に相当するア
ナログ信号を出力する。そしてコンパレータ２０
はアナログ信号ＶDAとアナログ入力ＶINとを比較
する。アナログ入力ＶINがＶIN＞ＶDAであれば上
位ビツト（以下、MSBと記す。）を１とし、次に
前記論理制御回路３０からデコーダ１０に、ＶDA
＝３／４ＶREFに相当するアドレス信号（11000000）２ 進を、またＶIN＜ＶDAであればMSBを０とし、
同様に論理制御回路３０からデコーダ１０に、Ｖ
DA＝１／４ＶREFに相当するアドレス信号（01000000） ２進を夫々出力する。
りＡ／Ｄ変換スタート指令が発せられると、該論
理制御回路３０からはアドレス信号（10000000）
２進がデコーダ１０に送出され、該デコーダ１０
は前記アドレス信号に基づいてコンパレータ２０
の一方の入力端にＶDA＝ＶREF／２に相当するア
ナログ信号を出力する。そしてコンパレータ２０
はアナログ信号ＶDAとアナログ入力ＶINとを比較
する。アナログ入力ＶINがＶIN＞ＶDAであれば上
位ビツト（以下、MSBと記す。）を１とし、次に
前記論理制御回路３０からデコーダ１０に、ＶDA
＝３／４ＶREFに相当するアドレス信号（11000000）２ 進を、またＶIN＜ＶDAであればMSBを０とし、
同様に論理制御回路３０からデコーダ１０に、Ｖ
DA＝１／４ＶREFに相当するアドレス信号（01000000） ２進を夫々出力する。
このような操作が８回繰り返され、順次MSB
から下位ビツト（以下、LSBと記す。）に至るま
での各ビツトの論理状態が決定され、最終的には
アナログ入力ＶINに合致したデイジタル出力が得
られる。
から下位ビツト（以下、LSBと記す。）に至るま
での各ビツトの論理状態が決定され、最終的には
アナログ入力ＶINに合致したデイジタル出力が得
られる。
第１図のＡ／Ｄ変換回路におけるデコーダ１０
にはマトリクススイツチ又はトウリースイツチ
（TREE SWITCH）が通常使用されるが、ここ
ではトウリースイツチを用いたデコーダの例を第
２図及び第３図に示す。第１図のＡ／Ｄ変換回路
に使用されるデコーダは第３図に示す８ビツト
の、トウリースイツチにより構成されるものであ
るが説明の便宜上、第２図に示す３ビツトのデコ
ーダに基づいて説明する。
にはマトリクススイツチ又はトウリースイツチ
（TREE SWITCH）が通常使用されるが、ここ
ではトウリースイツチを用いたデコーダの例を第
２図及び第３図に示す。第１図のＡ／Ｄ変換回路
に使用されるデコーダは第３図に示す８ビツト
の、トウリースイツチにより構成されるものであ
るが説明の便宜上、第２図に示す３ビツトのデコ
ーダに基づいて説明する。
第２図において、各抵抗値の等しいラダー抵抗
R1〜R8の一端は基準電圧ＶREFに接続され、他端
は接地されている。そして前記ラダー抵抗R1と
R2，R2とR3，…，R8とアースの各々の接続点を
n1，n2，…，n8とすれば、これらの各接続点には
スイツチS1，S2，…，S8の一端が夫々接続され、
更にスイツチS1とS2，S3とS4，S5とS6及びS7とS8
の夫々の他端は互いに接続され、夫々スイツチ
S9，S10，S11，S12の一端に接続されている。
R1〜R8の一端は基準電圧ＶREFに接続され、他端
は接地されている。そして前記ラダー抵抗R1と
R2，R2とR3，…，R8とアースの各々の接続点を
n1，n2，…，n8とすれば、これらの各接続点には
スイツチS1，S2，…，S8の一端が夫々接続され、
更にスイツチS1とS2，S3とS4，S5とS6及びS7とS8
の夫々の他端は互いに接続され、夫々スイツチ
S9，S10，S11，S12の一端に接続されている。
またスイツチS9及びS10，S11及びS12の他端は
互いに接続され、夫々スイツチS13，S14の一端に
接続されている。そしてスイツチS13，S14の他端
は互いに接続され、コンパレータ２０の一端に接
続されている。
互いに接続され、夫々スイツチS13，S14の一端に
接続されている。そしてスイツチS13，S14の他端
は互いに接続され、コンパレータ２０の一端に接
続されている。
一方、図示しない論理制御回路より出力される
３ビツトのアドレス信号A0〜A2（A2A1A0）によ
りスイツチS1，S3，S5，S7，S9，S11，S13が操作
され、反転信号０〜２（２ １ ０）によ
りスイツチS2，S4，S6，S8，S10，S12，S14が操作
される。
３ビツトのアドレス信号A0〜A2（A2A1A0）によ
りスイツチS1，S3，S5，S7，S9，S11，S13が操作
され、反転信号０〜２（２ １ ０）によ
りスイツチS2，S4，S6，S8，S10，S12，S14が操作
される。
従つて、図示しない論理制御回路よりアドレス
信号A2A1A0＝100（２進）がデコーダ１０に入力
された場合にはスイツチS13，S10，S12，S2，
S4，S6，S8がONとなり、その他のスイツチは
OFFとなるので、結局接続点n4における電圧、
即ちＶREF／２（＝ＶDA）の電圧が選択され、コ
ンパレータ２０の一方の入力端に印加され、該コ
ンパレータ２０でアナログ入力ＶINとの大小比較
が行われる。またコンパレータ２０での比較結果
がＶIN＞ＶDAであれば、A2A1A0＝（110）２進、
ＶIN＜ＶDAであればA2A1A0＝（010）２進なるア
ドレス信号が夫々論理制御回路からデコーダ１０
に入力され、その結果、接続点n2又はn6における
電圧、即ちＶDA＝３／４ＶREF、又はＶDA＝１／４ＶREF
なる 電圧が選択され、更にコンパレータ２０でアナロ
グ入力ＶINとの大小比較が行われる。
信号A2A1A0＝100（２進）がデコーダ１０に入力
された場合にはスイツチS13，S10，S12，S2，
S4，S6，S8がONとなり、その他のスイツチは
OFFとなるので、結局接続点n4における電圧、
即ちＶREF／２（＝ＶDA）の電圧が選択され、コ
ンパレータ２０の一方の入力端に印加され、該コ
ンパレータ２０でアナログ入力ＶINとの大小比較
が行われる。またコンパレータ２０での比較結果
がＶIN＞ＶDAであれば、A2A1A0＝（110）２進、
ＶIN＜ＶDAであればA2A1A0＝（010）２進なるア
ドレス信号が夫々論理制御回路からデコーダ１０
に入力され、その結果、接続点n2又はn6における
電圧、即ちＶDA＝３／４ＶREF、又はＶDA＝１／４ＶREF
なる 電圧が選択され、更にコンパレータ２０でアナロ
グ入力ＶINとの大小比較が行われる。
以上の如き操作が繰り返されて、既述の如くア
ナログ入力ＶINと一致するデイジタル出力が決定
される。
ナログ入力ＶINと一致するデイジタル出力が決定
される。
次に第３図には８ビツトの、トウリースイツチ
で構成されたデコーダが示されているが、基本的
には第２図の３ビツトのデコーダと何ら異なると
ころはない。ただラダー抵抗を構成する抵抗の数
に応じてデコーダを構成するスイツチの数が２×
（２n−１）〔但しｎは分解能を規定するビツト
数〕個だけ必要であるので、３ビツトのデコーダ
で14個で足りたものが８ビツトのデコーダでは
510個だけ必要になる。
で構成されたデコーダが示されているが、基本的
には第２図の３ビツトのデコーダと何ら異なると
ころはない。ただラダー抵抗を構成する抵抗の数
に応じてデコーダを構成するスイツチの数が２×
（２n−１）〔但しｎは分解能を規定するビツト
数〕個だけ必要であるので、３ビツトのデコーダ
で14個で足りたものが８ビツトのデコーダでは
510個だけ必要になる。
Ｄ／Ａ変換動作は第２図のデコーダと全く同様
であるので説明を省略する。
であるので説明を省略する。
以上に説明したモノリシツク型Ａ／Ｄ変換回路
では一つのICチツプでＡ／Ｄ変換回路における
ラダー抵抗の占有する空間は大きく、この為に従
来方式で高精度のＡ／Ｄ変換回路を製作する場合
にはICチツプの寸法を大幅に増大させることを
余儀なくされていた。
では一つのICチツプでＡ／Ｄ変換回路における
ラダー抵抗の占有する空間は大きく、この為に従
来方式で高精度のＡ／Ｄ変換回路を製作する場合
にはICチツプの寸法を大幅に増大させることを
余儀なくされていた。
またラダー抵抗方式のモノリシツク型Ａ／Ｄ変
換回路の精度はラダー抵抗の加工精度により左右
されるので、高精度のＡ／Ｄ変換回路を得るには
高い加工精度が必要とされ、コスト高となつてい
た。
換回路の精度はラダー抵抗の加工精度により左右
されるので、高精度のＡ／Ｄ変換回路を得るには
高い加工精度が必要とされ、コスト高となつてい
た。
本発明の目的は高精度で且つICチツプの小型
化を図つたモノリシツク型Ａ／Ｄ変換回路を提供
することにある。
化を図つたモノリシツク型Ａ／Ｄ変換回路を提供
することにある。
本発明の特徴はモノリシツク型Ａ／Ｄ変換回路
において、上位Ｎビツトを従来のラダー抵抗方式
によりＡ／Ｄ変換した後、そのＡ／Ｄ変換終了時
点におけるアナログ入力とデコーダ出力との差に
ラダー抵抗における隣接する（２M＋１）個のタ
ツプ電圧を選択的に１／２Ｍの重み付きコンデンサを介 して重畳してコンパレータに入力し（この操作を
デイザーと称す。）、該コンパレータの比較結果に
基づいて下位ＭビツトのＡ／Ｄ変換を行い、結果
として（Ｎ＋Ｍ）ビツトのＡ／Ｄ変換を行うこと
にある。
において、上位Ｎビツトを従来のラダー抵抗方式
によりＡ／Ｄ変換した後、そのＡ／Ｄ変換終了時
点におけるアナログ入力とデコーダ出力との差に
ラダー抵抗における隣接する（２M＋１）個のタ
ツプ電圧を選択的に１／２Ｍの重み付きコンデンサを介 して重畳してコンパレータに入力し（この操作を
デイザーと称す。）、該コンパレータの比較結果に
基づいて下位ＭビツトのＡ／Ｄ変換を行い、結果
として（Ｎ＋Ｍ）ビツトのＡ／Ｄ変換を行うこと
にある。
以下、本発明の実施例を第４図及至第６図に基
づいて説明する。第４図には本発明に係るモノリ
シツク型Ａ／Ｄ変換器の一実施例の構成が示され
ており、同図において、１は抵抗R1〜R256が直列
接続されたラダー抵抗であり、その一端は基準電
圧ＶREFに接続され、他端は接地されている。そ
して抵抗R1〜R256の夫々隣接する抵抗との接続点
n1，n2，…，n248〜n255からデコーダ１０へタツ
プ電圧が印加される。ここでラダー抵抗R1〜R256
の抵抗値はR1＝５／８Ｒ，R256＝３／８Ｒ，R2＝R3＝…
＝ R255＝Ｒである。R1及びR256の抵抗値が他の抵抗
R2〜R255の抵抗値と異ならしめてあるのは後述す
る如く、Ａ／Ｄ変換特性のうち直線性を上位ビツ
トと下位ビツトにおいて一致させる為である。
づいて説明する。第４図には本発明に係るモノリ
シツク型Ａ／Ｄ変換器の一実施例の構成が示され
ており、同図において、１は抵抗R1〜R256が直列
接続されたラダー抵抗であり、その一端は基準電
圧ＶREFに接続され、他端は接地されている。そ
して抵抗R1〜R256の夫々隣接する抵抗との接続点
n1，n2，…，n248〜n255からデコーダ１０へタツ
プ電圧が印加される。ここでラダー抵抗R1〜R256
の抵抗値はR1＝５／８Ｒ，R256＝３／８Ｒ，R2＝R3＝…
＝ R255＝Ｒである。R1及びR256の抵抗値が他の抵抗
R2〜R255の抵抗値と異ならしめてあるのは後述す
る如く、Ａ／Ｄ変換特性のうち直線性を上位ビツ
トと下位ビツトにおいて一致させる為である。
また２０はチヨツパ型コンパレータであり、該
コンパレータ２０はインバータINV１，INV２、
及びINV３を結合コンデンサC3を介して継続接続
され、インバータINV３の出力端は論理制御回路
３０の入力端子Ｘに接続されると共に初段のイン
バータINV１の入出力端間はトランジスタTR１
を介して接続されて構成されている。
コンパレータ２０はインバータINV１，INV２、
及びINV３を結合コンデンサC3を介して継続接続
され、インバータINV３の出力端は論理制御回路
３０の入力端子Ｘに接続されると共に初段のイン
バータINV１の入出力端間はトランジスタTR１
を介して接続されて構成されている。
更にアナログ信号が入力される入力端子CHは
トランジスタTR２、結合コンデンサC1を介して
前記インバータINV１の入力端に接続されてい
る。またデコーダ１０の出力端Ｐはトランジスタ
TR３、結合コンデンサC1を介してインバータ
INV１の入力端に接続されている。
トランジスタTR２、結合コンデンサC1を介して
前記インバータINV１の入力端に接続されてい
る。またデコーダ１０の出力端Ｐはトランジスタ
TR３、結合コンデンサC1を介してインバータ
INV１の入力端に接続されている。
一方、前記ラダー抵抗１の接続点n249，n250，
n251，n252，n253，n254，n255は夫々トランジスタ
TR４〜TR１０のソースに接続されており、該ト
ランジスタTR４〜TR１０のドレインは共通接続
され且つ結合コンデンサC2を介してインバータ
INV１の入力端に接続されている。
n251，n252，n253，n254，n255は夫々トランジスタ
TR４〜TR１０のソースに接続されており、該ト
ランジスタTR４〜TR１０のドレインは共通接続
され且つ結合コンデンサC2を介してインバータ
INV１の入力端に接続されている。
また３０は論理制御回路であり、該論理制御回
路３０はバスライン４０により前記デコーダ１０
と接続されている。そして論理制御回路３０の端
子Q1はトランジスタTR１，TR２のゲートに接
続され、端子Q2はトランジスタTR３のゲートに
接続されている。
路３０はバスライン４０により前記デコーダ１０
と接続されている。そして論理制御回路３０の端
子Q1はトランジスタTR１，TR２のゲートに接
続され、端子Q2はトランジスタTR３のゲートに
接続されている。
更に論理制御回路３０の端子D0〜D6は夫々ト
ランジスタTR４〜TR１０の各ゲートに接続され
ている。尚、トランジスタTR１〜TR１０はＥ−
MOS型トランジスタであり、結合コンデンサ
C1，C2の容量値はC1＝Ｃ，C2＝Ｃ／４の関係が
ある。一般にＭビツトのデイザー操作を行う場合
にはコンデンサC2の容量値はC2＝C1／２Mとな
る。
ランジスタTR４〜TR１０の各ゲートに接続され
ている。尚、トランジスタTR１〜TR１０はＥ−
MOS型トランジスタであり、結合コンデンサ
C1，C2の容量値はC1＝Ｃ，C2＝Ｃ／４の関係が
ある。一般にＭビツトのデイザー操作を行う場合
にはコンデンサC2の容量値はC2＝C1／２Mとな
る。
上記構成からなるＡ／Ｄ変換回路の動作を以下
に説明する。ここで第４図に示したＡ／Ｄ変換回
路は上位８ビツトを28（＝256）個の抵抗からな
るラダー抵抗１によりＡ／Ｄ変換し、下位２ビツ
トについてはアナログ入力ＶINとデコーダ１０の
デコーダ出力（８ビツト）との差を２ビツトのデ
イザーをかけてＡ／Ｄ変換するものであるが、説
明の便宜上、上位３ビツトをラダー抵抗方式によ
りＡ／Ｄ変換し、下位２ビツトをデイザーをかけ
ることによりＡ／Ｄ変換する場合の動作を第５図
に示してある。第５図において、同図Ａは論理制
御回路３０内に設けられたクロツクパルス発生器
から出力される制御動作のタイミングを決定する
基準クロツク信号である。
に説明する。ここで第４図に示したＡ／Ｄ変換回
路は上位８ビツトを28（＝256）個の抵抗からな
るラダー抵抗１によりＡ／Ｄ変換し、下位２ビツ
トについてはアナログ入力ＶINとデコーダ１０の
デコーダ出力（８ビツト）との差を２ビツトのデ
イザーをかけてＡ／Ｄ変換するものであるが、説
明の便宜上、上位３ビツトをラダー抵抗方式によ
りＡ／Ｄ変換し、下位２ビツトをデイザーをかけ
ることによりＡ／Ｄ変換する場合の動作を第５図
に示してある。第５図において、同図Ａは論理制
御回路３０内に設けられたクロツクパルス発生器
から出力される制御動作のタイミングを決定する
基準クロツク信号である。
さて外部より論理制御回路３０に第５図Ｂに示
す如く、基準クロツク信号の立上りに同期して
Ａ／Ｄ変換指令信号が入力されると、前記論理制
御回路３０は動作を開始し、まず最初にバスライ
ン４０を介してデコーダ１０に３ビツトのアドレ
ス信号（100）２進を送出する。デコーダ１０は
前記アドレス信号を受けて出力端ＰにＶDA(1)≒Ｖ
REF／２に相当するアナログ信号を出力する（第
５図Ｅ）。
す如く、基準クロツク信号の立上りに同期して
Ａ／Ｄ変換指令信号が入力されると、前記論理制
御回路３０は動作を開始し、まず最初にバスライ
ン４０を介してデコーダ１０に３ビツトのアドレ
ス信号（100）２進を送出する。デコーダ１０は
前記アドレス信号を受けて出力端ＰにＶDA(1)≒Ｖ
REF／２に相当するアナログ信号を出力する（第
５図Ｅ）。
次に論理制御回路３０の出力端Q1から第５図
Ｃに示すタイミングでクロツク信号φ１の最初の
パルスがトランジスタTR１及びTR２のゲートに
印加され、トランジスタTR１，TR２は導通状態
となる。
Ｃに示すタイミングでクロツク信号φ１の最初の
パルスがトランジスタTR１及びTR２のゲートに
印加され、トランジスタTR１，TR２は導通状態
となる。
その結果、インバータINV１の入出力端は短絡
され、該インバータINV１の入力端電圧ＶXは、
その入出力特性に基づいて一定のバイアス電圧Ｖ
Bに固定される。また、この時点でトランジスタ
TR２を介してアナログ入力ＶIN(1)が取り込ま
れ、コンデンサC1にはＱ＝Ｃ（ＶB−ＶIN(1)）な
る電荷量が充電される。従つてこの時点ではイン
バータINV１の入力端電圧ＶXはＶX＝ＶB−ＶIN
(1)である。このように初期設定された後、クロツ
ク信号φ１の最初のパルスが断たれるのでトラン
ジスタTR１，TR２は非導通状態となり、コンデ
ンサC1には前記充電電荷Ｑ＝Ｃ（ＶB−ＶIN(1)）
が保持される。
され、該インバータINV１の入力端電圧ＶXは、
その入出力特性に基づいて一定のバイアス電圧Ｖ
Bに固定される。また、この時点でトランジスタ
TR２を介してアナログ入力ＶIN(1)が取り込ま
れ、コンデンサC1にはＱ＝Ｃ（ＶB−ＶIN(1)）な
る電荷量が充電される。従つてこの時点ではイン
バータINV１の入力端電圧ＶXはＶX＝ＶB−ＶIN
(1)である。このように初期設定された後、クロツ
ク信号φ１の最初のパルスが断たれるのでトラン
ジスタTR１，TR２は非導通状態となり、コンデ
ンサC1には前記充電電荷Ｑ＝Ｃ（ＶB−ＶIN(1)）
が保持される。
次いで論理制御回路３０の端子Q2から第５図
Ｄに示すタイミングでクロツク信号φ２の最初の
パルスがトランジスタTR３のゲートに出力さ
れ、該トランジスタTR３が導通状態となるので
前記デコーダ出力ＶDA(1)がコンデンサC1の一方
の端子の電位を偏倚させることになり、前記イン
バータINV１の入力端電圧ＶXはこの時点で ＶX＝（ＶB−ＶIN(1)）＋ＶDA(1) ＝（ＶDA(1)−ＶIN(1)）＋ＶB …(1) となる。
Ｄに示すタイミングでクロツク信号φ２の最初の
パルスがトランジスタTR３のゲートに出力さ
れ、該トランジスタTR３が導通状態となるので
前記デコーダ出力ＶDA(1)がコンデンサC1の一方
の端子の電位を偏倚させることになり、前記イン
バータINV１の入力端電圧ＶXはこの時点で ＶX＝（ＶB−ＶIN(1)）＋ＶDA(1) ＝（ＶDA(1)−ＶIN(1)）＋ＶB …(1) となる。
従つてインバータINV１の増幅率をＡ、インバ
ータINV１の入力端における浮遊容量をCS、出
力端電圧をV0とすれば、 となり、比較動作が行われる。尚、以上の動作で
はトランジスタTR５〜TR１０は非導通状態にあ
り、トランジスタTR４のみ導通状態（第５図
Ｆ）にあり、コンデンサC2の一端は一定の直流
電圧で固定されるので、交流的には接地されてい
るのと等価である。
ータINV１の入力端における浮遊容量をCS、出
力端電圧をV0とすれば、 となり、比較動作が行われる。尚、以上の動作で
はトランジスタTR５〜TR１０は非導通状態にあ
り、トランジスタTR４のみ導通状態（第５図
Ｆ）にあり、コンデンサC2の一端は一定の直流
電圧で固定されるので、交流的には接地されてい
るのと等価である。
さてクロツク信号φ２のタイミングでインバー
タINV１でアナログ入力ＶIN(1)とデコーダ出力Ｖ
DA(1)との大小比較が行われ、その比較結果は更に
インバータINV２，INV３により論理レベルまで
増幅され、論理制御回路３０の入力端子Ｘに送出
される。そして前記コンパレータ２０での比較結
果がＶIN(1)＞ＶDA(1)（＝ＶREF／２）であれば、
論理制御回路３０内に設けられている逐次比較レ
ジスタの２進データの最初のMSBを“１”と決
定し、論理制御回路３０からバスライン４０を介
してデコーダ１０に３ビツトのアドレス信号
（110）２進を送出する。デコーダ１０は前記アド
レス信号を受けて出力端ＰにＶDA(2)≒３／４ＶREFに相 当するアナログ信号を出力する（第５図Ｅ）。
タINV１でアナログ入力ＶIN(1)とデコーダ出力Ｖ
DA(1)との大小比較が行われ、その比較結果は更に
インバータINV２，INV３により論理レベルまで
増幅され、論理制御回路３０の入力端子Ｘに送出
される。そして前記コンパレータ２０での比較結
果がＶIN(1)＞ＶDA(1)（＝ＶREF／２）であれば、
論理制御回路３０内に設けられている逐次比較レ
ジスタの２進データの最初のMSBを“１”と決
定し、論理制御回路３０からバスライン４０を介
してデコーダ１０に３ビツトのアドレス信号
（110）２進を送出する。デコーダ１０は前記アド
レス信号を受けて出力端ＰにＶDA(2)≒３／４ＶREFに相 当するアナログ信号を出力する（第５図Ｅ）。
そして論理制御回路３０の出力端Q1より出力
されるクロツク信号φ１の次のパルスで前述と同
様にトランジスタTR１，TR２が導通状態とな
り、アナログ入力ＶIN(2)が取り込まれて、コンデ
ンサC1にはＱ＝Ｃ（ＶB−ＶIN(2)）の電荷が充電
され、初期設定される。即ちクロツク信号φ１が
TR１，TR２のゲートに印加される毎にアナログ
入力ＶINの変動量に応じて初期設定が行われる。
されるクロツク信号φ１の次のパルスで前述と同
様にトランジスタTR１，TR２が導通状態とな
り、アナログ入力ＶIN(2)が取り込まれて、コンデ
ンサC1にはＱ＝Ｃ（ＶB−ＶIN(2)）の電荷が充電
され、初期設定される。即ちクロツク信号φ１が
TR１，TR２のゲートに印加される毎にアナログ
入力ＶINの変動量に応じて初期設定が行われる。
更にクロツク信号φ２の次のパルスでコンパレ
ータ２０でアナログ入力ＶIN(2)とデコーダ出力Ｖ
DA(2)との大小比較が行われ、その比較結果がＶIN
(2)＜ＶDA(2)である場合には論理制御回路３０に内
蔵されている逐次比較レジスタの２進データの第
２番目のMSBを“０”と決定し、前記論理制御
回路３０からデコーダ１０に３ビツトのアドレス
信号（101）２進を送出する。そしてクロツク信
号φ１の３番目のパルスでコンデンサC1の初期
設定を行い、且つクロツク信号φ２の３番目のパ
ルスでアナログ入力ＶIN(3)と前記アドレス信号に
より選択されたデコーダ出力ＶDA(3)との大小比較
が行われ、ＶIN(3)＞ＶDA(3)である場合には第３番
目のMSBを“１”とし、このビツトの論理値に
よりデイザーの方向が決定される。即ち、ラダー
方式によりＡ／Ｄ変換される上位ビツトのうちの
最後のビツトの論理値が“１”の場合には正方向
に、“０”の場合には負方向に決定される。
ータ２０でアナログ入力ＶIN(2)とデコーダ出力Ｖ
DA(2)との大小比較が行われ、その比較結果がＶIN
(2)＜ＶDA(2)である場合には論理制御回路３０に内
蔵されている逐次比較レジスタの２進データの第
２番目のMSBを“０”と決定し、前記論理制御
回路３０からデコーダ１０に３ビツトのアドレス
信号（101）２進を送出する。そしてクロツク信
号φ１の３番目のパルスでコンデンサC1の初期
設定を行い、且つクロツク信号φ２の３番目のパ
ルスでアナログ入力ＶIN(3)と前記アドレス信号に
より選択されたデコーダ出力ＶDA(3)との大小比較
が行われ、ＶIN(3)＞ＶDA(3)である場合には第３番
目のMSBを“１”とし、このビツトの論理値に
よりデイザーの方向が決定される。即ち、ラダー
方式によりＡ／Ｄ変換される上位ビツトのうちの
最後のビツトの論理値が“１”の場合には正方向
に、“０”の場合には負方向に決定される。
またクロツク信号φ２は３番目のパルスの立上
り時点以降、デイザー操作によりLSBの論理値が
決定されるまで論理“１”状態となる。その結
果、トランジスタTR３は導通状態を持続し、イ
ンバータINV１の入力端電圧ＶXはデイザー操作
が行われる直前には （＝ＶX3と置く。） となり、この電圧ＶX3がインバータINV１の入力
端で保持されている状態で、更に以下に述べるデ
イザー操作によりコンデンサC1に対して1/4の重
みを付したコンデンサC2を介して前記インバー
タINV１の入力端に電圧が供給される。
り時点以降、デイザー操作によりLSBの論理値が
決定されるまで論理“１”状態となる。その結
果、トランジスタTR３は導通状態を持続し、イ
ンバータINV１の入力端電圧ＶXはデイザー操作
が行われる直前には （＝ＶX3と置く。） となり、この電圧ＶX3がインバータINV１の入力
端で保持されている状態で、更に以下に述べるデ
イザー操作によりコンデンサC1に対して1/4の重
みを付したコンデンサC2を介して前記インバー
タINV１の入力端に電圧が供給される。
即ち、前記デイザー方向を決定するアナログ入
力ＶIN(3)とデコーダ出力ＶDA(3)との大小比較が行
われた後に前記論理制御回路３０の端子G0から
トランジスタTR４のゲートに出力されていたゲ
ート信号が断たれ、この時点ではトランジスタ
TR４〜TR１０の各ゲートへは何れもゲート信号
が印加されない状態にある。
力ＶIN(3)とデコーダ出力ＶDA(3)との大小比較が行
われた後に前記論理制御回路３０の端子G0から
トランジスタTR４のゲートに出力されていたゲ
ート信号が断たれ、この時点ではトランジスタ
TR４〜TR１０の各ゲートへは何れもゲート信号
が印加されない状態にある。
次に論理制御回路３０の端子G2からクロツク
信号φ２と同じタイミングでゲート信号がトラン
ジスタTR６のゲートに印加され、ラダー抵抗１
の接続点n251における電圧がコンデンサC2を介し
てインバータINV１の入力端に印加される（第５
図Ｇ）。
信号φ２と同じタイミングでゲート信号がトラン
ジスタTR６のゲートに印加され、ラダー抵抗１
の接続点n251における電圧がコンデンサC2を介し
てインバータINV１の入力端に印加される（第５
図Ｇ）。
即ち、コンデンサC2を介してインバータINV１
の入力端に印加される電圧ΔV1は、前記ラダー
抵抗１の接続点n251，n253における電圧を夫々
V251，V253とし、３ビツトの1LSBに相当する電
圧をＶLSBとすれば、 ΔV1＝V251−V253 ＝2VLSB（＝２×ＶＲＥＦ／２３） となり、それ故インバータLNV１の入力端電圧
ＶX4は、 となる。従つてインバータINV１の出力端電圧
V04は となり、コンパレータ２０における比較動作の結
果、ＶIN＜ＶDA＋１／２ＶLSBと判定された場合には前 記逐次比較レジスタの２進データの４ビツト目を
“０”とする。
の入力端に印加される電圧ΔV1は、前記ラダー
抵抗１の接続点n251，n253における電圧を夫々
V251，V253とし、３ビツトの1LSBに相当する電
圧をＶLSBとすれば、 ΔV1＝V251−V253 ＝2VLSB（＝２×ＶＲＥＦ／２３） となり、それ故インバータLNV１の入力端電圧
ＶX4は、 となる。従つてインバータINV１の出力端電圧
V04は となり、コンパレータ２０における比較動作の結
果、ＶIN＜ＶDA＋１／２ＶLSBと判定された場合には前 記逐次比較レジスタの２進データの４ビツト目を
“０”とする。
次に論理制御回路３０の端子G1からトランジ
スタTR５のゲート信号が送出され、インバータ
INV１の入力端には ΔV2＝V252−V253＝ＶLSB なる電圧ΔV2がコンデンサC2を介して印加され
る。従つて、インバータINV１の入力端電圧ＶX5
は となり、出力端電圧V05は となる。コンパレータ２０における比較動作の結
果ＶIN＞ＶDA＋ＶＬＳＢ／４と判定された場合には前記 逐次比較レジスタの２進データのLSBを“１”と
し、Ａ／Ｄ変換データを“10101”としてＡ／Ｄ
変換を終了する。
スタTR５のゲート信号が送出され、インバータ
INV１の入力端には ΔV2＝V252−V253＝ＶLSB なる電圧ΔV2がコンデンサC2を介して印加され
る。従つて、インバータINV１の入力端電圧ＶX5
は となり、出力端電圧V05は となる。コンパレータ２０における比較動作の結
果ＶIN＞ＶDA＋ＶＬＳＢ／４と判定された場合には前記 逐次比較レジスタの２進データのLSBを“１”と
し、Ａ／Ｄ変換データを“10101”としてＡ／Ｄ
変換を終了する。
以上の説明では上位３ビツトを従来のラダー抵
抗方式によりＡ／Ｄ変換した後、アナログ入力Ｖ
INとデコーダ出力ＶDA(3)との差を２ビツトのデイ
ザーをかけてＡ／Ｄ変換した場合について述べた
が、上位８ビツトをラダー抵抗方式でＡ／Ｄ変換
した後、同様に下位２ビツトにデイザーをかける
場合もＡ／Ｄ変換動作は全く同様である。
抗方式によりＡ／Ｄ変換した後、アナログ入力Ｖ
INとデコーダ出力ＶDA(3)との差を２ビツトのデイ
ザーをかけてＡ／Ｄ変換した場合について述べた
が、上位８ビツトをラダー抵抗方式でＡ／Ｄ変換
した後、同様に下位２ビツトにデイザーをかける
場合もＡ／Ｄ変換動作は全く同様である。
以上に説明した如く本実施例によればチツプサ
イズが従来のラダー方式の８ビツトＡ／Ｄ変換回
路と同一で且つ10ビツトの精度のモノリシツク型
Ａ／Ｄ変換回路を実現することが可能となる。
イズが従来のラダー方式の８ビツトＡ／Ｄ変換回
路と同一で且つ10ビツトの精度のモノリシツク型
Ａ／Ｄ変換回路を実現することが可能となる。
次に第６図に本発明に係るモノリシツク型Ａ／
Ｄ変換回路のＡ／Ｄ変換特性を示す。同図は上位
２ビツトを従来のラダー抵抗方式でＡ／Ｄ変換し
た後、下位２ビツトをデイザーをかけることによ
りＡ／Ｄ変換する場合の特性例である。同図にお
いて横軸はアナログ入力ＶINを、縦軸はデイジタ
ル出力ＶBD（逐次比較レジスタの２進データ）を
示しており、実線の階段状曲線S1は上位２ビツト
のラダー抵抗方式によるＡ／Ｄ変換特性、実線の
階段状曲線S2はデイザー方式による下位２ビツト
のＡ／Ｄ変換特性であり、更に破線の階段状曲線
S3は前記曲線S2と直線性を一致させる為に曲線S1
を左方向に１／１６ＶREF（抵抗値に換算してＲ／８） だけ平行移動させたＡ／Ｄ変換特性である。
Ｄ変換回路のＡ／Ｄ変換特性を示す。同図は上位
２ビツトを従来のラダー抵抗方式でＡ／Ｄ変換し
た後、下位２ビツトをデイザーをかけることによ
りＡ／Ｄ変換する場合の特性例である。同図にお
いて横軸はアナログ入力ＶINを、縦軸はデイジタ
ル出力ＶBD（逐次比較レジスタの２進データ）を
示しており、実線の階段状曲線S1は上位２ビツト
のラダー抵抗方式によるＡ／Ｄ変換特性、実線の
階段状曲線S2はデイザー方式による下位２ビツト
のＡ／Ｄ変換特性であり、更に破線の階段状曲線
S3は前記曲線S2と直線性を一致させる為に曲線S1
を左方向に１／１６ＶREF（抵抗値に換算してＲ／８） だけ平行移動させたＡ／Ｄ変換特性である。
以上に説明した如く、本発明によれば小型化を
図つた高精度のモノリシツク型Ａ／Ｄ変換回路が
実現できる。
図つた高精度のモノリシツク型Ａ／Ｄ変換回路が
実現できる。
第１図はモノリシツク型Ａ／Ｄ変換回路の従来
例の構成を示すブロツク図、第２図及び第３図は
デコーダの具体的構成を示す図、第４図は本発明
に係るモノリシツク型Ａ／Ｄ変換回路の構成を示
す回路図、第５図は第４図に示すＡ／Ｄ変換回路
の動作状態を説明する為のタイミングチヤート、
第６図は第４図に示すＡ／Ｄ変換回路のＡ／Ｄ変
換特性図である。 １０……デコーダ、２０……コンパレータ、３
０……論理制御回路、R1〜R256……ラダー抵抗、
C1，C2……コンデンサ、φ１，φ２……クロツ
ク信号、A0〜A7……アドレス信号。
例の構成を示すブロツク図、第２図及び第３図は
デコーダの具体的構成を示す図、第４図は本発明
に係るモノリシツク型Ａ／Ｄ変換回路の構成を示
す回路図、第５図は第４図に示すＡ／Ｄ変換回路
の動作状態を説明する為のタイミングチヤート、
第６図は第４図に示すＡ／Ｄ変換回路のＡ／Ｄ変
換特性図である。 １０……デコーダ、２０……コンパレータ、３
０……論理制御回路、R1〜R256……ラダー抵抗、
C1，C2……コンデンサ、φ１，φ２……クロツ
ク信号、A0〜A7……アドレス信号。
Claims (1)
- 【特許請求の範囲】 １ 基準電圧に並列に接続される、２N個の直列
接続されたラダー抵抗と、該ラダー抵抗の各接続
点の出力を取り込み、アドレス信号に基づいて
Ｄ／Ａ変換するデコーダと、アナログ入力と前記
デコーダ出力とを夫々、スイツチング素子を介し
て共通接続し且つ結合コンデンサを介して取り込
み、大小比較するコンパレータと、交互にスイツ
チングさせる為の制御信号を前記スイツチング素
子に送出し且つ前記コンパレータの比較結果に基
づいて前記デコーダにアドレス信号を送出する論
理制御回路とを具備するモノリシツク型Ａ／Ｄ変
換回路において、前記ラダー抵抗における隣接す
る（２M＋１）個の接続点を各々、スイツチング
素子群を介して共通接続し且つ１／２Ｍの重み付きコン デンサを介して前記コンパレータの入力端に接続
すると共に、前記論理制御回路が通常は前記スイ
ツチング素子群のうち特定のスイツチング素子の
み導通状態にし且つ上位ＮビツトのＡ／Ｄ変換終
了時以降は前記スイツチング素子群の各素子を選
択的に導通状態にする為の制御信号を前記スイツ
チング素子群に送出することにより（Ｎ＋Ｍ）ビ
ツトのＡ／Ｄ変換を行うことを特徴とするモノリ
シツク型Ａ／Ｄ変換回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8663980A JPS5713813A (en) | 1980-06-27 | 1980-06-27 | Monolithic analog-to-digital converting circuit |
| GB8119350A GB2079080B (en) | 1980-06-27 | 1981-06-23 | Analogue to digital converter |
| DE3125250A DE3125250C2 (de) | 1980-06-27 | 1981-06-26 | Analog/Digital-Umsetzer |
| US06/277,609 US4523180A (en) | 1980-06-27 | 1981-06-26 | Analog to digital converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8663980A JPS5713813A (en) | 1980-06-27 | 1980-06-27 | Monolithic analog-to-digital converting circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5713813A JPS5713813A (en) | 1982-01-23 |
| JPS6230539B2 true JPS6230539B2 (ja) | 1987-07-02 |
Family
ID=13892584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8663980A Granted JPS5713813A (en) | 1980-06-27 | 1980-06-27 | Monolithic analog-to-digital converting circuit |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4523180A (ja) |
| JP (1) | JPS5713813A (ja) |
| DE (1) | DE3125250C2 (ja) |
| GB (1) | GB2079080B (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59193621A (ja) * | 1983-04-18 | 1984-11-02 | Toshiba Corp | デジタル−アナログ変換回路 |
| JPS61112414A (ja) * | 1984-11-06 | 1986-05-30 | Nec Corp | 自動レベル制御回路 |
| JPH01306868A (ja) * | 1988-06-06 | 1989-12-11 | Canon Inc | 画像形成装置 |
| JP2598138B2 (ja) * | 1989-10-31 | 1997-04-09 | 株式会社東芝 | Ｄ／ａ変換器 |
| US5182560A (en) * | 1989-12-22 | 1993-01-26 | Texas Instruments Incorporated | Analog-to-digital converter for high speed low power applications |
| US5079552A (en) * | 1990-01-11 | 1992-01-07 | U.S. Philips Corporation | Digital-to-analog converter |
| JPH06311039A (ja) * | 1993-04-21 | 1994-11-04 | Nippon Philips Kk | デジタル／アナログ変換器 |
| JPH07106969A (ja) * | 1993-10-06 | 1995-04-21 | Mitsubishi Electric Corp | アナログ／デジタル変換器 |
| US5638072A (en) * | 1994-12-07 | 1997-06-10 | Sipex Corporation | Multiple channel analog to digital converter |
| US5861829A (en) | 1997-04-28 | 1999-01-19 | Marvell Technology Group, Ltd. | High-speed, low power, medium resolution analog-to-digital converter and method of stabilization |
| US6931245B2 (en) * | 2002-08-09 | 2005-08-16 | Norsat International Inc. | Downconverter for the combined reception of linear and circular polarization signals from collocated satellites |
| DE102014210660A1 (de) * | 2014-06-04 | 2015-12-17 | Siemens Aktiengesellschaft | Eingangsschaltung zur Verarbeitung eines analogen Eingangssignals in Form eines analogen Messsignals mit einem aufmodulierten Zusatzsignal und Verfahren zum Betrieb einer solchen Eingangsschaltung |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3676702A (en) * | 1971-01-04 | 1972-07-11 | Rca Corp | Comparator circuit |
-
1980
- 1980-06-27 JP JP8663980A patent/JPS5713813A/ja active Granted
-
1981
- 1981-06-23 GB GB8119350A patent/GB2079080B/en not_active Expired
- 1981-06-26 US US06/277,609 patent/US4523180A/en not_active Expired - Lifetime
- 1981-06-26 DE DE3125250A patent/DE3125250C2/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5713813A (en) | 1982-01-23 |
| GB2079080B (en) | 1984-08-08 |
| DE3125250C2 (de) | 1986-09-25 |
| US4523180A (en) | 1985-06-11 |
| GB2079080A (en) | 1982-01-13 |
| DE3125250A1 (de) | 1982-05-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4638303A (en) | Digital-analog converter | |
| EP0537304B1 (en) | Analog to digital converter | |
| US4831381A (en) | Charge redistribution A/D converter with reduced small signal error | |
| JP2744021B2 (ja) | 差分形アナログ・ディジタル変換器及びアナログ・ディジタル変換方法 | |
| US4647903A (en) | Successive approximation analog-to-digital converter | |
| JPS6326926B2 (ja) | ||
| JPH06152420A (ja) | アナログ／ディジタル変換器 | |
| JPH06343045A (ja) | レール・ツー・レール基準電圧範囲および入力電圧範囲を備えた高精度アナログ／デジタル変換器 | |
| JPS6230539B2 (ja) | ||
| US4873525A (en) | Compact R segment D/A converter | |
| JPS6161578B2 (ja) | ||
| JPH0519848B2 (ja) | ||
| US4843393A (en) | D/A converter | |
| JPH04297130A (ja) | アナログデジタル変換器 | |
| JP2001156640A (ja) | ディジタル／アナログ変換器 | |
| JP3166603B2 (ja) | Ｄ／ａ変換器 | |
| JP3104952B2 (ja) | アナログ・ディジタル変換器及びそれを搭載したマイクロコンピュータ | |
| US6346906B1 (en) | Thermometric-binary code conversion method, conversion circuit therefor and encoder element circuits used therefor | |
| JP2002314419A (ja) | Ａ／ｄ変換回路 | |
| JP3088343B2 (ja) | 逐次比較型ａｄコンバ−タ | |
| JP2775774B2 (ja) | Ａｄ変換回路 | |
| JP2721450B2 (ja) | アナログ−デジタル変換回路 | |
| JPH09266446A (ja) | アナログ・デジタル変換器及びそれを内蔵したシングルチップ・マイクロコンピュータ | |
| JPH0225295B2 (ja) | ||
| JP2548187B2 (ja) | アナログ・デジタル変換器 |