JP2548187B2 - アナログ・デジタル変換器 - Google Patents
アナログ・デジタル変換器Info
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、アナログ信号をデジタル信号に変換するア
ナログ・デジタル変換器に関するものである。
ナログ・デジタル変換器に関するものである。
従来の技術 近年、アナログ・デジタル変換器はCMOSで構成され、
デジタル回路と同一ICチップ上に集積されることが多く
なりつつある。
デジタル回路と同一ICチップ上に集積されることが多く
なりつつある。
以下図面を参照しながら、上述した従来のアナログ・
デジタル変換器の一例について説明する。第３図、第４
図（ａ）〜（ｆ）は、従来のデジタル・アナログ変換器
の構成と動作を示すものである。第３図において、１は
反転増巾器、S0は、第０スイッチ、C3〜C5は第１のコン
デンサ群、C1〜C2は第２のコンデンサ群、S3〜S5は第１
のスイッチ群、S1〜S2は第２のスイッチ群、VRは第２の
基準電圧源、V1Nはアナログ信号を入力する入力信号端
子、R,2Rは分圧器、３は逐次比較ロジック回路であり、
入力アナログ信号をデジタル信号D0に変換し出力する。
デジタル変換器の一例について説明する。第３図、第４
図（ａ）〜（ｆ）は、従来のデジタル・アナログ変換器
の構成と動作を示すものである。第３図において、１は
反転増巾器、S0は、第０スイッチ、C3〜C5は第１のコン
デンサ群、C1〜C2は第２のコンデンサ群、S3〜S5は第１
のスイッチ群、S1〜S2は第２のスイッチ群、VRは第２の
基準電圧源、V1Nはアナログ信号を入力する入力信号端
子、R,2Rは分圧器、３は逐次比較ロジック回路であり、
入力アナログ信号をデジタル信号D0に変換し出力する。
以上のように構成されたアナログ・デジタル変換器に
ついて以下にその動作を説明する。
ついて以下にその動作を説明する。
先ず、サンプルモードでは第０スイッチは閉じ、第１
のスイッチ群は入力信号端子V1Nを選択接続し、第２の
スイッチ群は第１の基準電圧源（グランド）に接続され
る。反転増巾器１は入力スレッショルド電圧をVTで平衡
する。コンデンサC4の容量を２、同じくC1〜C3,C5の容
量を１、入力信号電圧V1Nとすると、コンデンサC1〜C5
に蓄えられる総電荷量Q0は、 Q0＝（C1＋C2＋C3＋C4＋C5）VT −（C3＋C4＋C5）V1N＝6VT−4V1N ……（１） となる。
のスイッチ群は入力信号端子V1Nを選択接続し、第２の
スイッチ群は第１の基準電圧源（グランド）に接続され
る。反転増巾器１は入力スレッショルド電圧をVTで平衡
する。コンデンサC4の容量を２、同じくC1〜C3,C5の容
量を１、入力信号電圧V1Nとすると、コンデンサC1〜C5
に蓄えられる総電荷量Q0は、 Q0＝（C1＋C2＋C3＋C4＋C5）VT −（C3＋C4＋C5）V1N＝6VT−4V1N ……（１） となる。
次に、逐次比較ロジック回路３は、デジタル信号D0の
最上位ビットを決定する為に、第０スイッチS0を開き、
スイッチS4を第２の基準電圧源に接続し、スイッチS1〜
S3,S5をグランドに接続する。この時、反転増幅器１の
入力電圧VXは、総電荷不変なので、 Q0＝（C1＋C2＋C3＋C4＋C5）VX−C4VR ＝6VX−2VR ……（２） を満す。故に、（１），（２）式より、 となり、入力電圧V1Nが第２の基準電圧VRの1/2より高け
れば、VX＜VTとなり、反転増巾器１の出力はハイとな
る。逆に低くければ、出力はローとなり、このレベルは
逐次比較ロジック回路３にラッチされ、出力デジタル信
号D0の最上位ビットとなると同時に、以降のスイッチS4
の接続をハイであればそのまま、ローであればグランド
に固定する。
最上位ビットを決定する為に、第０スイッチS0を開き、
スイッチS4を第２の基準電圧源に接続し、スイッチS1〜
S3,S5をグランドに接続する。この時、反転増幅器１の
入力電圧VXは、総電荷不変なので、 Q0＝（C1＋C2＋C3＋C4＋C5）VX−C4VR ＝6VX−2VR ……（２） を満す。故に、（１），（２）式より、 となり、入力電圧V1Nが第２の基準電圧VRの1/2より高け
れば、VX＜VTとなり、反転増巾器１の出力はハイとな
る。逆に低くければ、出力はローとなり、このレベルは
逐次比較ロジック回路３にラッチされ、出力デジタル信
号D0の最上位ビットとなると同時に、以降のスイッチS4
の接続をハイであればそのまま、ローであればグランド
に固定する。
次に２ビット目を決定する為に、スイッチS3が第２の
基準電圧源VRに接続され、他のスイッチは、もとのまま
となる。今、 と仮定すれば、この時の反転増巾器１の入力電圧VXは、 Ｑ＝（C1＋C2＋C3＋C4＋C5）VX−C4VR ＝6VX−VR ……（４） を満すので、（１），（２）式より、 となり、 であれば、反転増巾器の出力はハイに逆であればローに
なり、逐次比較ロジック回路３はこのハイレベルをラッ
チして２ビット目出力すると同時にスイッチS3の接続を
S4と同様にして固定する。
基準電圧源VRに接続され、他のスイッチは、もとのまま
となる。今、 と仮定すれば、この時の反転増巾器１の入力電圧VXは、 Ｑ＝（C1＋C2＋C3＋C4＋C5）VX−C4VR ＝6VX−VR ……（４） を満すので、（１），（２）式より、 となり、 であれば、反転増巾器の出力はハイに逆であればローに
なり、逐次比較ロジック回路３はこのハイレベルをラッ
チして２ビット目出力すると同時にスイッチS3の接続を
S4と同様にして固定する。
３ビット目の決定は、スイッチS2を第２の基準電圧VR
の1/2に接続することによってなされる。この電圧はR,2
Rの抵抗網で構成される分圧器が発生する。今、 と仮定すれば、S3はグランドに接続されているので、 が成立し、反転増巾器１の入力電圧VXは、 となり、 ならば、反転増巾器の出力はハイに、逆ならローにな
り、３ビット目出力値が決定される。
の1/2に接続することによってなされる。この電圧はR,2
Rの抵抗網で構成される分圧器が発生する。今、 と仮定すれば、S3はグランドに接続されているので、 が成立し、反転増巾器１の入力電圧VXは、 となり、 ならば、反転増巾器の出力はハイに、逆ならローにな
り、３ビット目出力値が決定される。
最下位ビットも同様にして、S1を第２の基準電圧源VR
の1/4の電圧に接続することにより決定される。今、 であれば、 となり、 が成立し、 ならば、反転送幅器の出力はハイに、逆ならばローにな
り、最下位ビットが決定される。
の1/4の電圧に接続することにより決定される。今、 であれば、 となり、 が成立し、 ならば、反転送幅器の出力はハイに、逆ならばローにな
り、最下位ビットが決定される。
発明が解決しようとする問題点 しかしながら上記のような構成では、ｎビットのアナ
ログ・デジタル変換器を構成するのに、ｎ＋１コのコン
デンサとスイッチの組を必要とし、回路規模が大きくな
ると云う問題点を有していた。
ログ・デジタル変換器を構成するのに、ｎ＋１コのコン
デンサとスイッチの組を必要とし、回路規模が大きくな
ると云う問題点を有していた。
本発明は、上記問題点に鑑み、ｎコのコンデンサとス
イッチの組で構成されるｎビットのアナログ・デジタル
変換器を提供するものである。
イッチの組で構成されるｎビットのアナログ・デジタル
変換器を提供するものである。
問題点を解決するための手段 上記問題点を解決するために本発明のアナログ・デジ
タル変換器は、反転増幅器と、その入出力端子間に接続
された第０スイッチと、各々の一端が前記反転増幅器の
入力端に接続され単位容量及びその２のべき乗倍の容量
を持つ２以上の複数のコンデンサからなる第１のコンデ
ンサ群と、同じく一端が前記反転増幅器の入力端に接続
され各々単位容量を持つ２以上の複数のコンデンサから
なる第２のコンデンサ群と、前記第１のコンデンサ群の
他端を第１の基準電圧源又は第２の基準電圧源又は入力
信号端子のいずれかに接続する第１のスイッチ群と、前
記第２のコンデンサ群の他端を各第１の基準電圧源又は
第２の基準電圧の２のべき乗分の１の電圧源のどちらか
に接続する第２のスイッチ群と、前記第２の基準電圧源
からその２のべき乗分の１の電圧を発生して前記第２の
スイッチ群に供給する分圧器と、前記反転増幅器の出力
を入力して前記第０スイッチと第１のスイッチ群と第２
のスイッチ群とを逐次開閉して入力信号をデジタル信号
に変換し出力する逐次比較ロジック回路とよりなり、前
記第２のスイッチ群の内の任意の１つは、第２の基準電
圧の２のべき乗分の１の電圧源又は第１の基準電圧源の
外に前記入力信号端子のいずれかを選択するように構成
したものである。
タル変換器は、反転増幅器と、その入出力端子間に接続
された第０スイッチと、各々の一端が前記反転増幅器の
入力端に接続され単位容量及びその２のべき乗倍の容量
を持つ２以上の複数のコンデンサからなる第１のコンデ
ンサ群と、同じく一端が前記反転増幅器の入力端に接続
され各々単位容量を持つ２以上の複数のコンデンサから
なる第２のコンデンサ群と、前記第１のコンデンサ群の
他端を第１の基準電圧源又は第２の基準電圧源又は入力
信号端子のいずれかに接続する第１のスイッチ群と、前
記第２のコンデンサ群の他端を各第１の基準電圧源又は
第２の基準電圧の２のべき乗分の１の電圧源のどちらか
に接続する第２のスイッチ群と、前記第２の基準電圧源
からその２のべき乗分の１の電圧を発生して前記第２の
スイッチ群に供給する分圧器と、前記反転増幅器の出力
を入力して前記第０スイッチと第１のスイッチ群と第２
のスイッチ群とを逐次開閉して入力信号をデジタル信号
に変換し出力する逐次比較ロジック回路とよりなり、前
記第２のスイッチ群の内の任意の１つは、第２の基準電
圧の２のべき乗分の１の電圧源又は第１の基準電圧源の
外に前記入力信号端子のいずれかを選択するように構成
したものである。
作用 本発明は上記した構成によって、第１のコンデンサ群
内の単位容量のコンデンサと第２のコンデンサ群内の１
つのコンデンサとを共用してコンデンサの数を減らし、
ｎ個のコンデンサでｎビットのアナログ・デジタル変換
器を実現している。
内の単位容量のコンデンサと第２のコンデンサ群内の１
つのコンデンサとを共用してコンデンサの数を減らし、
ｎ個のコンデンサでｎビットのアナログ・デジタル変換
器を実現している。
実施例 以下本発明の一実施例のアナログ・デジタル変換器に
ついて、図面を参照しながら説明する。
ついて、図面を参照しながら説明する。
第１図は本発明の一実施例におけるアナログ・デジタ
ル変換器の構成を示すものである。第１図において、各
部の構成はほぼ第３図と同じなので、異なる部分のみ説
明する。第１のコンデンサ群はC3〜C4からなり、第２の
コンデンサ群はC1〜C2からなる。同様に第１のスイッチ
群はS3〜S4からなり、第２のスイッチ群はS1〜S2からな
る。コンデンサC1〜C4の容量は各々、１、１、１、２と
する。
ル変換器の構成を示すものである。第１図において、各
部の構成はほぼ第３図と同じなので、異なる部分のみ説
明する。第１のコンデンサ群はC3〜C4からなり、第２の
コンデンサ群はC1〜C2からなる。同様に第１のスイッチ
群はS3〜S4からなり、第２のスイッチ群はS1〜S2からな
る。コンデンサC1〜C4の容量は各々、１、１、１、２と
する。
以上のように構成されたアナログ・デジタル変換器に
ついて、以下第１図及び第２図（ａ）〜（ｅ）を用いて
その動作を説明する。第２図（ａ）〜（ｅ）は、第１図
に示すアナログ・デジタル変換器の動作を示すタイミン
グ図である。
ついて、以下第１図及び第２図（ａ）〜（ｅ）を用いて
その動作を説明する。第２図（ａ）〜（ｅ）は、第１図
に示すアナログ・デジタル変換器の動作を示すタイミン
グ図である。
まず、第０スイッチが閉じられ第１のスイッチ群が入
力信号端子Vinに接続され、第２のスイッチ群が第１の
基準電圧源（グランド）に接続され、サンプル・モード
となる。この時の反転増幅器の入力電圧はスレッショル
ド電圧VTとなり、C1〜C4に蓄えられる総電荷量Q0は、 Q0＝(C1＋C2＋C3＋C4)VT−(C2＋C3＋C4)Vin＝5VT−4Vin
……（10） となる。
力信号端子Vinに接続され、第２のスイッチ群が第１の
基準電圧源（グランド）に接続され、サンプル・モード
となる。この時の反転増幅器の入力電圧はスレッショル
ド電圧VTとなり、C1〜C4に蓄えられる総電荷量Q0は、 Q0＝(C1＋C2＋C3＋C4)VT−(C2＋C3＋C4)Vin＝5VT−4Vin
……（10） となる。
次に逐次比較ロジック回路は、出力デジタル信号D0の
最上位ビットを決定するために、第０スイッチを開きス
イッチS4を第２の基準電圧源VRに接続し残りのスイッチ
S1〜S3をグランドに接続する。この時、反転増幅器１の
入力電圧Vxは、 Q0＝（C1＋C2＋C3＋C4）Vx−C4＊VR ＝5Vx−2VR ……（11） を満たす。故に（10）、（11）式より、 Vx＝（VR/2−Vin）＊4/5＋VT ……（12） となり、入力電圧Vinが第２の基準電圧VRの1/2より大き
いか小さいかにより反転増幅器の出力レベルはハイ又は
ローになり、それによって逐次比較ロジック回路は出力
信号D0の最上位ビットを決定する。今Vin＜VR/2と仮定
すれば、スイッチS4はグランドに固定され、出力信号D0
の最上位ビットは０となる。
最上位ビットを決定するために、第０スイッチを開きス
イッチS4を第２の基準電圧源VRに接続し残りのスイッチ
S1〜S3をグランドに接続する。この時、反転増幅器１の
入力電圧Vxは、 Q0＝（C1＋C2＋C3＋C4）Vx−C4＊VR ＝5Vx−2VR ……（11） を満たす。故に（10）、（11）式より、 Vx＝（VR/2−Vin）＊4/5＋VT ……（12） となり、入力電圧Vinが第２の基準電圧VRの1/2より大き
いか小さいかにより反転増幅器の出力レベルはハイ又は
ローになり、それによって逐次比較ロジック回路は出力
信号D0の最上位ビットを決定する。今Vin＜VR/2と仮定
すれば、スイッチS4はグランドに固定され、出力信号D0
の最上位ビットは０となる。
次に、第２ビット目を決定するためにスイッチS3が第
２の基準電圧源VRに接続され、外のスイッチはそのまま
となる。この時の反転増幅器の入力電圧Vxは、 Q0＝（C1＋C2＋C3＋C4）Vx−C3＊VR ＝5Vx−VR ……（13） を満たすので Vx＝（VR/4−Vin）＊4/5＋VT ……（14） となり、VinがVR/4より大きいか小さいかによって反転
増幅器の出力レベルが決定し、第２ビット目の値が定め
られる。今Vin＜VR/4とすれば、第２ビット目は０とな
りスイッチS3はグランドに固定される。
２の基準電圧源VRに接続され、外のスイッチはそのまま
となる。この時の反転増幅器の入力電圧Vxは、 Q0＝（C1＋C2＋C3＋C4）Vx−C3＊VR ＝5Vx−VR ……（13） を満たすので Vx＝（VR/4−Vin）＊4/5＋VT ……（14） となり、VinがVR/4より大きいか小さいかによって反転
増幅器の出力レベルが決定し、第２ビット目の値が定め
られる。今Vin＜VR/4とすれば、第２ビット目は０とな
りスイッチS3はグランドに固定される。
同様にして第３ビット目の決定の際には、スイッチS2
が分圧器から供給される第２の基準電圧の２分の１の電
圧源に接続される。この時の反転増幅器の入力電圧Vxは Q0＝（C1＋C2＋C3＋C4）Vx−C2＊VR/2 ＝5Vx−VR/2 ……（15） を満たし、 Vx＝（VR/8−Vin）＊4/5＋VT ……（16） となる。今Vin＜VR/8とすれば第３ビット目は０とな
り、スイッチS2はローに固定される。
が分圧器から供給される第２の基準電圧の２分の１の電
圧源に接続される。この時の反転増幅器の入力電圧Vxは Q0＝（C1＋C2＋C3＋C4）Vx−C2＊VR/2 ＝5Vx−VR/2 ……（15） を満たし、 Vx＝（VR/8−Vin）＊4/5＋VT ……（16） となる。今Vin＜VR/8とすれば第３ビット目は０とな
り、スイッチS2はローに固定される。
最下位ビットは、スイッチS1を第２の基準電圧の４分
の１の電圧源VR/4に接続することにより決定される。こ
の時、 Q0＝（C1＋C2＋C3＋C4）Vx−C1＊VR/4 ＝5Vx−VR/4 ……（17） が成立し、 Vx＝（VR/16−Vin）＊4/5＋VT ……（18） となる。VinがVR/16より大きいか小さいかにより最下位
ビットが決定される。
の１の電圧源VR/4に接続することにより決定される。こ
の時、 Q0＝（C1＋C2＋C3＋C4）Vx−C1＊VR/4 ＝5Vx−VR/4 ……（17） が成立し、 Vx＝（VR/16−Vin）＊4/5＋VT ……（18） となる。VinがVR/16より大きいか小さいかにより最下位
ビットが決定される。
以上のように本実施例によれば、第２のスイッチ群の
内の任意の１つを、第２の基準電圧源のべき乗分の１の
電圧源又は第１の基準電圧源の外に入力信号端子のいず
れかを選択するように構成することにより、コンデンサ
の数を減らすことを可能にしている。
内の任意の１つを、第２の基準電圧源のべき乗分の１の
電圧源又は第１の基準電圧源の外に入力信号端子のいず
れかを選択するように構成することにより、コンデンサ
の数を減らすことを可能にしている。
尚、本実施例ではｎ＝４ビットの場合を示したが、ｎ
は一般に何ビットでも良い。
は一般に何ビットでも良い。
又、本発明のアナログ・デジタル変換器を、相補型金
属酸化物シリコン（CMOS）半導体プロセスで構成する
際、通常はコンデンサを形成するための電圧依存性がな
く大容量のとれる２層ポリシリコンを用いていたが、本
発明の構成により、単位面積当りの容量は小さいが製造
コストの安い２層アルミで構成する事が可能となる。２
層ポリシリコン・プロセスは、特殊プロセスであり製造
コストが上がる恐れがあるが、２層アルミ・プロセス
は、通常プロセスであるので、製造が容易になりコスト
も下げられる。電圧依存性がない事は同じである。
属酸化物シリコン（CMOS）半導体プロセスで構成する
際、通常はコンデンサを形成するための電圧依存性がな
く大容量のとれる２層ポリシリコンを用いていたが、本
発明の構成により、単位面積当りの容量は小さいが製造
コストの安い２層アルミで構成する事が可能となる。２
層ポリシリコン・プロセスは、特殊プロセスであり製造
コストが上がる恐れがあるが、２層アルミ・プロセス
は、通常プロセスであるので、製造が容易になりコスト
も下げられる。電圧依存性がない事は同じである。
発明の効果 以上のように本発明は、反転増幅器と、その入出力端
子間に接続された第０スイッチと、各々の一端が前記反
転増幅器の入力端に接続され単位容量及びその２のべき
乗倍の容量を持つ２以上の複数のコンデンサからなる第
１のコンデンサ群と、同じく一端が前記反転増幅器の入
力端に接続され各単位容量を持つ２以上の複数のコンデ
ンサからなる第２のコンデンサ群と、前記第１のコンデ
ンサ群の他端を第１の基準電圧源又は第２の基準電圧源
又は入力信号端子のいずれかに接続する第１のスイッチ
群と、前記第２のコンデンサ群の他端を各第１の基準電
圧源又は第２の基準電圧の２のべき乗分の１の電圧源の
どちらかに接続する第２のスイッチ群と、前記第２の基
準電圧源からその２のべき乗分の１の電圧を発生して前
記第２のスイッチ群に供給する分圧器と、前記反転増幅
器の出力を入力して前記第０スイッチと第１のスイッチ
群と第２のスイッチ群とを逐次開閉して入力信号をデジ
タル信号に変換し出力する逐次比較ロジック回路とより
なり、前記第２のスイッチ群の内の任意の一つは、第２
の基準電圧２のべき乗分の１の電圧源又は第１の基準電
圧源の外に前記入力信号端子のいずれかを選択するよう
に構成したことにより、第１のコンデンサ群内の単位容
量のコンデンサと第２のコンデンサ群内の１つのコンデ
ンサを共用化することを可能にし、ｎ個のコンデンサで
ｎビットのアナログ・デジタル変換器の実現を可能にし
ている。
子間に接続された第０スイッチと、各々の一端が前記反
転増幅器の入力端に接続され単位容量及びその２のべき
乗倍の容量を持つ２以上の複数のコンデンサからなる第
１のコンデンサ群と、同じく一端が前記反転増幅器の入
力端に接続され各単位容量を持つ２以上の複数のコンデ
ンサからなる第２のコンデンサ群と、前記第１のコンデ
ンサ群の他端を第１の基準電圧源又は第２の基準電圧源
又は入力信号端子のいずれかに接続する第１のスイッチ
群と、前記第２のコンデンサ群の他端を各第１の基準電
圧源又は第２の基準電圧の２のべき乗分の１の電圧源の
どちらかに接続する第２のスイッチ群と、前記第２の基
準電圧源からその２のべき乗分の１の電圧を発生して前
記第２のスイッチ群に供給する分圧器と、前記反転増幅
器の出力を入力して前記第０スイッチと第１のスイッチ
群と第２のスイッチ群とを逐次開閉して入力信号をデジ
タル信号に変換し出力する逐次比較ロジック回路とより
なり、前記第２のスイッチ群の内の任意の一つは、第２
の基準電圧２のべき乗分の１の電圧源又は第１の基準電
圧源の外に前記入力信号端子のいずれかを選択するよう
に構成したことにより、第１のコンデンサ群内の単位容
量のコンデンサと第２のコンデンサ群内の１つのコンデ
ンサを共用化することを可能にし、ｎ個のコンデンサで
ｎビットのアナログ・デジタル変換器の実現を可能にし
ている。
又コンデンサの数を減らすことにより、反転増幅器の
入力電圧感度は（３）式及び（12）式に示すように、本
発明の方が高く、より分解能を上げることが出来る。さ
らに、２層アルミプロセスの使用を可能にし、製造コス
トを下げられる。
入力電圧感度は（３）式及び（12）式に示すように、本
発明の方が高く、より分解能を上げることが出来る。さ
らに、２層アルミプロセスの使用を可能にし、製造コス
トを下げられる。
第１図は本発明の一実施例の構成図、第２図は第１図の
動作を説明するタイミング図、第３図は従来のアナログ
・デジタル変換器の構成図、第４図は第３図の動作を説
明するタイミング図である。 １……反転増幅器、２……逐次比較ロジック回路、S0…
…第０スイッチ、C3〜C5……第１のコンデンサ群、C1〜
C2……第２のコンデンサ群、S3〜S5……第１のスイッチ
群、S1〜S2……第２のスイッチ群、Vin……入力信号端
子、VR……第２の基準電圧源、Ｇ……グランド、Ｒ〜2R
……分圧器。
動作を説明するタイミング図、第３図は従来のアナログ
・デジタル変換器の構成図、第４図は第３図の動作を説
明するタイミング図である。 １……反転増幅器、２……逐次比較ロジック回路、S0…
…第０スイッチ、C3〜C5……第１のコンデンサ群、C1〜
C2……第２のコンデンサ群、S3〜S5……第１のスイッチ
群、S1〜S2……第２のスイッチ群、Vin……入力信号端
子、VR……第２の基準電圧源、Ｇ……グランド、Ｒ〜2R
……分圧器。
Claims (2)
- 【請求項１】反転増幅器と、その入出力端子間に接続さ
れた第０スイッチと、各々の一端が前記反転増幅器の入
力端に接続され単位容量及びその２のべき乗倍の容量を
持つ２以上の複数のコンデンサからなる第１のコンデン
サ群と、同じく一端が前記反転増幅器の入力端に接続さ
れ各々単位容量を持つ２以上の複数のコンデンサからな
る第２のコンデンサ群と、前記第１のコンデンサ群の他
端を第１の基準電圧源叉は第２の基準電圧源叉は入力信
号端子のいずれかに接続する第１のスイッチ群と、前記
第２のコンデンサ群の他端を各々第１の基準電圧源叉は
第２の基準電圧の２のべき乗分の１の電圧源のどちらか
に接続する第２のスイッチ群と、前記第２の基準電圧源
からその２のべき乗分の１の電圧を発生して前記第２の
スイッチ群に供給する分圧器と、前記反転増幅器の出力
を入力して前記第０スイッチと第１のスイッチ群と第２
のスイッチ群を逐次開閉して入力信号をデジタル信号に
変換し出力する逐次比較ロジック回路とよりなり、前記
第２のスイッチ群の内の任意の一つは、第２の基準電圧
の２のべき乗分の１の電圧源叉は第１の基準電圧源の他
に前記入力信号端子の何れかを選択する様に構成したこ
とを特徴とするアナログ・デジタル変換器。 - 【請求項２】第１及び第２のコンデンサ群は、CMOS半導
体プロセスに於ける配線用の２層アルミで構成したこと
を特徴とする特許請求の範囲第（１）項記載のアナログ
・デジタル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62098907A JP2548187B2 (ja) | 1987-04-22 | 1987-04-22 | アナログ・デジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62098907A JP2548187B2 (ja) | 1987-04-22 | 1987-04-22 | アナログ・デジタル変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63263921A JPS63263921A (ja) | 1988-10-31 |
| JP2548187B2 true JP2548187B2 (ja) | 1996-10-30 |
Family
ID=14232202
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62098907A Expired - Lifetime JP2548187B2 (ja) | 1987-04-22 | 1987-04-22 | アナログ・デジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2548187B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5287325B2 (ja) | 2009-02-16 | 2013-09-11 | 富士通株式会社 | アナログデジタル変換器およびアナログデジタル変換方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59133729A (ja) * | 1983-01-20 | 1984-08-01 | Seiko Epson Corp | アナログ・デイジタル変換器 |
| JPS6177430A (ja) * | 1984-09-25 | 1986-04-21 | Oki Electric Ind Co Ltd | アナログ・デジタル変換器 |
-
1987
- 1987-04-22 JP JP62098907A patent/JP2548187B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63263921A (ja) | 1988-10-31 |
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