JP3275966B2 - ディジタル・アナログ変換器 - Google Patents
ディジタル・アナログ変換器Info
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
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- H03M1/74—Simultaneous conversion
- H03M1/80—Simultaneous conversion using weighted impedances
- H03M1/802—Simultaneous conversion using weighted impedances using capacitors, e.g. neuron-mos transistors, charge coupled devices
- H03M1/804—Simultaneous conversion using weighted impedances using capacitors, e.g. neuron-mos transistors, charge coupled devices with charge redistribution
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、ディジタル信号を
対応するアナログ信号に変換するディジタル・アナログ
変換器に関する。
対応するアナログ信号に変換するディジタル・アナログ
変換器に関する。
【０００２】
【従来の技術】ディジタル・アナログ変換器は各種通信
装置及び制御機器に広く用いられているが、この種のデ
ィジタル・アナログ変換器の種類としてアナログ信号の
発生部分を１：２：４：…：２ｎの容量比を有する容量
列により構成したものがある。図９は、特開昭６３−６
７９２０号公報に示されているディジタル・アナログ変
換器の構成例である。この方法は、アナログ信号を抵抗
列により発生する方式に比較して、ＬＳＩ化する場合小
さいチップ占有面積で高分解能が得られるという利点を
有している。
装置及び制御機器に広く用いられているが、この種のデ
ィジタル・アナログ変換器の種類としてアナログ信号の
発生部分を１：２：４：…：２ｎの容量比を有する容量
列により構成したものがある。図９は、特開昭６３−６
７９２０号公報に示されているディジタル・アナログ変
換器の構成例である。この方法は、アナログ信号を抵抗
列により発生する方式に比較して、ＬＳＩ化する場合小
さいチップ占有面積で高分解能が得られるという利点を
有している。
【０００３】しかし、ビット数が１増えるに伴いコンデ
ンサ部分の面積は２倍になっていく。コンデンサを用い
てアナログ電圧を発生する方式のディジタル・アナログ
変換器では回路面積のうちコンデンサを形成する部分の
面積の占める割合が大きいので、ビット数が増加するに
伴いチップの占有面積が飛躍的に増大するという問題が
あった。
ンサ部分の面積は２倍になっていく。コンデンサを用い
てアナログ電圧を発生する方式のディジタル・アナログ
変換器では回路面積のうちコンデンサを形成する部分の
面積の占める割合が大きいので、ビット数が増加するに
伴いチップの占有面積が飛躍的に増大するという問題が
あった。
【０００４】この問題を解決するため、特開昭５７−１
２４９３３号公報や特開平４−７２８１９号公報に示さ
れるような方法が提案されている。図１０に特開昭５７
−１２４９３３号公報のディジタル・アナログ変換器の
回路を、図１１に特開平４−７２８１９号公報のディジ
タル・アナログ変換器の回路を示す。
２４９３３号公報や特開平４−７２８１９号公報に示さ
れるような方法が提案されている。図１０に特開昭５７
−１２４９３３号公報のディジタル・アナログ変換器の
回路を、図１１に特開平４−７２８１９号公報のディジ
タル・アナログ変換器の回路を示す。
【０００５】図１０及び図１１は、例えば６ビットのデ
ィジタル・アナログ変換器を構成した場合の例である。
このとき各々の方式で使用されている最小のコンデンサ
の容量値をＣ（Ｆ）として、その値がどの方法でも等し
いとすると、必要な容量値の合計値は特開昭６３−６７
９２０号公報の方法では６４Ｃなのに対して、特開昭５
７−１２４９３３号公報の方式では１５Ｃ、特開平４−
７２８１９号公報の方式では１７Ｃと少なくすることが
出来るので、これに伴い前記方法よりもチップの占有面
積を小さくすることが出来る。
ィジタル・アナログ変換器を構成した場合の例である。
このとき各々の方式で使用されている最小のコンデンサ
の容量値をＣ（Ｆ）として、その値がどの方法でも等し
いとすると、必要な容量値の合計値は特開昭６３−６７
９２０号公報の方法では６４Ｃなのに対して、特開昭５
７−１２４９３３号公報の方式では１５Ｃ、特開平４−
７２８１９号公報の方式では１７Ｃと少なくすることが
出来るので、これに伴い前記方法よりもチップの占有面
積を小さくすることが出来る。
【０００６】
【発明が解決しようとする課題】しかし特開昭５７−１
２４９３３号公報や特開平４−７２８１９号公報の方法
を用いてもディジタル・アナログ変換器の占有面積が非
常に小さい場合には、コンデンサ部分の占める面積が大
きいのでデバイスを形成できないという問題があった。
２４９３３号公報や特開平４−７２８１９号公報の方法
を用いてもディジタル・アナログ変換器の占有面積が非
常に小さい場合には、コンデンサ部分の占める面積が大
きいのでデバイスを形成できないという問題があった。
【０００７】本発明の目的は、小さいチップ占有面積で
高分解能が得られるディジタル・アナログ変換器を提供
することである。
高分解能が得られるディジタル・アナログ変換器を提供
することである。
【０００８】
【課題を解決するための手段】本発明は、ｎビット入力
（ｎは５以上の自然数）のディジタル・アナログ変換器
において、最下位より奇数番目のビットに容量値が任意
のＣ（Ｆ）の容量値を有する第１のコンデンサが対応
し、最下位より偶数番目のビットに前記第１のコンデン
サの２倍の容量２Ｃ（Ｆ）を有する第２のコンデンサが
対応し、前記最下位より２ｍ−１ビット目（ｋは自然
数）の第１のコンデンサと２ｍビット目の前記第２のコ
ンデンサの端子の一方が接続され、前記２ｍ−１ビット
目の第１のコンデンサと２ｍ＋１ビット目の第１のコン
デンサの前記第２のコンデンサが接続されている端子間
はｍ番目の第３のコンデンサで接続され、最上位の前記
第１のコンデンサと前記第３のコンデンサが接続された
端子より電圧が出力され、最下位より１ビット目に対応
した第１のコンデンサと最下位より３ビット目に対応し
た第１のコンデンサの間に接続された第３のコンデンサ
の容量は前記第１のコンデンサの容量に等しく、ｍ番目
の第３のコンデンサの容量は第１のコンデンサの容量と
｛（ｍ−１番目の第３のコンデンサの容量）／４｝の和
であり、各ビット信号により、ビットがハイレベルの時
に第１の電圧源に接続され、ビットがロウレベルのとき
に第２の電圧源に接続されるｎ個のスイッチを有し、前
記ｎ個のスイッチの電圧源に接続されていない側の端子
が前記各ビットに対応した第１のコンデンサ及び前記第
２のコンデンサ同士が接続されていない側の端子に接続
されていることを特徴とする。
（ｎは５以上の自然数）のディジタル・アナログ変換器
において、最下位より奇数番目のビットに容量値が任意
のＣ（Ｆ）の容量値を有する第１のコンデンサが対応
し、最下位より偶数番目のビットに前記第１のコンデン
サの２倍の容量２Ｃ（Ｆ）を有する第２のコンデンサが
対応し、前記最下位より２ｍ−１ビット目（ｋは自然
数）の第１のコンデンサと２ｍビット目の前記第２のコ
ンデンサの端子の一方が接続され、前記２ｍ−１ビット
目の第１のコンデンサと２ｍ＋１ビット目の第１のコン
デンサの前記第２のコンデンサが接続されている端子間
はｍ番目の第３のコンデンサで接続され、最上位の前記
第１のコンデンサと前記第３のコンデンサが接続された
端子より電圧が出力され、最下位より１ビット目に対応
した第１のコンデンサと最下位より３ビット目に対応し
た第１のコンデンサの間に接続された第３のコンデンサ
の容量は前記第１のコンデンサの容量に等しく、ｍ番目
の第３のコンデンサの容量は第１のコンデンサの容量と
｛（ｍ−１番目の第３のコンデンサの容量）／４｝の和
であり、各ビット信号により、ビットがハイレベルの時
に第１の電圧源に接続され、ビットがロウレベルのとき
に第２の電圧源に接続されるｎ個のスイッチを有し、前
記ｎ個のスイッチの電圧源に接続されていない側の端子
が前記各ビットに対応した第１のコンデンサ及び前記第
２のコンデンサ同士が接続されていない側の端子に接続
されていることを特徴とする。
【０００９】本発明によれば、各ビットに対応したコン
デンサの容量がその回路に使用されている最小値もしく
はその２倍であり、その間を接続するコンデンサの容量
もほぼ最小値に等しいという構成を有する。従って従来
の方法と同じビット数の場合、コンデンサの容量の合計
値を小さくすることが出来るので、回路の占有面積が小
さくなり、同じビット数のディジタル入力の回路におい
て小型化を図ることができる。
デンサの容量がその回路に使用されている最小値もしく
はその２倍であり、その間を接続するコンデンサの容量
もほぼ最小値に等しいという構成を有する。従って従来
の方法と同じビット数の場合、コンデンサの容量の合計
値を小さくすることが出来るので、回路の占有面積が小
さくなり、同じビット数のディジタル入力の回路におい
て小型化を図ることができる。
【００１０】
【発明の実施の形態】図１は、本発明の電圧発生部の回
路図である。図１の回路はディジタル入力がｎビット
（ｎは自然数）の場合の例である。図１において１〜１
０はディジタル信号の入力端子である。図１ではＬＳＢ
が１、ＭＳＢは１０であるとする。また１１〜２０は前
記ディジタル入力信号に応じて切り替わるスイッチ、２
１及び２２はそれぞれ値がＶＨとＶＬの基準電源であ
る。このとき基準電源２１と２２の電圧の大きさの関係
はＶＨ＞ＶＬであるとする。
路図である。図１の回路はディジタル入力がｎビット
（ｎは自然数）の場合の例である。図１において１〜１
０はディジタル信号の入力端子である。図１ではＬＳＢ
が１、ＭＳＢは１０であるとする。また１１〜２０は前
記ディジタル入力信号に応じて切り替わるスイッチ、２
１及び２２はそれぞれ値がＶＨとＶＬの基準電源であ
る。このとき基準電源２１と２２の電圧の大きさの関係
はＶＨ＞ＶＬであるとする。
【００１１】図１における各スイッチは、入力端子にＨ
レベルが入力されたときに基準電源２１にＬレベルの場
合には基準電源２２に接続される。２３〜３２はスイッ
チ１１〜２０に接続されているｎ個のコンデンサで、Ｌ
ＳＢから奇数番目のスイッチに接続されたコンデンサ２
３、２５、２７、２９、３１の容量値はこの回路の単位
容量であるＣ（Ｆ）、偶数番目に位置する２４、２６、
２８、３０、３２の容量値は単位容量の２倍の２Ｃ
（Ｆ）である。
レベルが入力されたときに基準電源２１にＬレベルの場
合には基準電源２２に接続される。２３〜３２はスイッ
チ１１〜２０に接続されているｎ個のコンデンサで、Ｌ
ＳＢから奇数番目のスイッチに接続されたコンデンサ２
３、２５、２７、２９、３１の容量値はこの回路の単位
容量であるＣ（Ｆ）、偶数番目に位置する２４、２６、
２８、３０、３２の容量値は単位容量の２倍の２Ｃ
（Ｆ）である。
【００１２】コンデンサ２３〜３２のスイッチに接続さ
れていない側の端子は、ＬＳＢから２ビットずつ接続さ
れており、これらの隣り合う節点間はｍ個のコンデンサ
３３〜３６で接続されている。コンデンサ３３〜３６の
各容量値は、コンデンサ２３に接続されているものがＣ
（Ｆ）であり、以下ＭＳＢ側のｍ番目のコンデンサ１４
ではＣｍ＝Ｃ＋（Ｃｍ−１／４）なる値を有する。
れていない側の端子は、ＬＳＢから２ビットずつ接続さ
れており、これらの隣り合う節点間はｍ個のコンデンサ
３３〜３６で接続されている。コンデンサ３３〜３６の
各容量値は、コンデンサ２３に接続されているものがＣ
（Ｆ）であり、以下ＭＳＢ側のｍ番目のコンデンサ１４
ではＣｍ＝Ｃ＋（Ｃｍ−１／４）なる値を有する。
【００１３】このとき入力端子１〜１０にディジタル信
号を入力すると、この信号に対応したアナログ電圧ＶＯ
ＵＴ（ＶＬ≦ＶＯＵＴ≦ＶＨ）を出力端子３７から取り
出すことができる。
号を入力すると、この信号に対応したアナログ電圧ＶＯ
ＵＴ（ＶＬ≦ＶＯＵＴ≦ＶＨ）を出力端子３７から取り
出すことができる。
【００１４】なお図１において、ｎ−１ビット（入力ビ
ット数が奇数）のディジタル・アナログ変換器として動
作させる場合には、スイッチ２０及びコンデンサ３２を
省略することができる。
ット数が奇数）のディジタル・アナログ変換器として動
作させる場合には、スイッチ２０及びコンデンサ３２を
省略することができる。
【００１５】次に、図１の動作について図を参照して説
明する。図２は図１の電圧発生部の等価回路を示したも
のである。この回路がディジタル・アナログ変換器の電
圧発生部として動作するためには、図２に示された電位
Ｅｎが
明する。図２は図１の電圧発生部の等価回路を示したも
のである。この回路がディジタル・アナログ変換器の電
圧発生部として動作するためには、図２に示された電位
Ｅｎが
【００１６】
【数１】 であることを証明すれば良い。
【００１７】まずｎ＝１の場合について説明する。図３
は図２の回路のｎ＝１の場合である。このときテブナン
の定理より、Ｅ１はｂ１が作る電位Ｅ１（ｂ１）とｂ０
が作る電位Ｅ１（ｂ０）の和である。ｂ０が作る電位は Ｅ１＝Ｃ／（２Ｃ＋Ｃ）＝１／３ で表され、ｂ１が作る電位は、 Ｅ１＝２Ｃ／（２Ｃ＋Ｃ）＝２／３ となる。したがってＥ１＝（２ｂ１＋ｂ０）／３とな
り、（１）式を満たす。
は図２の回路のｎ＝１の場合である。このときテブナン
の定理より、Ｅ１はｂ１が作る電位Ｅ１（ｂ１）とｂ０
が作る電位Ｅ１（ｂ０）の和である。ｂ０が作る電位は Ｅ１＝Ｃ／（２Ｃ＋Ｃ）＝１／３ で表され、ｂ１が作る電位は、 Ｅ１＝２Ｃ／（２Ｃ＋Ｃ）＝２／３ となる。したがってＥ１＝（２ｂ１＋ｂ０）／３とな
り、（１）式を満たす。
【００１８】次にｎ＝ｋの時において（１）式が成立す
ると仮定する。この時、図４の電位Ｅｋ＋１の点から見
て左側のコンダクタンスＣｏｋを求めると Ｃｏｋ＝（１−２−２ｋ）Ｃ である。この時、図３の様にＥｋ＋１の場合のコンデン
サをＣｏｋに接続した回路において、Ｅ＋１ｋの電圧を
求めると
ると仮定する。この時、図４の電位Ｅｋ＋１の点から見
て左側のコンダクタンスＣｏｋを求めると Ｃｏｋ＝（１−２−２ｋ）Ｃ である。この時、図３の様にＥｋ＋１の場合のコンデン
サをＣｏｋに接続した回路において、Ｅ＋１ｋの電圧を
求めると
【００１９】
【数２】 となり、やはり（１）式を満たす。
【００２０】このときｂ０〜ｂ２ｎ−１に第１もしくは
第２の基準電圧を接続すればＥｎには第１の基準電圧と
第２の基準電圧の間で所定の電圧が出力される。従って
本回路は、（１）式のような出力特性を有するディジタ
ル・アナログ変換器として動作することがわかる。
第２の基準電圧を接続すればＥｎには第１の基準電圧と
第２の基準電圧の間で所定の電圧が出力される。従って
本回路は、（１）式のような出力特性を有するディジタ
ル・アナログ変換器として動作することがわかる。
【００２１】
【実施例】図５は、本発明を６ビット入力のディジタル
・アナログ変換器に適用した場合の電圧発生部の回路図
である。図５において３８、４０、４２は容量値が１ｐ
Ｆ、３９、４１、４３は容量値が２ｐＦのコンデンサで
ある。コンデンサ４４及び４５はそれぞれコンデンサ３
８及び３９の節点と４０及び４１の節点間、コンデンサ
４０及び４１の節点と４２及び４３の節点間を接続する
コンデンサである。
・アナログ変換器に適用した場合の電圧発生部の回路図
である。図５において３８、４０、４２は容量値が１ｐ
Ｆ、３９、４１、４３は容量値が２ｐＦのコンデンサで
ある。コンデンサ４４及び４５はそれぞれコンデンサ３
８及び３９の節点と４０及び４１の節点間、コンデンサ
４０及び４１の節点と４２及び４３の節点間を接続する
コンデンサである。
【００２２】コンデンサ４４の容量値は１ｐＦなので、
これに伴いコンデンサ４５の容量値は１＋１／４＝１．
２５ｐＦとなる。このとき１ｐＦのコンデンサの比率を
４と考えると、本回路に使用されている３種類のコンデ
ンサの容量比は１ｐＦ：１．２５ｐＦ：２ｐＦ＝４：
５：８という簡単な整数で表すことができるので、実際
のデバイスを作成する場合でも面積をこの比率で形成す
れば良い。
これに伴いコンデンサ４５の容量値は１＋１／４＝１．
２５ｐＦとなる。このとき１ｐＦのコンデンサの比率を
４と考えると、本回路に使用されている３種類のコンデ
ンサの容量比は１ｐＦ：１．２５ｐＦ：２ｐＦ＝４：
５：８という簡単な整数で表すことができるので、実際
のデバイスを作成する場合でも面積をこの比率で形成す
れば良い。
【００２３】４６〜５１はディジタル信号の入力端子
で、図５の場合は２進法で「０１０１０１」、バイナリ
ーで「２１」というデータが入力されていることを示
す。この入力はバイナリーで０〜６３の範囲の値を取る
ことができる。このときスイッチ５２〜５７はコンデン
サの各端子を「０」が入力された場合はグラウンドに、
「１」が入力された場合は電圧源５８に接続する。
で、図５の場合は２進法で「０１０１０１」、バイナリ
ーで「２１」というデータが入力されていることを示
す。この入力はバイナリーで０〜６３の範囲の値を取る
ことができる。このときスイッチ５２〜５７はコンデン
サの各端子を「０」が入力された場合はグラウンドに、
「１」が入力された場合は電圧源５８に接続する。
【００２４】図５において電圧源５８の電圧値は１Ｖで
ある。以上の状態において、ディジタル入力をバイナリ
ーで０から６３まで変えたとすると、ディジタル入力の
値と出力端子５９の電圧の関係は図６のようになりディ
ジタル−アナログ変換を行うことが出来る。
ある。以上の状態において、ディジタル入力をバイナリ
ーで０から６３まで変えたとすると、ディジタル入力の
値と出力端子５９の電圧の関係は図６のようになりディ
ジタル−アナログ変換を行うことが出来る。
【００２５】図５の実施例から明らかなように、本発明
によれば、６ビット入力のディジタル・アナログ変換器
を構成した場合の必要な容量値の合計値は１１．２５Ｃ
となり、上記従来例よりも小さな値とすることができる
ので、ディジタル・アナログ変換回路の占有面積をより
低減することができる。
によれば、６ビット入力のディジタル・アナログ変換器
を構成した場合の必要な容量値の合計値は１１．２５Ｃ
となり、上記従来例よりも小さな値とすることができる
ので、ディジタル・アナログ変換回路の占有面積をより
低減することができる。
【００２６】図７は、本発明を５ビット入力のディジタ
ル・アナログ変換器に適用した場合の電圧発生部の回路
図である。図７において３８、４０、４２は容量値が１
ｐＦ、３９及び４１は容量値が２ｐＦのコンデンサであ
る。コンデンサ４４及び４５はそれぞれコンデンサ３８
及び３９の節点と４０及び４１の節点間、コンデンサ４
０及び４１の節点と４２の端子間を接続するコンデンサ
である。
ル・アナログ変換器に適用した場合の電圧発生部の回路
図である。図７において３８、４０、４２は容量値が１
ｐＦ、３９及び４１は容量値が２ｐＦのコンデンサであ
る。コンデンサ４４及び４５はそれぞれコンデンサ３８
及び３９の節点と４０及び４１の節点間、コンデンサ４
０及び４１の節点と４２の端子間を接続するコンデンサ
である。
【００２７】コンデンサ４４の容量値は１ｐＦなので、
これに伴いコンデンサ４５の容量値は１＋１／４＝１．
２５ｐＦとなる。このとき１ｐＦのコンデンサの比率を
４と考えると、本回路に使用されている３種類のコンデ
ンサの容量比は１ｐＦ：１．２５ｐＦ：２ｐＦ＝４：
５：８という簡単な整数で表すことができるので、実際
のデバイスを作成する場合でも面積をこの比率で形成す
れば良い。
これに伴いコンデンサ４５の容量値は１＋１／４＝１．
２５ｐＦとなる。このとき１ｐＦのコンデンサの比率を
４と考えると、本回路に使用されている３種類のコンデ
ンサの容量比は１ｐＦ：１．２５ｐＦ：２ｐＦ＝４：
５：８という簡単な整数で表すことができるので、実際
のデバイスを作成する場合でも面積をこの比率で形成す
れば良い。
【００２８】４６〜５０はディジタル信号の入力端子
で、図７の場合は２進法で「１０１０１」、バイナリー
で「２１」というデータが入力されていることを示す。
この入力はバイナリーで０〜３１の範囲の値を取ること
ができる。このときスイッチ５２〜５６はコンデンサの
各端子を「０」が入力された場合はグラウンドに、
「１」が入力された場合は電圧源５８に接続する。
で、図７の場合は２進法で「１０１０１」、バイナリー
で「２１」というデータが入力されていることを示す。
この入力はバイナリーで０〜３１の範囲の値を取ること
ができる。このときスイッチ５２〜５６はコンデンサの
各端子を「０」が入力された場合はグラウンドに、
「１」が入力された場合は電圧源５８に接続する。
【００２９】図７において電圧源５８の電圧値は１Ｖで
ある。以上の状態において、ディジタル入力をバイナリ
ーで０から３１まで変えたとすると、ディジタル入力の
値と出力端子５９の電圧の関係は図８のようになりディ
ジタル−アナログ変換を行うことが出来る。
ある。以上の状態において、ディジタル入力をバイナリ
ーで０から３１まで変えたとすると、ディジタル入力の
値と出力端子５９の電圧の関係は図８のようになりディ
ジタル−アナログ変換を行うことが出来る。
【００３０】図７の実施例では、必要な容量値の合計値
は９．２５Ｃとなり、同様に上記従来例における５ビッ
トのディジタル・アナログ変換器の場合よりも小さな容
量値で実現することができる。
は９．２５Ｃとなり、同様に上記従来例における５ビッ
トのディジタル・アナログ変換器の場合よりも小さな容
量値で実現することができる。
【００３１】
【発明の効果】本発明によれば、容量を用いたディジタ
ル・アナログ変換器において、各ビットに対応したコン
デンサが回路で用いられている最小単位もしくはその２
倍の容量値のみで構成することができ、そのコンデンサ
の間を接続するコンデンサも最小単位の容量値に近いた
め、回路面積全体のうちで多くの部分を占めるコンデン
サ部分の面積を大幅に低減することが出来るために、デ
ィジタル・アナログ変換回路の占有面積を低減すること
ができる。
ル・アナログ変換器において、各ビットに対応したコン
デンサが回路で用いられている最小単位もしくはその２
倍の容量値のみで構成することができ、そのコンデンサ
の間を接続するコンデンサも最小単位の容量値に近いた
め、回路面積全体のうちで多くの部分を占めるコンデン
サ部分の面積を大幅に低減することが出来るために、デ
ィジタル・アナログ変換回路の占有面積を低減すること
ができる。
【図１】本発明の実施の形態の構成を示す回路図であ
る。
る。
【図２】本発明の動作を説明する２ｎ−１ビット時の回
路図である。
路図である。
【図３】本発明の動作を説明するｎ＝１の場合の回路図
である。
である。
【図４】出力電圧Ｅｋ＋１を求めるための説明図であ
る。
る。
【図５】本発明の第１の実施例の電圧発生部の回路図で
ある。
ある。
【図６】本発明の第１の実施例の入力データと出力電圧
の関係を示す図である。
の関係を示す図である。
【図７】本発明の第２の実施例の電圧発生部の回路図で
ある。
ある。
【図８】本発明の第２の実施例の入力データと出力電圧
の関係を示す図である。
の関係を示す図である。
【図９】従来例の電圧発生部の回路図である。
【図１０】従来例の電圧発生部の回路図である。
【図１１】従来例の電圧発生部の回路図である。
１〜１０、４６〜５１ ディジタル信号の入力端子 １１〜２０、５２〜５７ スイッチ ２１、２２ 基準電源 ２９、３１ 容量Ｃ（Ｆ）の第１のコンデンサ ３０、３２ 容量２Ｃ（Ｆ）の第２のコンデンサ ３３〜３６ 第３のコンデンサ ３７、５９ 出力端子 ４０、４２、４４ 容量１ｐＦのコンデンサ ４１、４３ 容量２ｐＦのコンデンサ ４５ 容量１．２５ｐＦのコンデンサ ５８ 電圧源
Claims (2)
- 【請求項１】 ｎビット入力（ｎは５以上の自然数）の
ディジタル・アナログ変換器において、最下位より奇数
番目のビットが第１のコンデンサに対応し、最下位より
偶数番目のビットが前記第１のコンデンサの２倍の容量
を有する第２のコンデンサに対応し、最下位より２ｍ−
１ビット目（ｍは自然数）の前記第１のコンデンサの一
方の端子と２ｍビット目の前記第２のコンデンサの一方
の端子とが接続され、２ｍ−１ビット目の第１のコンデ
ンサの前記一方の端子と２ｍ＋１ビット目の第１のコン
デンサの前記一方の端子間にｍ番目の第３のコンデンサ
が接続され、最下位より１ビット目に対応する前記第１
のコンデンサと最下位より３ビット目に対応する前記第
１のコンデンサの間に接続された前記第３のコンデンサ
の容量は前記第１のコンデンサの容量に等しく、ｍ番目
の前記第３のコンデンサの容量は前記第１のコンデンサ
の容量と（ｍ−１番目の前記第３のコンデンサの容量）
／４の和であり、前記奇数番目のビットに対応する第１
のコンデンサ及び前記偶数番目のビットに対応する第２
のコンデンサの他方の端子は、それぞれ各ビット信号に
よって、ビットがハイレベルの時には第１の電圧源に接
続され、ビットがロウレベルのときには第２の電圧源に
接続されることにより、最上位の前記第１のコンデンサ
と前記第３のコンデンサが接続された端子から変換され
たアナログ電圧が出力されることを特徴とするディジタ
ル・アナログ変換器。 - 【請求項２】 前記ｎは奇数であって、最上位ビットに
対応する前記第１のコンデンサの一方の端子には前記第
２のコンデンサは接続されていないことを特徴とする請
求項１記載のディジタル・アナログ変換器。
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