JPH0472819A - ディジタル／アナログ変換器 - Google Patents
ディジタル／アナログ変換器Info
- Publication number
- JPH0472819A JPH0472819A JP18502390A JP18502390A JPH0472819A JP H0472819 A JPH0472819 A JP H0472819A JP 18502390 A JP18502390 A JP 18502390A JP 18502390 A JP18502390 A JP 18502390A JP H0472819 A JPH0472819 A JP H0472819A
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- JP
- Japan
- Prior art keywords
- capacitor
- capacitors
- switch
- bit
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000003990 capacitor Substances 0.000 claims abstract description 32
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 101100286980 Daucus carota INV2 gene Proteins 0.000 description 1
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
で与えられる。但し、ｂ ； ｉｄｉビ、ト目の入力信
号であり、その値はＩｔたはＯのみとする。
号であり、その値はＩｔたはＯのみとする。
一方、回路中のＣＬのスイッチは、演算増幅器ＡＭＰＶ
Ｃ付けられた積分容量の電荷をＯにするだめのスイッチ
である。このスイッチは各人力ビット信号ｂｏ−ｂ３が
入る前にＯＮ状態であり、ビット信号が入る直前にＯＦ
１”状態になるものである。
Ｃ付けられた積分容量の電荷をＯにするだめのスイッチ
である。このスイッチは各人力ビット信号ｂｏ−ｂ３が
入る前にＯＮ状態であり、ビット信号が入る直前にＯＦ
１”状態になるものである。
上述し７た従来の１〕／Ａ変換器は、電圧のｊｆｇみづ
けを行うのに多数のキャパシタを必要とするため、集積
回路などへ実際に組み込む場合、そのキャパシタ面積が
膨大なものになってし甘うという欠点がある。
けを行うのに多数のキャパシタを必要とするため、集積
回路などへ実際に組み込む場合、そのキャパシタ面積が
膨大なものになってし甘うという欠点がある。
本発明の目的Ｖよ、かかる電圧の重みっけを行うたメノ
ギ、バシタのｎｋ減ら１〜、キャパシタ１可５蹟を少な
くする１）／Ａ変換器を提供することにある。
ギ、バシタのｎｋ減ら１〜、キャパシタ１可５蹟を少な
くする１）／Ａ変換器を提供することにある。
本発明の１）／Ａ変換器は、ビット信号の入力により、
ビットがハイの時に基準電圧に接続され且つロウの時に
Ｈｚ十也に・男子ＶＣ［絖されるスイッチと、前記スイ
ッチに接続きれるキャパシタアレイと、前記キャパシタ
アレイから出力を取り出すだめの演算増幅器とを有して
構成される。
ビットがハイの時に基準電圧に接続され且つロウの時に
Ｈｚ十也に・男子ＶＣ［絖されるスイッチと、前記スイ
ッチに接続きれるキャパシタアレイと、前記キャパシタ
アレイから出力を取り出すだめの演算増幅器とを有して
構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示すＤ／Ａ変換器の回路図
である。
である。
第１図に示すように、本実施例は４ ｂｉｔの場合であ
り、ビット入力ｂｏ−ｂ３が７・イのときに基準電圧Ｖ
ｒｅｆに接続され且つロウのときに接地端子に接続され
るスイッチ８２０〜Ｓ２７と、これらスイッチ８２０〜
Ｓ２７に接続される単位キャパシタＣＩおよびその２倍
の容量を有するキャパシタＣ２からなるキャパシタアレ
イと、このキャパシタアレイから出力を取りだすための
演算増幅器ＡＭＰと、インバータＩＮＶ２１〜ＩＮＶ２
４とを有している。各々のキャパシタの上に付けられて
いるスイッチは、データ（ｂｏ−ｂ３）が入力された時
に必ずＶｒｅｆ又はＧ Ｎ ｌ）へ接続される。ここで
、各節点Ｖｏ−Ｖ３の電圧をＶ Ｑ −Ｖ ３とおき、
動作を説明する。例として、すべてのデータが１のとき
を考える。すなわち、すべて基準電圧Ｖｒｅｆ側のスイ
ッチがＯＮ状態になっているものとする。
り、ビット入力ｂｏ−ｂ３が７・イのときに基準電圧Ｖ
ｒｅｆに接続され且つロウのときに接地端子に接続され
るスイッチ８２０〜Ｓ２７と、これらスイッチ８２０〜
Ｓ２７に接続される単位キャパシタＣＩおよびその２倍
の容量を有するキャパシタＣ２からなるキャパシタアレ
イと、このキャパシタアレイから出力を取りだすための
演算増幅器ＡＭＰと、インバータＩＮＶ２１〜ＩＮＶ２
４とを有している。各々のキャパシタの上に付けられて
いるスイッチは、データ（ｂｏ−ｂ３）が入力された時
に必ずＶｒｅｆ又はＧ Ｎ ｌ）へ接続される。ここで
、各節点Ｖｏ−Ｖ３の電圧をＶ Ｑ −Ｖ ３とおき、
動作を説明する。例として、すべてのデータが１のとき
を考える。すなわち、すべて基準電圧Ｖｒｅｆ側のスイ
ッチがＯＮ状態になっているものとする。
ｂｏのみが１の場合はｖｏ−Ｖｒｅｆ／３となる。
また、ｂｌのみが１の場合は■ｌ＝■ｒｅｆ／３である
ので、ＶＱ−±×煎 となる。
ので、ＶＱ−±×煎 となる。
また、ｂｌのみが１の場合はｖ２−ｖｒｅｆ／３である
ので、ｖｏ−±×力粁 となる。
ので、ｖｏ−±×力粁 となる。
更に、ｂ３のみが１の場合はｖ３−ｖｒｅｆ／３である
ので、ｖ（、−±×回となる。
ので、ｖ（、−±×回となる。
しかるに、重畳の定理から、
となり、Ｄ／Ａ変換変換全作ていることがわかる。
第２図は本発明の他の実施例を示すｌ）／Ａ変換器の回
路図である。
路図である。
第２図に示すように、本実施例は出力段を反転増幅器に
することにより、演算増幅器ＡＭＰのオフセット電圧の
影響を相殺する例である。捷だ、Ｏｄｄ （！： ｅ
ｙｅｎのクロックは適当なスリットをあけてやることに
より、基準電圧Ｖｒｅｆ側のスイッチＧＮＤ側のスイッ
チとの両方が共にＯＮになる状態を防止している。
することにより、演算増幅器ＡＭＰのオフセット電圧の
影響を相殺する例である。捷だ、Ｏｄｄ （！： ｅ
ｙｅｎのクロックは適当なスリットをあけてやることに
より、基準電圧Ｖｒｅｆ側のスイッチＧＮＤ側のスイッ
チとの両方が共にＯＮになる状態を防止している。
以上説明したように、本発明のＩＪ／Ａ変換器は、電圧
の重み付けを行うのに、キャパシタをはしご形に接続し
て行っているので、総キャパシタンス面積を少なくでき
るという効果がある。
の重み付けを行うのに、キャパシタをはしご形に接続し
て行っているので、総キャパシタンス面積を少なくでき
るという効果がある。
例えば、８ｂｉｔの１）／Ａ変換器を構成した場合、従
来例ではキャパシタ数をＮｃとすると、ＮＣ＝１２８＋
６４＋３２＋１６＋８＋４＋２＋１＋１より、Ｎｃは２
５６個であるのに対し、本発明の第一の実施例ではキャ
パシタ数をＮｎとすると、Ｎ ｎ ＝ ３ Ｘ ７ ＋
１ ＋ １ ＋ １ ＝ ２４となり、面積的にはき
わめて少なくなる。
来例ではキャパシタ数をＮｃとすると、ＮＣ＝１２８＋
６４＋３２＋１６＋８＋４＋２＋１＋１より、Ｎｃは２
５６個であるのに対し、本発明の第一の実施例ではキャ
パシタ数をＮｎとすると、Ｎ ｎ ＝ ３ Ｘ ７ ＋
１ ＋ １ ＋ １ ＝ ２４となり、面積的にはき
わめて少なくなる。
第１図は本発明の一実施例を示すＤ／入入換換器回路図
、第２図は本発明の他の実施例を示すＤ／Ａ変換器の回
路図、第３図は従来の一例を示すＤ／Ａ変換器の回路図
である。 ｂｏ−ｂ３・・・・・・ビット入力端子、Ｖｒｅｆ・・
・・・・基準電圧源、Ｖｏｕｔ・・・・−出力端子、Ａ
Ｍ Ｐ・・・・・・演算増幅器、ＴＮＶ２１−４ＮＶ
２４ 、ＴＮＶ３１〜ＩＮｖ３４・・・・・・インバー
タ、Ｓ１０ ”’−Ｓ’５ ＋ ”’ ２Ｑ ”’−８
２７、，５３０−８３８・・・・・・スイッチ、Ｃ１，
Ｃ３□・・・・・・単位キャパシタ（Ｃｕ）、Ｃ２１Ｃ
３２−−２Ｃ１ｓ、Ｃ３３−−４，Ｃｕ 、 Ｃ３４−
・−８Ｃ＋＋、ＡＮＤｌｌ〜ＡＮＤ Ｉ４・−−−ｋＮ
Ｄ回路、ｏａａ ＋ ｅｙｅｎ ’・・・・・クロック
入力端子。 代理人 弁理士 内 原 晋
、第２図は本発明の他の実施例を示すＤ／Ａ変換器の回
路図、第３図は従来の一例を示すＤ／Ａ変換器の回路図
である。 ｂｏ−ｂ３・・・・・・ビット入力端子、Ｖｒｅｆ・・
・・・・基準電圧源、Ｖｏｕｔ・・・・−出力端子、Ａ
Ｍ Ｐ・・・・・・演算増幅器、ＴＮＶ２１−４ＮＶ
２４ 、ＴＮＶ３１〜ＩＮｖ３４・・・・・・インバー
タ、Ｓ１０ ”’−Ｓ’５ ＋ ”’ ２Ｑ ”’−８
２７、，５３０−８３８・・・・・・スイッチ、Ｃ１，
Ｃ３□・・・・・・単位キャパシタ（Ｃｕ）、Ｃ２１Ｃ
３２−−２Ｃ１ｓ、Ｃ３３−−４，Ｃｕ 、 Ｃ３４−
・−８Ｃ＋＋、ＡＮＤｌｌ〜ＡＮＤ Ｉ４・−−−ｋＮ
Ｄ回路、ｏａａ ＋ ｅｙｅｎ ’・・・・・クロック
入力端子。 代理人 弁理士 内 原 晋
Claims (1)
- 【特許請求の範囲】 １、ビット信号の入力により、ビットがハイの時に基準
電圧に接続され、且つロウの時に接地端子に接続される
スイッチと、前記スイッチに接続されるキャパシタアレ
イと、前記キャパシタアレイから出力を取り出すための
演算増幅器とを有することを特徴とするディジタル／ア
ナログ変換器。 ２、前記キャパシタアレイは、単位キャパシタおよびそ
の２倍の容量を有するキャパシタからなるはしご形接続
で構成されることを特徴とする請求項１記載のディジタ
ル／アナログ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18502390A JPH0472819A (ja) | 1990-07-12 | 1990-07-12 | ディジタル／アナログ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18502390A JPH0472819A (ja) | 1990-07-12 | 1990-07-12 | ディジタル／アナログ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0472819A true JPH0472819A (ja) | 1992-03-06 |
Family
ID=16163429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18502390A Pending JPH0472819A (ja) | 1990-07-12 | 1990-07-12 | ディジタル／アナログ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0472819A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6152758A (en) * | 1997-11-25 | 2000-11-28 | Sumitomo Wiring Systems, Ltd. | Self-tightening electrical connection unit |
| US6400299B2 (en) | 1999-12-02 | 2002-06-04 | Nec Corporation | Capacitance type digital/analog converter capable of reducing total capacitance |
-
1990
- 1990-07-12 JP JP18502390A patent/JPH0472819A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6152758A (en) * | 1997-11-25 | 2000-11-28 | Sumitomo Wiring Systems, Ltd. | Self-tightening electrical connection unit |
| US6400299B2 (en) | 1999-12-02 | 2002-06-04 | Nec Corporation | Capacitance type digital/analog converter capable of reducing total capacitance |
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