JPH1078994A - 積和演算回路 - Google Patents
積和演算回路Info
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- JPH1078994A JPH1078994A JP25232896A JP25232896A JPH1078994A JP H1078994 A JPH1078994 A JP H1078994A JP 25232896 A JP25232896 A JP 25232896A JP 25232896 A JP25232896 A JP 25232896A JP H1078994 A JPH1078994 A JP H1078994A
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- Japan
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- circuit
- output
- capacitive coupling
- product
- sum operation
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Abstract
(57)【要約】
【目的】 比較的少数キャパシタンスにより複数のアナ
ログ電圧に対するデジタル乗数の関和演算を実現する。 【構成】 複数データの乗数の対応ビットごとの加算を
最初に行い、この加算結果に対して各ビットの重みに応
じた重み付けを行う。
ログ電圧に対するデジタル乗数の関和演算を実現する。 【構成】 複数データの乗数の対応ビットごとの加算を
最初に行い、この加算結果に対して各ビットの重みに応
じた重み付けを行う。
Description
【0001】
【発明の属する技術分野】本発明は複数のアナログ電圧
に対してデジタル乗数の積和演算を行うための積和演算
回路に関する。
に対してデジタル乗数の積和演算を行うための積和演算
回路に関する。
【0002】
【従来の技術】本発明の出願人等は特開平6−1683
49号公報においてこのような用途に使用し得る乗算回
路を提案しており、A/D変換を行うことなくアナログ
電圧とデジタル乗数との直接乗算を実現している。
49号公報においてこのような用途に使用し得る乗算回
路を提案しており、A/D変換を行うことなくアナログ
電圧とデジタル乗数との直接乗算を実現している。
【0003】図9は同提案回路を示すものであり、入力
電圧XをスイッチSW1〜SW8を介して、キャパシタン
スCC0〜CC8よりなる容量結合CPに入力してい
る。容量結合CPの出力は反転増幅回路INV2に入力
され、INV2の出力は帰還キャパシタンスC3を介し
てその入力に接続されている。
電圧XをスイッチSW1〜SW8を介して、キャパシタン
スCC0〜CC8よりなる容量結合CPに入力してい
る。容量結合CPの出力は反転増幅回路INV2に入力
され、INV2の出力は帰還キャパシタンスC3を介し
てその入力に接続されている。
【0004】容量結合CPは入力電圧Xに対して各キャ
パシタンスの容量に比例した重みを乗じて加算した結果
を出力し、反転増幅回路はその充分大きなゲインとC3
によるフィードバック系とによって容量結合の出力を良
好な線形特性をもって後段に伝達する。容量結合の各キ
ャパシタンスは2進数の各ビットに対応した容量を有
し、各スイッチを開閉制御することにより、2進数との
乗算が実現される。
パシタンスの容量に比例した重みを乗じて加算した結果
を出力し、反転増幅回路はその充分大きなゲインとC3
によるフィードバック系とによって容量結合の出力を良
好な線形特性をもって後段に伝達する。容量結合の各キ
ャパシタンスは2進数の各ビットに対応した容量を有
し、各スイッチを開閉制御することにより、2進数との
乗算が実現される。
【0005】反転増幅回路INV2の出力には中間キャ
パシタンスC4を介して反転増幅回路INV3が接続さ
れ、このINV3もその入出力が帰還キャパシタンスC
5によって接続されている。すなわち容量結合CPの出
力は2段階の反転増幅回路を経て非反転出力として後段
に伝達される。
パシタンスC4を介して反転増幅回路INV3が接続さ
れ、このINV3もその入出力が帰還キャパシタンスC
5によって接続されている。すなわち容量結合CPの出
力は2段階の反転増幅回路を経て非反転出力として後段
に伝達される。
【0006】反転増幅回路INV2の出力には中間キャ
パシタンスC4を介して反転増幅回路INV3が接続さ
れ、このINV3もその入出力が帰還キャパシタンスC
5によって接続されている。すなわち容量結合CPの出
力は2段階の反転増幅回路を経て非反転出力として後段
に伝達される。さらに容量結合CPには他のキャパシタ
ンスと並列にキャパシタンスCC8が接続され、CC8
には、スイッチSW9、反転増幅回路INV1、キャパ
シタンスC1を順次介して入力電圧Xが接続されてい
る。INV1の入出力は帰還キャパシタンスによって接
続され、スイッチSW9を閉成すると、Xの反転(−
X)が良好な線形性をもって出力される。
パシタンスC4を介して反転増幅回路INV3が接続さ
れ、このINV3もその入出力が帰還キャパシタンスC
5によって接続されている。すなわち容量結合CPの出
力は2段階の反転増幅回路を経て非反転出力として後段
に伝達される。さらに容量結合CPには他のキャパシタ
ンスと並列にキャパシタンスCC8が接続され、CC8
には、スイッチSW9、反転増幅回路INV1、キャパ
シタンスC1を順次介して入力電圧Xが接続されてい
る。INV1の入出力は帰還キャパシタンスによって接
続され、スイッチSW9を閉成すると、Xの反転(−
X)が良好な線形性をもって出力される。
【0007】ここにキャパシタンスは所定サイズの単位
キャパシタンスを並列接続して形成するが、図8の回路
では、CC0〜CC7に対して2進数の各ビットの重み
に対応した容量比を与える必要があり、比較的多くの単
位キャパシタンスが必要であり、特に多数のデータに対
する積和演算を行う際には乗算のためのキャパシタンス
の数が増大し、回路規模が大となった。
キャパシタンスを並列接続して形成するが、図8の回路
では、CC0〜CC7に対して2進数の各ビットの重み
に対応した容量比を与える必要があり、比較的多くの単
位キャパシタンスが必要であり、特に多数のデータに対
する積和演算を行う際には乗算のためのキャパシタンス
の数が増大し、回路規模が大となった。
【0008】本発明はこのような従来の問題点を解消す
べく創案されたもので、比較的少数キャパシタンスによ
り複数のアナログ電圧に対するデジタル乗数の積和演算
を実現し得る積和演算回路を提供することを目的とす
る。
べく創案されたもので、比較的少数キャパシタンスによ
り複数のアナログ電圧に対するデジタル乗数の積和演算
を実現し得る積和演算回路を提供することを目的とす
る。
【0009】
【課題を解決するための手段】本発明に係る積和演算回
路は、複数データの乗数の対応ビットごとの加算を最初
に行い、この加算結果に対して各ビットの重みに応じた
重み付けを行うものである。
路は、複数データの乗数の対応ビットごとの加算を最初
に行い、この加算結果に対して各ビットの重みに応じた
重み付けを行うものである。
【0010】
【発明の実施の態様】次に本発明に係る反転増幅回路の
一実施例を図面に基づいて説明する。
一実施例を図面に基づいて説明する。
【0011】
【実施例】図1において、積和演算回路はアナログ入力
電圧Vinが入力されたサンプルホールド部SHに加算
部ADDを接続し、サンプルホールド部で保持された複
数のアナログ電圧対する加算(詳細は後述する。)を行
い。この加算結果に対して乗算部MULによる乗算(詳
細は後述する。)を行う。
電圧Vinが入力されたサンプルホールド部SHに加算
部ADDを接続し、サンプルホールド部で保持された複
数のアナログ電圧対する加算(詳細は後述する。)を行
い。この加算結果に対して乗算部MULによる乗算(詳
細は後述する。)を行う。
【0012】サンプルホールド部SHおよび加算部AD
Dは図2のように構成され、サンプルホールド部SHは
複数(n個)のサンプルホールド回路SH1〜SHnを
直列してなり、加算部ADDは複数(2k個)の加算回
路を並列してなる。ここにnは並列入力すべきデータ数
であり、kはデジタル乗数のビット数である。
Dは図2のように構成され、サンプルホールド部SHは
複数(n個)のサンプルホールド回路SH1〜SHnを
直列してなり、加算部ADDは複数(2k個)の加算回
路を並列してなる。ここにnは並列入力すべきデータ数
であり、kはデジタル乗数のビット数である。
【0013】各サンプルホールド回路は入力されたアナ
ログ電圧を一旦保持し、後段のサンプルホールド回路に
転送する公知の構成であり、各サンプルホールド回路
は、保持したアナログ電圧を、乗ずるべきデジタル乗数
のビット数の2倍に等しい数だけ並列出力する。これら
2k個の出力は加算回路ADD1p〜ADDkp、AD
D1m〜ADDkmに並列入力される。これら加算回路
は同様に構成され、ADD1p〜ADDkpは正の乗数
に対応し、ADD1m〜ADDkmは負の乗数に対応す
る。
ログ電圧を一旦保持し、後段のサンプルホールド回路に
転送する公知の構成であり、各サンプルホールド回路
は、保持したアナログ電圧を、乗ずるべきデジタル乗数
のビット数の2倍に等しい数だけ並列出力する。これら
2k個の出力は加算回路ADD1p〜ADDkp、AD
D1m〜ADDkmに並列入力される。これら加算回路
は同様に構成され、ADD1p〜ADDkpは正の乗数
に対応し、ADD1m〜ADDkmは負の乗数に対応す
る。
【0014】ここに各サンプルホールド回路のサンプリ
ング、ホールディングのタイミングはコノトロール信号
CTRL1によって設定されており、また、各加算回路
にはコントロール信号CTRL2が入力され、これによ
って後述する乗数設定が為されている。
ング、ホールディングのタイミングはコノトロール信号
CTRL1によって設定されており、また、各加算回路
にはコントロール信号CTRL2が入力され、これによ
って後述する乗数設定が為されている。
【0015】ここで図3に基づいて、加算回路ADD1
pについて説明する。ADD1pはサンプルホールド回
路SH1〜SHnからのn個の入力VS1〜VSnに対
応したn個のマルチプレクサMUX1〜MUXnを有
し、各マルチプレクサにはVS1〜VSnのいずれか1
つが入力されるとともに、基準電圧Vrefが入力され
ている。マルチプレクサMUX1〜MUXnはVS1〜
VSnまたはVrefを択一的に出力し、MUX1〜M
UXnの出力はキャパシタンスC31〜C3nよりなる
容量結合CP3に入力されている。CP3の出力は反転
増幅回路INV3に入力され、INV3の出力は帰還キ
ャパシタンスC3Fによってその入力に接続されてい
る。
pについて説明する。ADD1pはサンプルホールド回
路SH1〜SHnからのn個の入力VS1〜VSnに対
応したn個のマルチプレクサMUX1〜MUXnを有
し、各マルチプレクサにはVS1〜VSnのいずれか1
つが入力されるとともに、基準電圧Vrefが入力され
ている。マルチプレクサMUX1〜MUXnはVS1〜
VSnまたはVrefを択一的に出力し、MUX1〜M
UXnの出力はキャパシタンスC31〜C3nよりなる
容量結合CP3に入力されている。CP3の出力は反転
増幅回路INV3に入力され、INV3の出力は帰還キ
ャパシタンスC3Fによってその入力に接続されてい
る。
【0016】各マルチプレクサMUX1〜MUXnのコ
ントロール信号をbp11〜bp1nとし、VS1〜V
Snを出力するときにコントロール信号を「1」、Vr
efを出力するときのコントロール信号を「0」とする
と、加算回路ADDp1の出力A1pは式(1)のとお
りとなる。ここに電圧の測定基準は基準電圧Vrefと
し、以下の全ての計算において同様とする。
ントロール信号をbp11〜bp1nとし、VS1〜V
Snを出力するときにコントロール信号を「1」、Vr
efを出力するときのコントロール信号を「0」とする
と、加算回路ADDp1の出力A1pは式(1)のとお
りとなる。ここに電圧の測定基準は基準電圧Vrefと
し、以下の全ての計算において同様とする。
【数1】 すなわち、i番目の乗数が正でありかつそのLSBが
「1」のとき、bpi=1であり、乗数が正でLSBが
「0」あるいは乗数が負のときに、bpi=0である。
これを一般化すると、j番目の加算回路Ajpの出力は
式(2)のとおり表現される。
「1」のとき、bpi=1であり、乗数が正でLSBが
「0」あるいは乗数が負のときに、bpi=0である。
これを一般化すると、j番目の加算回路Ajpの出力は
式(2)のとおり表現される。
【数2】
【0017】一方負の乗数に対応する加算回路A1m〜
Anmの出力は、コントロール信号をbmjiとして式
(3)で表現される。
Anmの出力は、コントロール信号をbmjiとして式
(3)で表現される。
【数3】 ここに、図3の回路におけるキャパシタンスの容量比は
式(4)のとおりである。
式(4)のとおりである。
【数4】
【0018】加算回路ADD1p〜ADDkp、ADD
1m〜ADDkmの出力A1p〜Akp、A1m〜Ak
mは、図4に示す乗算部MULに入力される。MULに
おいては、A1p〜Akpは容量結合CP41によって
統合され、A1m〜Akmは容量結合CP42によって
統合される。CP41はA1p〜Akpに対応したキャ
パシタンスC411〜C41kよりなり、CP42はA
1m〜Akmに対応したキャパシタンスC421〜C4
2kよりなる。
1m〜ADDkmの出力A1p〜Akp、A1m〜Ak
mは、図4に示す乗算部MULに入力される。MULに
おいては、A1p〜Akpは容量結合CP41によって
統合され、A1m〜Akmは容量結合CP42によって
統合される。CP41はA1p〜Akpに対応したキャ
パシタンスC411〜C41kよりなり、CP42はA
1m〜Akmに対応したキャパシタンスC421〜C4
2kよりなる。
【0019】容量結合CP41の出力は反転増幅回路I
NV41に入力され、INV41の出力は帰還キャパシ
タンスC4F1を介してその入力に接続されている。I
NV41の出力はさらに中間キャパシタンスCC4を介
して反転増幅回路INV42に接続されている。INV
42の出力はINV41と同様に帰還キャパシタンスC
4F2を介してその入力に接続されている。
NV41に入力され、INV41の出力は帰還キャパシ
タンスC4F1を介してその入力に接続されている。I
NV41の出力はさらに中間キャパシタンスCC4を介
して反転増幅回路INV42に接続されている。INV
42の出力はINV41と同様に帰還キャパシタンスC
4F2を介してその入力に接続されている。
【0020】容量結合CP41の出力はCC4と並列に
INV42に接続され、MULは式(5)で示す出力R
を生成する。
INV42に接続され、MULは式(5)で示す出力R
を生成する。
【数5】 ここに、図4の各キャパシタンスの容量比を、前記式
(4)のキャパシタンスの容量比とともに表1に示す。
(4)のキャパシタンスの容量比とともに表1に示す。
【表1】 表1の容量比および式(2)、(3)、(5)より、
【数6】 であり、任意の符号付のk桁2進数を乗数とする乗算が
可能である。
可能である。
【0021】ここで、以上の回路に使用されたキャパシ
タンスを構成するための単位キャパシタンスの個数Nを
見積った結果は表1のとおりである。
タンスを構成するための単位キャパシタンスの個数Nを
見積った結果は表1のとおりである。
【表1】
【0022】一方従来のような乗算を先に行う回路で
は、nデータに対するkビット乗数の積和演算のため
に、少なくとも式(7)の個数N'が必要であり、
は、nデータに対するkビット乗数の積和演算のため
に、少なくとも式(7)の個数N'が必要であり、
【数7】 N=N'となるnの値をncとすると、NとN'の比較結
果は表2とおりとなる。
果は表2とおりとなる。
【表2】 すなわち、並列データ数が2〜4以上のとき(実用上1
00以上であり、これよりはるかに大である。)には、
本願発明の単位キャパシタンス個数は従来よりも少な
い。これは実用的なケースにおいて、本願発明が常に単
位キャパシタンス個数が少ないことを意味する。また反
転増幅回路の個数も従来よりも少ない。
00以上であり、これよりはるかに大である。)には、
本願発明の単位キャパシタンス個数は従来よりも少な
い。これは実用的なケースにおいて、本願発明が常に単
位キャパシタンス個数が少ないことを意味する。また反
転増幅回路の個数も従来よりも少ない。
【0023】図5は乗算部MULの他の実施例を示す。
乗算部MULは正の乗数側の容量結合CP51の出力に
3段直列の反転増幅回路INV51、INV52,IN
V53を接続し、一方負の乗数側の容量結合CP52の
出力には1段の反転増幅回路INV54が接続されてい
る。反転増幅回路INV51〜INV54の出力は帰還
キャパシタンスC5F1、C5F2,C5F3、C5F
4によってその入力に接続され、C5F1とC5F2の
間、C5F2とC5F3の間には中間キャパシタンスC
C51、CC52がそれぞれ接続されている。
乗算部MULは正の乗数側の容量結合CP51の出力に
3段直列の反転増幅回路INV51、INV52,IN
V53を接続し、一方負の乗数側の容量結合CP52の
出力には1段の反転増幅回路INV54が接続されてい
る。反転増幅回路INV51〜INV54の出力は帰還
キャパシタンスC5F1、C5F2,C5F3、C5F
4によってその入力に接続され、C5F1とC5F2の
間、C5F2とC5F3の間には中間キャパシタンスC
C51、CC52がそれぞれ接続されている。
【0024】INV54の出力は中間キャパシタンスC
C53に接続され、CC53はCC52と並列にINV
53の入力に接続されている。本実施例は図4の実施例
よりも反転増幅回路の個数は増加するが、単位キャパシ
タンス個数は表2に示すように、さらに減少する。
C53に接続され、CC53はCC52と並列にINV
53の入力に接続されている。本実施例は図4の実施例
よりも反転増幅回路の個数は増加するが、単位キャパシ
タンス個数は表2に示すように、さらに減少する。
【表2】
【外1】 のとき、すなわちk>1.61(通常kは8程度であ
る。)のとき図5の回路は単位キャパシタンスが図4の
回路よりも少ない。これは実用上図5の回路の単位キャ
パシタンス個数が常に図4の回路よりも少ないことを意
味する。さらに最終段の帰還キャパシタンスC5F3の
容量(容量比「2」)が図4の最終段帰
る。)のとき図5の回路は単位キャパシタンスが図4の
回路よりも少ない。これは実用上図5の回路の単位キャ
パシタンス個数が常に図4の回路よりも少ないことを意
味する。さらに最終段の帰還キャパシタンスC5F3の
容量(容量比「2」)が図4の最終段帰
【外2】 路のレスポンスは著しく向上する。
【0025】 図3の反転増幅回路INV3は図6のよ
うに構成され、他の反転増幅回路はINV3と同様に構
成されている。反転増幅回路INV3は3段のCMOS
インバータINV61、INV62、INV63を直列
に接続してなり、前記帰還キャパシタンスC3Fは最終
段のCMOSインバータの出力を初段CMOSインバー
タの入力に帰還させている。反転増幅回路はその大きな
ゲインと帰還路の作用により、入力VI6に対して良好
な線形特性の反転出力VO6を出力する。
うに構成され、他の反転増幅回路はINV3と同様に構
成されている。反転増幅回路INV3は3段のCMOS
インバータINV61、INV62、INV63を直列
に接続してなり、前記帰還キャパシタンスC3Fは最終
段のCMOSインバータの出力を初段CMOSインバー
タの入力に帰還させている。反転増幅回路はその大きな
ゲインと帰還路の作用により、入力VI6に対して良好
な線形特性の反転出力VO6を出力する。
【0026】INV63の出力には接地キャパシタンス
CLを介して低電圧源Vss(例えばグランド)に接続
され、いわゆるローパスフィルタの効果により、帰還路
を含む反転増幅回路の発振が防止される。さらに、第2
段CMOSインバータINV62の出力はレジスタンス
RE1、キャパシタンスCE1を介して電源Vddに接
続され、レジスタンスRE2、キャパシタンスCE2を
介して低電圧源Vss接続されている。これらレジスタ
ンスは反転増幅回路の負荷となり、そのゲインを抑制し
て発振を防止する。そしてキャパシタンスCE1、CE
2は低周波の貫通電流を阻止し、レジスタンスにおける
電力消費を最小限に抑えている。
CLを介して低電圧源Vss(例えばグランド)に接続
され、いわゆるローパスフィルタの効果により、帰還路
を含む反転増幅回路の発振が防止される。さらに、第2
段CMOSインバータINV62の出力はレジスタンス
RE1、キャパシタンスCE1を介して電源Vddに接
続され、レジスタンスRE2、キャパシタンスCE2を
介して低電圧源Vss接続されている。これらレジスタ
ンスは反転増幅回路の負荷となり、そのゲインを抑制し
て発振を防止する。そしてキャパシタンスCE1、CE
2は低周波の貫通電流を阻止し、レジスタンスにおける
電力消費を最小限に抑えている。
【0027】なおRE1、RE2に代えて、INV62
あるいはINV63の入出力を接続する直列なRC回路
によっても反転増幅回路の負荷の増加による発振防止効
果が得られる。この場合回路規模は図6よりも小さくな
る。
あるいはINV63の入出力を接続する直列なRC回路
によっても反転増幅回路の負荷の増加による発振防止効
果が得られる。この場合回路規模は図6よりも小さくな
る。
【0028】図7は前記基準電圧Vrefを生成するた
めの回路VRを示す。この回路は図6の回路における入
力および帰還キャパシタンスを削除した構成を有し、C
MOSインバータINV71、INV72,INV7
3、接地キャパシタンスCL、レジスタンスRE1、R
E2、キャパシヤタンスCE1、CE2よりなる。
めの回路VRを示す。この回路は図6の回路における入
力および帰還キャパシタンスを削除した構成を有し、C
MOSインバータINV71、INV72,INV7
3、接地キャパシタンスCL、レジスタンスRE1、R
E2、キャパシヤタンスCE1、CE2よりなる。
【0029】回路VRはその入力が平衡状態となる安定
点を基準電圧Vrefとして出力し、この安定点はCM
OSインバータの閾値設定により自由に変更し得る。但
し、正負両方向のダイナミックレンジを最大限に確保す
るためには、VrefはVdd/2に設定される。
点を基準電圧Vrefとして出力し、この安定点はCM
OSインバータの閾値設定により自由に変更し得る。但
し、正負両方向のダイナミックレンジを最大限に確保す
るためには、VrefはVdd/2に設定される。
【0030】図8はサンプルホールド部および加算部の
他の実施例を示し、アナログ入力電圧は各サンプルホー
ルド回路に並列に接続されている。サンプルホールド部
は最も古いアナログ入力電圧を最新のアナログ入力電圧
に置き換えるように、コントロール信号CTRL1によ
って制御される。これによってサンプルホールド回路間
でデータ転送を行う必要がなくなり、転送誤差を防止し
得る。
他の実施例を示し、アナログ入力電圧は各サンプルホー
ルド回路に並列に接続されている。サンプルホールド部
は最も古いアナログ入力電圧を最新のアナログ入力電圧
に置き換えるように、コントロール信号CTRL1によ
って制御される。これによってサンプルホールド回路間
でデータ転送を行う必要がなくなり、転送誤差を防止し
得る。
【0031】このようにデータ転送を行わないことにす
ると、アナログデータに対する乗数を順次変更する必要
があり、各加算回路はコントロール信号CTRL2によ
って循環的に乗数を設定されている。
ると、アナログデータに対する乗数を順次変更する必要
があり、各加算回路はコントロール信号CTRL2によ
って循環的に乗数を設定されている。
【発明の効果】前述のとおり、本発明に係る積和演算回
路は、複数データの乗数の対応ビットごとの加算を最初
に行い、この加算結果に対して各ビットの重みに応じた
重み付けを行うので、比較的少数のキャパシタンスによ
り複数のアナログ電圧に対するデジタル乗数の積和演算
を実現し得るというすぐれた効果を有する。
路は、複数データの乗数の対応ビットごとの加算を最初
に行い、この加算結果に対して各ビットの重みに応じた
重み付けを行うので、比較的少数のキャパシタンスによ
り複数のアナログ電圧に対するデジタル乗数の積和演算
を実現し得るというすぐれた効果を有する。
【図1】本発明に係る積和演算回路の一実施例を示す回
路図である。
路図である。
【図2】同実施例におけるサンプルホールド部および加
算部を示すブロック図である。
算部を示すブロック図である。
【図3】加算部を構成する1個の加算回路を示す回路図
である。
である。
【図4】同実施例における乗算部を示す回路図である。
【図5】他の乗算部を示す回路図である。
【図6】反転増幅回路を示す回路図である。
【図7】基準電圧発生回路を示す回路図である。
【図8】サンプルホールド部および加算部の他の実施例
を示すブロック図である。
を示すブロック図である。
【図9】従来の乗算回路を示す回路図である。
SH...サンプルホールド部 ADD...加算部 MUL...乗算部 SH1〜SHn...サンプルホールド回路 ADD1p〜ADDkp、ADD1m〜ADDk
m...加算回路 MUX1〜MUXn...マルチプレクサ C21〜C2n、C2F、C311〜C31k、C32
1〜C32k、C3F1、C3F2、CC3、C411
〜C41k、C421〜C42k、C4F1、C4F
2、C4F3、C4F4、CC41、CC42、CC4
3VF5、CE1、CE2、CL...キャパシタンス INV2、INV31、INV32、INV41、IN
V42、INV43、INV44、INV51、INV
52、INV53、INV61、INV62、INV6
3...反転増幅回路 RE1、RE2...レジスタンス。 9 整理番号=YZ1996014A
m...加算回路 MUX1〜MUXn...マルチプレクサ C21〜C2n、C2F、C311〜C31k、C32
1〜C32k、C3F1、C3F2、CC3、C411
〜C41k、C421〜C42k、C4F1、C4F
2、C4F3、C4F4、CC41、CC42、CC4
3VF5、CE1、CE2、CL...キャパシタンス INV2、INV31、INV32、INV41、IN
V42、INV43、INV44、INV51、INV
52、INV53、INV61、INV62、INV6
3...反転増幅回路 RE1、RE2...レジスタンス。 9 整理番号=YZ1996014A
【表3】
【表4】
Claims (11)
- 【請求項1】 複数のアナログ電圧に対してデジタル乗
数の積和演算を行うための積和演算回路であって、前記
各デジタル乗数の対応ビットごとの1ビットの乗算を行
うための複数のマルチプレクサと、各対応ビットのマル
チプレクサの出力を容量結合によって加算する複数の加
算回路と、この加算回路の出力を各対応ビットの重みに
応じて容量結合によって重み付加算する複数の乗算回路
とを備えている積和演算回路。 - 【請求項2】 複数のアナログ電圧に対してデジタル乗
数の積和演算を行うための積和演算回路であって、前記
各デジタル乗数の対応ビットごとの1ビットの乗算を行
うための複数のマルチプレクサと、正の乗数の各対応ビ
ットのマルチプレクサの出力を容量結合によって加算す
る複数の第1加算回路と、負の乗数の各対応ビットのマ
ルチプレクサの出力を容量結合によって加算する複数の
第2加算回路と、前記第1加算回路の出力を各対応ビッ
トの重みに応じて容量結合によって重み付加算する複数
の第1乗算回路と、前記第2加算回路の出力を各対応ビ
ットの重みに応じて容量結合によって重み付加算する複
数の第2乗算回路と、第1乗算回路の出力から第2乗算
回路の出力を減ずる減算回路とを備えている積和演算回
路。 - 【請求項3】 アナログ電圧はサンプルホールド回路に
よって一旦保持されることを特徴とする請求項1または
2記載の積和演算回路。 - 【請求項4】 加算回路は、アナログ電圧および基準電
圧が入力されアナログ電圧または基準電圧を2者択一的
に出力する複数のマルチプレクサと、これらマルチプレ
クサの出力が接続された容量結合と、この容量結合の出
力が接続された奇数段直列のCMOSインバータよりな
る反転増幅回路と、この反転増幅回路の出力を入力に接
続する帰還キャパシタンスとを備えていることを特徴と
する請求項1記載の積和演算回路。 - 【請求項5】 乗算回路は、加算回路の出力を各対応ビ
ットの重みに応じて重み付加算する容量結合と、この容
量結合の出力が接続された奇数段直列のCMOSインバ
ータよりなる反転増幅回路と、この反転増幅回路の出力
を入力に接続する帰還キャパシタンスとを備えているこ
とを特徴とする請求項1記載の積和演算回路。 - 【請求項6】 第1加算回路は、各デジタル乗数の対応
ビットごとの1ビットの乗算を行うための複数のマルチ
プレクサと、正の乗数の各対応ビットのマルチプレクサ
の出力を加算する容量結合と、この容量結合の出力が接
続された奇数段直列のCMOSインバータよりなる反転
増幅回路と、この反転増幅回路の出力を入力に接続する
帰還キャパシタンスとを備えていることを特徴とする請
求項2記載の積和演算回路。 - 【請求項7】 第2加算回路は、各デジタル乗数の対応
ビットごとの1ビットの乗算を行うための複数のマルチ
プレクサと、負の乗数の各対応ビットのマルチプレクサ
の出力を加算する容量結合と、この容量結合の出力が接
続された奇数段直列のCMOSインバータよりなる反転
増幅回路と、この反転増幅回路の出力を入力に接続する
帰還キャパシタンスとを備えていることを特徴とする請
求項2記載の積和演算回路。 - 【請求項8】 第1乗算回路は、第1加算回路の出力を
各対応ビットの重みに応じて重み付加算する容量結合
と、この容量結合の出力が接続された奇数段直列のCM
OSインバータよりなる反転増幅回路と、この反転増幅
回路の出力を入力に接続する帰還キャパシタンスとを備
えていることを特徴とする請求項2記載の積和演算回
路。 - 【請求項9】 第2乗算回路は、第2加算回路の出力を
各対応ビットの重みに応じて重み付加算する容量結合
と、この容量結合の出力が接続された奇数段直列のCM
OSインバータよりなる反転増幅回路と、この反転増幅
回路の出力を入力に接続する帰還キャパシタンスとを備
えていることを特徴とする請求項2記載の積和演算回
路。 - 【請求項10】 減算回路は、第2乗算回路の出力に中
間キャパシタンスを接続し、第1乗算回路の容量結合と
並列にこの中間キャパシタンスを第1乗算回路の反転増
幅回路に接続してなることを特徴とする請求項2、8お
よび9に記載された積和演算回路。 - 【請求項11】 減算回路は、第1乗算回路の出力に第
1中間キャパシタンス、奇数段直列のCMOSインバー
タよりなる第1反転増幅回路、第2中間キャパシタン
ス、奇数段直列のCMOSインバータよりなる第2反転
増幅回路を順次直列に接続し、第2乗算回路の出力に第
3中間キャパシタンスを接続し、この第3中間キャパシ
タンスの出力を第2中間キャパシタンスと並列に第2反
転増幅回路に接続してあることを特徴とする請求項2、
8および9記載の積和演算回路。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25232896A JPH1078994A (ja) | 1996-09-03 | 1996-09-03 | 積和演算回路 |
US08/921,578 US5907496A (en) | 1996-09-03 | 1997-09-02 | Multiplication and addition circuit |
DE69701344T DE69701344T2 (de) | 1996-09-03 | 1997-09-02 | Multiplizier- und Addierschaltung |
EP97115209A EP0827099B1 (en) | 1996-09-03 | 1997-09-02 | Multiplication and addition circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25232896A JPH1078994A (ja) | 1996-09-03 | 1996-09-03 | 積和演算回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1078994A true JPH1078994A (ja) | 1998-03-24 |
Family
ID=17235743
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25232896A Pending JPH1078994A (ja) | 1996-09-03 | 1996-09-03 | 積和演算回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1078994A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20210151265A (ko) * | 2019-05-09 | 2021-12-13 | 어플라이드 머티어리얼스, 인코포레이티드 | 비트-오더링된 이진-가중 곱셈기-누산기 |
CN114424198A (zh) * | 2019-09-17 | 2022-04-29 | 安纳富来希股份有限公司 | 乘法累加器 |
-
1996
- 1996-09-03 JP JP25232896A patent/JPH1078994A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20210151265A (ko) * | 2019-05-09 | 2021-12-13 | 어플라이드 머티어리얼스, 인코포레이티드 | 비트-오더링된 이진-가중 곱셈기-누산기 |
JP2022533539A (ja) * | 2019-05-09 | 2022-07-25 | アプライド マテリアルズ インコーポレイテッド | ビットオーダバイナリ加重乗算器/積算器 |
CN114424198A (zh) * | 2019-09-17 | 2022-04-29 | 安纳富来希股份有限公司 | 乘法累加器 |
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