JPH1078994A - 積和演算回路 - Google Patents
積和演算回路Info
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- JPH1078994A JPH1078994A JP25232896A JP25232896A JPH1078994A JP H1078994 A JPH1078994 A JP H1078994A JP 25232896 A JP25232896 A JP 25232896A JP 25232896 A JP25232896 A JP 25232896A JP H1078994 A JPH1078994 A JP H1078994A
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- circuit
- output
- capacitive coupling
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Abstract
(57)【要約】
【目的】 比較的少数キャパシタンスにより複数のアナ
ログ電圧に対するデジタル乗数の関和演算を実現する。 【構成】 複数データの乗数の対応ビットごとの加算を
最初に行い、この加算結果に対して各ビットの重みに応
じた重み付けを行う。
ログ電圧に対するデジタル乗数の関和演算を実現する。 【構成】 複数データの乗数の対応ビットごとの加算を
最初に行い、この加算結果に対して各ビットの重みに応
じた重み付けを行う。
Description
【０００１】
【発明の属する技術分野】本発明は複数のアナログ電圧
に対してデジタル乗数の積和演算を行うための積和演算
回路に関する。
に対してデジタル乗数の積和演算を行うための積和演算
回路に関する。
【０００２】
【従来の技術】本発明の出願人等は特開平６−１６８３
４９号公報においてこのような用途に使用し得る乗算回
路を提案しており、Ａ／Ｄ変換を行うことなくアナログ
電圧とデジタル乗数との直接乗算を実現している。
４９号公報においてこのような用途に使用し得る乗算回
路を提案しており、Ａ／Ｄ変換を行うことなくアナログ
電圧とデジタル乗数との直接乗算を実現している。
【０００３】図９は同提案回路を示すものであり、入力
電圧ＸをスイッチSW１〜ＳＷ８を介して、キャパシタン
スＣＣ０〜ＣＣ８よりなる容量結合ＣＰに入力してい
る。容量結合ＣＰの出力は反転増幅回路ＩＮＶ２に入力
され、ＩＮＶ２の出力は帰還キャパシタンスＣ３を介し
てその入力に接続されている。
電圧ＸをスイッチSW１〜ＳＷ８を介して、キャパシタン
スＣＣ０〜ＣＣ８よりなる容量結合ＣＰに入力してい
る。容量結合ＣＰの出力は反転増幅回路ＩＮＶ２に入力
され、ＩＮＶ２の出力は帰還キャパシタンスＣ３を介し
てその入力に接続されている。
【０００４】容量結合ＣＰは入力電圧Ｘに対して各キャ
パシタンスの容量に比例した重みを乗じて加算した結果
を出力し、反転増幅回路はその充分大きなゲインとＣ３
によるフィードバック系とによって容量結合の出力を良
好な線形特性をもって後段に伝達する。容量結合の各キ
ャパシタンスは２進数の各ビットに対応した容量を有
し、各スイッチを開閉制御することにより、２進数との
乗算が実現される。
パシタンスの容量に比例した重みを乗じて加算した結果
を出力し、反転増幅回路はその充分大きなゲインとＣ３
によるフィードバック系とによって容量結合の出力を良
好な線形特性をもって後段に伝達する。容量結合の各キ
ャパシタンスは２進数の各ビットに対応した容量を有
し、各スイッチを開閉制御することにより、２進数との
乗算が実現される。
【０００５】反転増幅回路ＩＮＶ２の出力には中間キャ
パシタンスＣ４を介して反転増幅回路ＩＮＶ３が接続さ
れ、このＩＮＶ３もその入出力が帰還キャパシタンスＣ
５によって接続されている。すなわち容量結合ＣＰの出
力は２段階の反転増幅回路を経て非反転出力として後段
に伝達される。
パシタンスＣ４を介して反転増幅回路ＩＮＶ３が接続さ
れ、このＩＮＶ３もその入出力が帰還キャパシタンスＣ
５によって接続されている。すなわち容量結合ＣＰの出
力は２段階の反転増幅回路を経て非反転出力として後段
に伝達される。
【０００６】反転増幅回路ＩＮＶ２の出力には中間キャ
パシタンスＣ４を介して反転増幅回路ＩＮＶ３が接続さ
れ、このＩＮＶ３もその入出力が帰還キャパシタンスＣ
５によって接続されている。すなわち容量結合ＣＰの出
力は２段階の反転増幅回路を経て非反転出力として後段
に伝達される。さらに容量結合ＣＰには他のキャパシタ
ンスと並列にキャパシタンスＣＣ８が接続され、ＣＣ８
には、スイッチＳＷ９、反転増幅回路ＩＮＶ１、キャパ
シタンスＣ１を順次介して入力電圧Ｘが接続されてい
る。ＩＮＶ１の入出力は帰還キャパシタンスによって接
続され、スイッチＳＷ９を閉成すると、Ｘの反転（−
Ｘ）が良好な線形性をもって出力される。
パシタンスＣ４を介して反転増幅回路ＩＮＶ３が接続さ
れ、このＩＮＶ３もその入出力が帰還キャパシタンスＣ
５によって接続されている。すなわち容量結合ＣＰの出
力は２段階の反転増幅回路を経て非反転出力として後段
に伝達される。さらに容量結合ＣＰには他のキャパシタ
ンスと並列にキャパシタンスＣＣ８が接続され、ＣＣ８
には、スイッチＳＷ９、反転増幅回路ＩＮＶ１、キャパ
シタンスＣ１を順次介して入力電圧Ｘが接続されてい
る。ＩＮＶ１の入出力は帰還キャパシタンスによって接
続され、スイッチＳＷ９を閉成すると、Ｘの反転（−
Ｘ）が良好な線形性をもって出力される。
【０００７】ここにキャパシタンスは所定サイズの単位
キャパシタンスを並列接続して形成するが、図８の回路
では、ＣＣ０〜ＣＣ７に対して２進数の各ビットの重み
に対応した容量比を与える必要があり、比較的多くの単
位キャパシタンスが必要であり、特に多数のデータに対
する積和演算を行う際には乗算のためのキャパシタンス
の数が増大し、回路規模が大となった。
キャパシタンスを並列接続して形成するが、図８の回路
では、ＣＣ０〜ＣＣ７に対して２進数の各ビットの重み
に対応した容量比を与える必要があり、比較的多くの単
位キャパシタンスが必要であり、特に多数のデータに対
する積和演算を行う際には乗算のためのキャパシタンス
の数が増大し、回路規模が大となった。
【０００８】本発明はこのような従来の問題点を解消す
べく創案されたもので、比較的少数キャパシタンスによ
り複数のアナログ電圧に対するデジタル乗数の積和演算
を実現し得る積和演算回路を提供することを目的とす
る。
べく創案されたもので、比較的少数キャパシタンスによ
り複数のアナログ電圧に対するデジタル乗数の積和演算
を実現し得る積和演算回路を提供することを目的とす
る。
【０００９】
【課題を解決するための手段】本発明に係る積和演算回
路は、複数データの乗数の対応ビットごとの加算を最初
に行い、この加算結果に対して各ビットの重みに応じた
重み付けを行うものである。
路は、複数データの乗数の対応ビットごとの加算を最初
に行い、この加算結果に対して各ビットの重みに応じた
重み付けを行うものである。
【００１０】
【発明の実施の態様】次に本発明に係る反転増幅回路の
一実施例を図面に基づいて説明する。
一実施例を図面に基づいて説明する。
【００１１】
【実施例】図１において、積和演算回路はアナログ入力
電圧Ｖｉｎが入力されたサンプルホールド部ＳＨに加算
部ＡＤＤを接続し、サンプルホールド部で保持された複
数のアナログ電圧対する加算（詳細は後述する。）を行
い。この加算結果に対して乗算部ＭＵＬによる乗算（詳
細は後述する。）を行う。
電圧Ｖｉｎが入力されたサンプルホールド部ＳＨに加算
部ＡＤＤを接続し、サンプルホールド部で保持された複
数のアナログ電圧対する加算（詳細は後述する。）を行
い。この加算結果に対して乗算部ＭＵＬによる乗算（詳
細は後述する。）を行う。
【００１２】サンプルホールド部ＳＨおよび加算部ＡＤ
Ｄは図２のように構成され、サンプルホールド部ＳＨは
複数（ｎ個）のサンプルホールド回路ＳＨ１〜ＳＨｎを
直列してなり、加算部ＡＤＤは複数（２ｋ個）の加算回
路を並列してなる。ここにｎは並列入力すべきデータ数
であり、ｋはデジタル乗数のビット数である。
Ｄは図２のように構成され、サンプルホールド部ＳＨは
複数（ｎ個）のサンプルホールド回路ＳＨ１〜ＳＨｎを
直列してなり、加算部ＡＤＤは複数（２ｋ個）の加算回
路を並列してなる。ここにｎは並列入力すべきデータ数
であり、ｋはデジタル乗数のビット数である。
【００１３】各サンプルホールド回路は入力されたアナ
ログ電圧を一旦保持し、後段のサンプルホールド回路に
転送する公知の構成であり、各サンプルホールド回路
は、保持したアナログ電圧を、乗ずるべきデジタル乗数
のビット数の２倍に等しい数だけ並列出力する。これら
２ｋ個の出力は加算回路ＡＤＤ１ｐ〜ＡＤＤｋｐ、ＡＤ
Ｄ１ｍ〜ＡＤＤｋｍに並列入力される。これら加算回路
は同様に構成され、ＡＤＤ１ｐ〜ＡＤＤｋｐは正の乗数
に対応し、ＡＤＤ１ｍ〜ＡＤＤｋｍは負の乗数に対応す
る。
ログ電圧を一旦保持し、後段のサンプルホールド回路に
転送する公知の構成であり、各サンプルホールド回路
は、保持したアナログ電圧を、乗ずるべきデジタル乗数
のビット数の２倍に等しい数だけ並列出力する。これら
２ｋ個の出力は加算回路ＡＤＤ１ｐ〜ＡＤＤｋｐ、ＡＤ
Ｄ１ｍ〜ＡＤＤｋｍに並列入力される。これら加算回路
は同様に構成され、ＡＤＤ１ｐ〜ＡＤＤｋｐは正の乗数
に対応し、ＡＤＤ１ｍ〜ＡＤＤｋｍは負の乗数に対応す
る。
【００１４】ここに各サンプルホールド回路のサンプリ
ング、ホールディングのタイミングはコノトロール信号
ＣＴＲＬ１によって設定されており、また、各加算回路
にはコントロール信号ＣＴＲＬ２が入力され、これによ
って後述する乗数設定が為されている。
ング、ホールディングのタイミングはコノトロール信号
ＣＴＲＬ１によって設定されており、また、各加算回路
にはコントロール信号ＣＴＲＬ２が入力され、これによ
って後述する乗数設定が為されている。
【００１５】ここで図３に基づいて、加算回路ＡＤＤ１
ｐについて説明する。ＡＤＤ１ｐはサンプルホールド回
路ＳＨ１〜ＳＨｎからのｎ個の入力ＶＳ１〜ＶＳｎに対
応したｎ個のマルチプレクサＭＵＸ１〜ＭＵＸｎを有
し、各マルチプレクサにはＶＳ１〜ＶＳｎのいずれか１
つが入力されるとともに、基準電圧Ｖｒｅｆが入力され
ている。マルチプレクサＭＵＸ１〜ＭＵＸｎはＶＳ１〜
ＶＳｎまたはＶｒｅｆを択一的に出力し、ＭＵＸ１〜Ｍ
ＵＸｎの出力はキャパシタンスＣ３１〜Ｃ３ｎよりなる
容量結合ＣＰ３に入力されている。ＣＰ３の出力は反転
増幅回路ＩＮＶ３に入力され、ＩＮＶ３の出力は帰還キ
ャパシタンスＣ３Ｆによってその入力に接続されてい
る。
ｐについて説明する。ＡＤＤ１ｐはサンプルホールド回
路ＳＨ１〜ＳＨｎからのｎ個の入力ＶＳ１〜ＶＳｎに対
応したｎ個のマルチプレクサＭＵＸ１〜ＭＵＸｎを有
し、各マルチプレクサにはＶＳ１〜ＶＳｎのいずれか１
つが入力されるとともに、基準電圧Ｖｒｅｆが入力され
ている。マルチプレクサＭＵＸ１〜ＭＵＸｎはＶＳ１〜
ＶＳｎまたはＶｒｅｆを択一的に出力し、ＭＵＸ１〜Ｍ
ＵＸｎの出力はキャパシタンスＣ３１〜Ｃ３ｎよりなる
容量結合ＣＰ３に入力されている。ＣＰ３の出力は反転
増幅回路ＩＮＶ３に入力され、ＩＮＶ３の出力は帰還キ
ャパシタンスＣ３Ｆによってその入力に接続されてい
る。
【００１６】各マルチプレクサＭＵＸ１〜ＭＵＸｎのコ
ントロール信号をｂｐ１１〜ｂｐ１ｎとし、ＶＳ１〜Ｖ
Ｓｎを出力するときにコントロール信号を「１」、Ｖｒ
ｅｆを出力するときのコントロール信号を「０」とする
と、加算回路ＡＤＤｐ１の出力Ａ１ｐは式（１）のとお
りとなる。ここに電圧の測定基準は基準電圧Ｖｒｅｆと
し、以下の全ての計算において同様とする。
ントロール信号をｂｐ１１〜ｂｐ１ｎとし、ＶＳ１〜Ｖ
Ｓｎを出力するときにコントロール信号を「１」、Ｖｒ
ｅｆを出力するときのコントロール信号を「０」とする
と、加算回路ＡＤＤｐ１の出力Ａ１ｐは式（１）のとお
りとなる。ここに電圧の測定基準は基準電圧Ｖｒｅｆと
し、以下の全ての計算において同様とする。
【数１】 すなわち、ｉ番目の乗数が正でありかつそのＬＳＢが
「１」のとき、ｂｐｉ＝１であり、乗数が正でＬＳＢが
「０」あるいは乗数が負のときに、ｂｐｉ＝０である。
これを一般化すると、ｊ番目の加算回路Ａｊｐの出力は
式（２）のとおり表現される。
「１」のとき、ｂｐｉ＝１であり、乗数が正でＬＳＢが
「０」あるいは乗数が負のときに、ｂｐｉ＝０である。
これを一般化すると、ｊ番目の加算回路Ａｊｐの出力は
式（２）のとおり表現される。
【数２】
【００１７】一方負の乗数に対応する加算回路Ａ１ｍ〜
Ａｎｍの出力は、コントロール信号をｂｍｊｉとして式
（３）で表現される。
Ａｎｍの出力は、コントロール信号をｂｍｊｉとして式
（３）で表現される。
【数３】 ここに、図３の回路におけるキャパシタンスの容量比は
式（４）のとおりである。
式（４）のとおりである。
【数４】
【００１８】加算回路ＡＤＤ１ｐ〜ＡＤＤｋｐ、ＡＤＤ
１ｍ〜ＡＤＤｋｍの出力Ａ１ｐ〜Ａｋｐ、Ａ１ｍ〜Ａｋ
ｍは、図４に示す乗算部ＭＵＬに入力される。ＭＵＬに
おいては、Ａ１ｐ〜Ａｋｐは容量結合ＣＰ４１によって
統合され、Ａ１ｍ〜Ａｋｍは容量結合ＣＰ４２によって
統合される。ＣＰ４１はＡ１ｐ〜Ａｋｐに対応したキャ
パシタンスＣ４１１〜Ｃ４１ｋよりなり、ＣＰ４２はＡ
１ｍ〜Ａｋｍに対応したキャパシタンスＣ４２１〜Ｃ４
２ｋよりなる。
１ｍ〜ＡＤＤｋｍの出力Ａ１ｐ〜Ａｋｐ、Ａ１ｍ〜Ａｋ
ｍは、図４に示す乗算部ＭＵＬに入力される。ＭＵＬに
おいては、Ａ１ｐ〜Ａｋｐは容量結合ＣＰ４１によって
統合され、Ａ１ｍ〜Ａｋｍは容量結合ＣＰ４２によって
統合される。ＣＰ４１はＡ１ｐ〜Ａｋｐに対応したキャ
パシタンスＣ４１１〜Ｃ４１ｋよりなり、ＣＰ４２はＡ
１ｍ〜Ａｋｍに対応したキャパシタンスＣ４２１〜Ｃ４
２ｋよりなる。
【００１９】容量結合ＣＰ４１の出力は反転増幅回路Ｉ
ＮＶ４１に入力され、ＩＮＶ４１の出力は帰還キャパシ
タンスＣ４Ｆ１を介してその入力に接続されている。Ｉ
ＮＶ４１の出力はさらに中間キャパシタンスＣＣ４を介
して反転増幅回路ＩＮＶ４２に接続されている。ＩＮＶ
４２の出力はＩＮＶ４１と同様に帰還キャパシタンスＣ
４Ｆ２を介してその入力に接続されている。
ＮＶ４１に入力され、ＩＮＶ４１の出力は帰還キャパシ
タンスＣ４Ｆ１を介してその入力に接続されている。Ｉ
ＮＶ４１の出力はさらに中間キャパシタンスＣＣ４を介
して反転増幅回路ＩＮＶ４２に接続されている。ＩＮＶ
４２の出力はＩＮＶ４１と同様に帰還キャパシタンスＣ
４Ｆ２を介してその入力に接続されている。
【００２０】容量結合ＣＰ４１の出力はＣＣ４と並列に
ＩＮＶ４２に接続され、ＭＵＬは式（５）で示す出力Ｒ
を生成する。
ＩＮＶ４２に接続され、ＭＵＬは式（５）で示す出力Ｒ
を生成する。
【数５】 ここに、図４の各キャパシタンスの容量比を、前記式
（４）のキャパシタンスの容量比とともに表１に示す。
（４）のキャパシタンスの容量比とともに表１に示す。
【表１】 表１の容量比および式（２）、（３）、（５）より、
【数６】 であり、任意の符号付のｋ桁２進数を乗数とする乗算が
可能である。
可能である。
【００２１】ここで、以上の回路に使用されたキャパシ
タンスを構成するための単位キャパシタンスの個数Ｎを
見積った結果は表１のとおりである。
タンスを構成するための単位キャパシタンスの個数Ｎを
見積った結果は表１のとおりである。
【表１】
【００２２】一方従来のような乗算を先に行う回路で
は、ｎデータに対するｋビット乗数の積和演算のため
に、少なくとも式（７）の個数Ｎ'が必要であり、
は、ｎデータに対するｋビット乗数の積和演算のため
に、少なくとも式（７）の個数Ｎ'が必要であり、
【数７】 Ｎ＝Ｎ'となるｎの値をｎｃとすると、ＮとＮ'の比較結
果は表２とおりとなる。
果は表２とおりとなる。
【表２】 すなわち、並列データ数が２〜４以上のとき（実用上１
００以上であり、これよりはるかに大である。）には、
本願発明の単位キャパシタンス個数は従来よりも少な
い。これは実用的なケースにおいて、本願発明が常に単
位キャパシタンス個数が少ないことを意味する。また反
転増幅回路の個数も従来よりも少ない。
００以上であり、これよりはるかに大である。）には、
本願発明の単位キャパシタンス個数は従来よりも少な
い。これは実用的なケースにおいて、本願発明が常に単
位キャパシタンス個数が少ないことを意味する。また反
転増幅回路の個数も従来よりも少ない。
【００２３】図５は乗算部ＭＵＬの他の実施例を示す。
乗算部ＭＵＬは正の乗数側の容量結合ＣＰ５１の出力に
３段直列の反転増幅回路ＩＮＶ５１、ＩＮＶ５２，ＩＮ
Ｖ５３を接続し、一方負の乗数側の容量結合ＣＰ５２の
出力には１段の反転増幅回路ＩＮＶ５４が接続されてい
る。反転増幅回路ＩＮＶ５１〜ＩＮＶ５４の出力は帰還
キャパシタンスＣ５Ｆ１、Ｃ５Ｆ２，Ｃ５Ｆ３、Ｃ５Ｆ
４によってその入力に接続され、Ｃ５Ｆ１とＣ５Ｆ２の
間、Ｃ５Ｆ２とＣ５Ｆ３の間には中間キャパシタンスＣ
Ｃ５１、ＣＣ５２がそれぞれ接続されている。
乗算部ＭＵＬは正の乗数側の容量結合ＣＰ５１の出力に
３段直列の反転増幅回路ＩＮＶ５１、ＩＮＶ５２，ＩＮ
Ｖ５３を接続し、一方負の乗数側の容量結合ＣＰ５２の
出力には１段の反転増幅回路ＩＮＶ５４が接続されてい
る。反転増幅回路ＩＮＶ５１〜ＩＮＶ５４の出力は帰還
キャパシタンスＣ５Ｆ１、Ｃ５Ｆ２，Ｃ５Ｆ３、Ｃ５Ｆ
４によってその入力に接続され、Ｃ５Ｆ１とＣ５Ｆ２の
間、Ｃ５Ｆ２とＣ５Ｆ３の間には中間キャパシタンスＣ
Ｃ５１、ＣＣ５２がそれぞれ接続されている。
【００２４】ＩＮＶ５４の出力は中間キャパシタンスＣ
Ｃ５３に接続され、ＣＣ５３はＣＣ５２と並列にＩＮＶ
５３の入力に接続されている。本実施例は図４の実施例
よりも反転増幅回路の個数は増加するが、単位キャパシ
タンス個数は表２に示すように、さらに減少する。
Ｃ５３に接続され、ＣＣ５３はＣＣ５２と並列にＩＮＶ
５３の入力に接続されている。本実施例は図４の実施例
よりも反転増幅回路の個数は増加するが、単位キャパシ
タンス個数は表２に示すように、さらに減少する。
【表２】
【外１】 のとき、すなわちｋ＞１．６１（通常ｋは８程度であ
る。）のとき図５の回路は単位キャパシタンスが図４の
回路よりも少ない。これは実用上図５の回路の単位キャ
パシタンス個数が常に図４の回路よりも少ないことを意
味する。さらに最終段の帰還キャパシタンスＣ５Ｆ３の
容量（容量比「２」）が図４の最終段帰
る。）のとき図５の回路は単位キャパシタンスが図４の
回路よりも少ない。これは実用上図５の回路の単位キャ
パシタンス個数が常に図４の回路よりも少ないことを意
味する。さらに最終段の帰還キャパシタンスＣ５Ｆ３の
容量（容量比「２」）が図４の最終段帰
【外２】 路のレスポンスは著しく向上する。
【００２５】 図３の反転増幅回路ＩＮＶ３は図６のよ
うに構成され、他の反転増幅回路はＩＮＶ３と同様に構
成されている。反転増幅回路ＩＮＶ３は３段のＣＭＯＳ
インバータＩＮＶ６１、ＩＮＶ６２、ＩＮＶ６３を直列
に接続してなり、前記帰還キャパシタンスＣ３Ｆは最終
段のＣＭＯＳインバータの出力を初段ＣＭＯＳインバー
タの入力に帰還させている。反転増幅回路はその大きな
ゲインと帰還路の作用により、入力ＶＩ６に対して良好
な線形特性の反転出力ＶＯ６を出力する。
うに構成され、他の反転増幅回路はＩＮＶ３と同様に構
成されている。反転増幅回路ＩＮＶ３は３段のＣＭＯＳ
インバータＩＮＶ６１、ＩＮＶ６２、ＩＮＶ６３を直列
に接続してなり、前記帰還キャパシタンスＣ３Ｆは最終
段のＣＭＯＳインバータの出力を初段ＣＭＯＳインバー
タの入力に帰還させている。反転増幅回路はその大きな
ゲインと帰還路の作用により、入力ＶＩ６に対して良好
な線形特性の反転出力ＶＯ６を出力する。
【００２６】ＩＮＶ６３の出力には接地キャパシタンス
ＣＬを介して低電圧源Ｖｓｓ（例えばグランド）に接続
され、いわゆるローパスフィルタの効果により、帰還路
を含む反転増幅回路の発振が防止される。さらに、第２
段ＣＭＯＳインバータＩＮＶ６２の出力はレジスタンス
ＲＥ１、キャパシタンスＣＥ１を介して電源Ｖｄｄに接
続され、レジスタンスＲＥ２、キャパシタンスＣＥ２を
介して低電圧源Ｖｓｓ接続されている。これらレジスタ
ンスは反転増幅回路の負荷となり、そのゲインを抑制し
て発振を防止する。そしてキャパシタンスＣＥ１、ＣＥ
２は低周波の貫通電流を阻止し、レジスタンスにおける
電力消費を最小限に抑えている。
ＣＬを介して低電圧源Ｖｓｓ（例えばグランド）に接続
され、いわゆるローパスフィルタの効果により、帰還路
を含む反転増幅回路の発振が防止される。さらに、第２
段ＣＭＯＳインバータＩＮＶ６２の出力はレジスタンス
ＲＥ１、キャパシタンスＣＥ１を介して電源Ｖｄｄに接
続され、レジスタンスＲＥ２、キャパシタンスＣＥ２を
介して低電圧源Ｖｓｓ接続されている。これらレジスタ
ンスは反転増幅回路の負荷となり、そのゲインを抑制し
て発振を防止する。そしてキャパシタンスＣＥ１、ＣＥ
２は低周波の貫通電流を阻止し、レジスタンスにおける
電力消費を最小限に抑えている。
【００２７】なおＲＥ１、ＲＥ２に代えて、ＩＮＶ６２
あるいはＩＮＶ６３の入出力を接続する直列なＲＣ回路
によっても反転増幅回路の負荷の増加による発振防止効
果が得られる。この場合回路規模は図６よりも小さくな
る。
あるいはＩＮＶ６３の入出力を接続する直列なＲＣ回路
によっても反転増幅回路の負荷の増加による発振防止効
果が得られる。この場合回路規模は図６よりも小さくな
る。
【００２８】図７は前記基準電圧Ｖｒｅｆを生成するた
めの回路ＶＲを示す。この回路は図６の回路における入
力および帰還キャパシタンスを削除した構成を有し、Ｃ
ＭＯＳインバータＩＮＶ７１、ＩＮＶ７２，ＩＮＶ７
３、接地キャパシタンスＣＬ、レジスタンスＲＥ１、Ｒ
Ｅ２、キャパシヤタンスＣＥ１、ＣＥ２よりなる。
めの回路ＶＲを示す。この回路は図６の回路における入
力および帰還キャパシタンスを削除した構成を有し、Ｃ
ＭＯＳインバータＩＮＶ７１、ＩＮＶ７２，ＩＮＶ７
３、接地キャパシタンスＣＬ、レジスタンスＲＥ１、Ｒ
Ｅ２、キャパシヤタンスＣＥ１、ＣＥ２よりなる。
【００２９】回路ＶＲはその入力が平衡状態となる安定
点を基準電圧Ｖｒｅｆとして出力し、この安定点はＣＭ
ＯＳインバータの閾値設定により自由に変更し得る。但
し、正負両方向のダイナミックレンジを最大限に確保す
るためには、ＶｒｅｆはＶｄｄ／２に設定される。
点を基準電圧Ｖｒｅｆとして出力し、この安定点はＣＭ
ＯＳインバータの閾値設定により自由に変更し得る。但
し、正負両方向のダイナミックレンジを最大限に確保す
るためには、ＶｒｅｆはＶｄｄ／２に設定される。
【００３０】図８はサンプルホールド部および加算部の
他の実施例を示し、アナログ入力電圧は各サンプルホー
ルド回路に並列に接続されている。サンプルホールド部
は最も古いアナログ入力電圧を最新のアナログ入力電圧
に置き換えるように、コントロール信号ＣＴＲＬ１によ
って制御される。これによってサンプルホールド回路間
でデータ転送を行う必要がなくなり、転送誤差を防止し
得る。
他の実施例を示し、アナログ入力電圧は各サンプルホー
ルド回路に並列に接続されている。サンプルホールド部
は最も古いアナログ入力電圧を最新のアナログ入力電圧
に置き換えるように、コントロール信号ＣＴＲＬ１によ
って制御される。これによってサンプルホールド回路間
でデータ転送を行う必要がなくなり、転送誤差を防止し
得る。
【００３１】このようにデータ転送を行わないことにす
ると、アナログデータに対する乗数を順次変更する必要
があり、各加算回路はコントロール信号ＣＴＲＬ２によ
って循環的に乗数を設定されている。
ると、アナログデータに対する乗数を順次変更する必要
があり、各加算回路はコントロール信号ＣＴＲＬ２によ
って循環的に乗数を設定されている。
【発明の効果】前述のとおり、本発明に係る積和演算回
路は、複数データの乗数の対応ビットごとの加算を最初
に行い、この加算結果に対して各ビットの重みに応じた
重み付けを行うので、比較的少数のキャパシタンスによ
り複数のアナログ電圧に対するデジタル乗数の積和演算
を実現し得るというすぐれた効果を有する。
路は、複数データの乗数の対応ビットごとの加算を最初
に行い、この加算結果に対して各ビットの重みに応じた
重み付けを行うので、比較的少数のキャパシタンスによ
り複数のアナログ電圧に対するデジタル乗数の積和演算
を実現し得るというすぐれた効果を有する。
【図１】本発明に係る積和演算回路の一実施例を示す回
路図である。
路図である。
【図２】同実施例におけるサンプルホールド部および加
算部を示すブロック図である。
算部を示すブロック図である。
【図３】加算部を構成する１個の加算回路を示す回路図
である。
である。
【図４】同実施例における乗算部を示す回路図である。
【図５】他の乗算部を示す回路図である。
【図６】反転増幅回路を示す回路図である。
【図７】基準電圧発生回路を示す回路図である。
【図８】サンプルホールド部および加算部の他の実施例
を示すブロック図である。
を示すブロック図である。
【図９】従来の乗算回路を示す回路図である。
ＳＨ．．．サンプルホールド部 ＡＤＤ．．．加算部 ＭＵＬ．．．乗算部 ＳＨ１〜ＳＨｎ．．．サンプルホールド回路 ＡＤＤ１ｐ〜ＡＤＤｋｐ、ＡＤＤ１ｍ〜ＡＤＤｋ
ｍ．．．加算回路 ＭＵＸ１〜ＭＵＸｎ．．．マルチプレクサ Ｃ２１〜Ｃ２ｎ、Ｃ２Ｆ、Ｃ３１１〜Ｃ３１ｋ、Ｃ３２
１〜Ｃ３２ｋ、Ｃ３Ｆ１、Ｃ３Ｆ２、ＣＣ３、Ｃ４１１
〜Ｃ４１ｋ、Ｃ４２１〜Ｃ４２ｋ、Ｃ４Ｆ１、Ｃ４Ｆ
２、Ｃ４Ｆ３、Ｃ４Ｆ４、ＣＣ４１、ＣＣ４２、ＣＣ４
３ＶＦ５、ＣＥ１、ＣＥ２、ＣＬ．．．キャパシタンス ＩＮＶ２、ＩＮＶ３１、ＩＮＶ３２、ＩＮＶ４１、ＩＮ
Ｖ４２、ＩＮＶ４３、ＩＮＶ４４、ＩＮＶ５１、ＩＮＶ
５２、ＩＮＶ５３、ＩＮＶ６１、ＩＮＶ６２、ＩＮＶ６
３．．．反転増幅回路 ＲＥ１、ＲＥ２．．．レジスタンス。 9 整理番号＝ＹＺ１９９６０１４Ａ
ｍ．．．加算回路 ＭＵＸ１〜ＭＵＸｎ．．．マルチプレクサ Ｃ２１〜Ｃ２ｎ、Ｃ２Ｆ、Ｃ３１１〜Ｃ３１ｋ、Ｃ３２
１〜Ｃ３２ｋ、Ｃ３Ｆ１、Ｃ３Ｆ２、ＣＣ３、Ｃ４１１
〜Ｃ４１ｋ、Ｃ４２１〜Ｃ４２ｋ、Ｃ４Ｆ１、Ｃ４Ｆ
２、Ｃ４Ｆ３、Ｃ４Ｆ４、ＣＣ４１、ＣＣ４２、ＣＣ４
３ＶＦ５、ＣＥ１、ＣＥ２、ＣＬ．．．キャパシタンス ＩＮＶ２、ＩＮＶ３１、ＩＮＶ３２、ＩＮＶ４１、ＩＮ
Ｖ４２、ＩＮＶ４３、ＩＮＶ４４、ＩＮＶ５１、ＩＮＶ
５２、ＩＮＶ５３、ＩＮＶ６１、ＩＮＶ６２、ＩＮＶ６
３．．．反転増幅回路 ＲＥ１、ＲＥ２．．．レジスタンス。 9 整理番号＝ＹＺ１９９６０１４Ａ
【表３】
【表４】
Claims (11)
- 【請求項１】 複数のアナログ電圧に対してデジタル乗
数の積和演算を行うための積和演算回路であって、前記
各デジタル乗数の対応ビットごとの１ビットの乗算を行
うための複数のマルチプレクサと、各対応ビットのマル
チプレクサの出力を容量結合によって加算する複数の加
算回路と、この加算回路の出力を各対応ビットの重みに
応じて容量結合によって重み付加算する複数の乗算回路
とを備えている積和演算回路。 - 【請求項２】 複数のアナログ電圧に対してデジタル乗
数の積和演算を行うための積和演算回路であって、前記
各デジタル乗数の対応ビットごとの１ビットの乗算を行
うための複数のマルチプレクサと、正の乗数の各対応ビ
ットのマルチプレクサの出力を容量結合によって加算す
る複数の第１加算回路と、負の乗数の各対応ビットのマ
ルチプレクサの出力を容量結合によって加算する複数の
第２加算回路と、前記第１加算回路の出力を各対応ビッ
トの重みに応じて容量結合によって重み付加算する複数
の第１乗算回路と、前記第２加算回路の出力を各対応ビ
ットの重みに応じて容量結合によって重み付加算する複
数の第２乗算回路と、第１乗算回路の出力から第２乗算
回路の出力を減ずる減算回路とを備えている積和演算回
路。 - 【請求項３】 アナログ電圧はサンプルホールド回路に
よって一旦保持されることを特徴とする請求項１または
２記載の積和演算回路。 - 【請求項４】 加算回路は、アナログ電圧および基準電
圧が入力されアナログ電圧または基準電圧を２者択一的
に出力する複数のマルチプレクサと、これらマルチプレ
クサの出力が接続された容量結合と、この容量結合の出
力が接続された奇数段直列のＣＭＯＳインバータよりな
る反転増幅回路と、この反転増幅回路の出力を入力に接
続する帰還キャパシタンスとを備えていることを特徴と
する請求項１記載の積和演算回路。 - 【請求項５】 乗算回路は、加算回路の出力を各対応ビ
ットの重みに応じて重み付加算する容量結合と、この容
量結合の出力が接続された奇数段直列のＣＭＯＳインバ
ータよりなる反転増幅回路と、この反転増幅回路の出力
を入力に接続する帰還キャパシタンスとを備えているこ
とを特徴とする請求項１記載の積和演算回路。 - 【請求項６】 第１加算回路は、各デジタル乗数の対応
ビットごとの１ビットの乗算を行うための複数のマルチ
プレクサと、正の乗数の各対応ビットのマルチプレクサ
の出力を加算する容量結合と、この容量結合の出力が接
続された奇数段直列のＣＭＯＳインバータよりなる反転
増幅回路と、この反転増幅回路の出力を入力に接続する
帰還キャパシタンスとを備えていることを特徴とする請
求項２記載の積和演算回路。 - 【請求項７】 第２加算回路は、各デジタル乗数の対応
ビットごとの１ビットの乗算を行うための複数のマルチ
プレクサと、負の乗数の各対応ビットのマルチプレクサ
の出力を加算する容量結合と、この容量結合の出力が接
続された奇数段直列のＣＭＯＳインバータよりなる反転
増幅回路と、この反転増幅回路の出力を入力に接続する
帰還キャパシタンスとを備えていることを特徴とする請
求項２記載の積和演算回路。 - 【請求項８】 第１乗算回路は、第１加算回路の出力を
各対応ビットの重みに応じて重み付加算する容量結合
と、この容量結合の出力が接続された奇数段直列のＣＭ
ＯＳインバータよりなる反転増幅回路と、この反転増幅
回路の出力を入力に接続する帰還キャパシタンスとを備
えていることを特徴とする請求項２記載の積和演算回
路。 - 【請求項９】 第２乗算回路は、第２加算回路の出力を
各対応ビットの重みに応じて重み付加算する容量結合
と、この容量結合の出力が接続された奇数段直列のＣＭ
ＯＳインバータよりなる反転増幅回路と、この反転増幅
回路の出力を入力に接続する帰還キャパシタンスとを備
えていることを特徴とする請求項２記載の積和演算回
路。 - 【請求項１０】 減算回路は、第２乗算回路の出力に中
間キャパシタンスを接続し、第１乗算回路の容量結合と
並列にこの中間キャパシタンスを第１乗算回路の反転増
幅回路に接続してなることを特徴とする請求項２、８お
よび９に記載された積和演算回路。 - 【請求項１１】 減算回路は、第１乗算回路の出力に第
１中間キャパシタンス、奇数段直列のＣＭＯＳインバー
タよりなる第１反転増幅回路、第２中間キャパシタン
ス、奇数段直列のＣＭＯＳインバータよりなる第２反転
増幅回路を順次直列に接続し、第２乗算回路の出力に第
３中間キャパシタンスを接続し、この第３中間キャパシ
タンスの出力を第２中間キャパシタンスと並列に第２反
転増幅回路に接続してあることを特徴とする請求項２、
８および９記載の積和演算回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25232896A JPH1078994A (ja) | 1996-09-03 | 1996-09-03 | 積和演算回路 |
| US08/921,578 US5907496A (en) | 1996-09-03 | 1997-09-02 | Multiplication and addition circuit |
| DE69701344T DE69701344T2 (de) | 1996-09-03 | 1997-09-02 | Multiplizier- und Addierschaltung |
| EP97115209A EP0827099B1 (en) | 1996-09-03 | 1997-09-02 | Multiplication and addition circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25232896A JPH1078994A (ja) | 1996-09-03 | 1996-09-03 | 積和演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1078994A true JPH1078994A (ja) | 1998-03-24 |
Family
ID=17235743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25232896A Pending JPH1078994A (ja) | 1996-09-03 | 1996-09-03 | 積和演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1078994A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20210151265A (ko) * | 2019-05-09 | 2021-12-13 | 어플라이드 머티어리얼스, 인코포레이티드 | 비트-오더링된 이진-가중 곱셈기-누산기 |
| CN114424198A (zh) * | 2019-09-17 | 2022-04-29 | 安纳富来希股份有限公司 | 乘法累加器 |
-
1996
- 1996-09-03 JP JP25232896A patent/JPH1078994A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20210151265A (ko) * | 2019-05-09 | 2021-12-13 | 어플라이드 머티어리얼스, 인코포레이티드 | 비트-오더링된 이진-가중 곱셈기-누산기 |
| JP2022533539A (ja) * | 2019-05-09 | 2022-07-25 | アプライド マテリアルズ インコーポレイテッド | ビットオーダバイナリ加重乗算器／積算器 |
| CN114424198A (zh) * | 2019-09-17 | 2022-04-29 | 安纳富来希股份有限公司 | 乘法累加器 |
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