JPH0944582A - 重み付き加算回路 - Google Patents
重み付き加算回路Info
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- JPH0944582A JPH0944582A JP7212420A JP21242095A JPH0944582A JP H0944582 A JPH0944582 A JP H0944582A JP 7212420 A JP7212420 A JP 7212420A JP 21242095 A JP21242095 A JP 21242095A JP H0944582 A JPH0944582 A JP H0944582A
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06J—HYBRID COMPUTING ARRANGEMENTS
- G06J1/00—Hybrid computing arrangements
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
- G06G7/14—Arrangements for performing computing operations, e.g. operational amplifiers for addition or subtraction
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Abstract
(57)【要約】
【目的】 サンプル・ホールドの機能と重み付け加算の
機能を従来よりも小規模の回路で実現し得る重み付き加
算回路を提供することを目的とする。 【構成】 入力電圧のみに接続された複数のスイッチに
容量結合を接続し、この容量結合において電圧の保持と
重み付けの両者を実行するものである。
機能を従来よりも小規模の回路で実現し得る重み付き加
算回路を提供することを目的とする。 【構成】 入力電圧のみに接続された複数のスイッチに
容量結合を接続し、この容量結合において電圧の保持と
重み付けの両者を実行するものである。
Description
【0001】
【産業上の利用分野】本発明は重み付き加算回路に係
り、特にアナログ電圧信号を保持しつつこれに重みを掛
けたものの和を算出するような用途、例えばフィルタ回
路に有効な重み付き加算回路に関する。
り、特にアナログ電圧信号を保持しつつこれに重みを掛
けたものの和を算出するような用途、例えばフィルタ回
路に有効な重み付き加算回路に関する。
【0002】
【従来の技術】本発明の出願人はアナログ電圧信号に符
号付き重みを乗ずる乗算回路を特開平06−21516
41号において提案し、またアナログ電圧信号を保持す
るためのサンプル・ホールド回路を特開平06−237
148号において提案している。図4に示すように、こ
の乗算回路は入力電圧Vin3とグランドとに2者択一
的に接続される複数のスイッチよりなるスイッチ回路S
WC3の出力を容量結合CP3によって統合し、容量結
合における各キャパシタンスにより重み付けを行う。容
量結合CP3の出力は2段階の反転増幅部INV31、
INV32およびこれらに接続された帰還キャパシタン
スCF31、CF32によって線形特性を保証し、重み
着き加算結果をリアルタイムで出力する。
号付き重みを乗ずる乗算回路を特開平06−21516
41号において提案し、またアナログ電圧信号を保持す
るためのサンプル・ホールド回路を特開平06−237
148号において提案している。図4に示すように、こ
の乗算回路は入力電圧Vin3とグランドとに2者択一
的に接続される複数のスイッチよりなるスイッチ回路S
WC3の出力を容量結合CP3によって統合し、容量結
合における各キャパシタンスにより重み付けを行う。容
量結合CP3の出力は2段階の反転増幅部INV31、
INV32およびこれらに接続された帰還キャパシタン
スCF31、CF32によって線形特性を保証し、重み
着き加算結果をリアルタイムで出力する。
【0003】図5に示すように、上記サンプル・ホール
ド回路は入力電圧Vin4に接続されたスイッチSW4
1、このスイッチSW41の出力に接続されたキャパシ
タンスC41、C42、これらキャパシタンスに接続さ
れた反転増幅部INV41およびINV41の出力を入
力に接続する帰還キャパシタンスCF41を備えてお
り、SW41を閉成することにより、Vin4に対応し
た電荷がC41、C42に保持される。
ド回路は入力電圧Vin4に接続されたスイッチSW4
1、このスイッチSW41の出力に接続されたキャパシ
タンスC41、C42、これらキャパシタンスに接続さ
れた反転増幅部INV41およびINV41の出力を入
力に接続する帰還キャパシタンスCF41を備えてお
り、SW41を閉成することにより、Vin4に対応し
た電荷がC41、C42に保持される。
【0004】INV41の出力にはスイッチSW42が
接続され、SW42にはキャパシタンスC43、CJ4
が接続されている。これらキャパシタンスには反転増幅
部INV42および帰還キャパシタンスCF42が接続
され、INV42の出力をこれらキャパシタンスで保持
するとともに、Vo4 の線形特性を保証している。
接続され、SW42にはキャパシタンスC43、CJ4
が接続されている。これらキャパシタンスには反転増幅
部INV42および帰還キャパシタンスCF42が接続
され、INV42の出力をこれらキャパシタンスで保持
するとともに、Vo4 の線形特性を保証している。
【0005】上記サンプル・ホールド回路で時系列信号
を保持し、これに乗算回路による重み付けを行い、さら
に容量結合による加算(図4における容量結合CP3以
下の回路と等価)を行えば時系列信号に対する重み付け
加算(個々の乗算結果の総和の算出)が可能であるが、
現在これら回路に対するより一層の回路規模縮小、省電
力化の要求がある。
を保持し、これに乗算回路による重み付けを行い、さら
に容量結合による加算(図4における容量結合CP3以
下の回路と等価)を行えば時系列信号に対する重み付け
加算(個々の乗算結果の総和の算出)が可能であるが、
現在これら回路に対するより一層の回路規模縮小、省電
力化の要求がある。
【0006】
【発明が解決しようとする課題】本発明はこの要求に応
えるべく創案されたもので、サンプル・ホールドの機能
と重み付け加算の機能を従来よりも小規模の回路で実現
し得る重み付き加算回路を提供することを目的とする。
えるべく創案されたもので、サンプル・ホールドの機能
と重み付け加算の機能を従来よりも小規模の回路で実現
し得る重み付き加算回路を提供することを目的とする。
【0007】
【課題を解決するための手段】本発明に係る重み付き加
算回路は、入力電圧のみに接続された複数のスイッチに
容量結合を接続し、この容量結合において電圧の保持と
重み付けの両者を実行するものである。
算回路は、入力電圧のみに接続された複数のスイッチに
容量結合を接続し、この容量結合において電圧の保持と
重み付けの両者を実行するものである。
【0008】
【作用】本発明に係る重み付き加算回路によれば、重み
付けのためのキャパシタスをデータ保持に兼用するため
回路規模が縮小される。
付けのためのキャパシタスをデータ保持に兼用するため
回路規模が縮小される。
【0009】
【実施例】次に本発明に係る重み付き加算回路の第1実
施例を図面に基づいて説明する。
施例を図面に基づいて説明する。
【0010】図1において、重み付き加算回路MUL1
は、入力電圧Vinに接続された複数のスイッチSW
1、SW2、SW3、SW4、SW5、SW6、SW
7、SW8よりなるスイッチ回路SWC1を有し、これ
らスイッチSW1〜SW8はグランドには接続されず、
後段に対してVinを接続するか否かのコントロールの
みを行う。各スイッチSW1〜SW8の出力にはそれぞ
れキャパシタンスC1、C2、C3、C4、C5、C
6、C7、C8が接続され、スイッチが閉成されたとき
にはそのスイッチに対応するキャパシタンスにおいて電
圧Vinに対応した電荷が保持される。
は、入力電圧Vinに接続された複数のスイッチSW
1、SW2、SW3、SW4、SW5、SW6、SW
7、SW8よりなるスイッチ回路SWC1を有し、これ
らスイッチSW1〜SW8はグランドには接続されず、
後段に対してVinを接続するか否かのコントロールの
みを行う。各スイッチSW1〜SW8の出力にはそれぞ
れキャパシタンスC1、C2、C3、C4、C5、C
6、C7、C8が接続され、スイッチが閉成されたとき
にはそのスイッチに対応するキャパシタンスにおいて電
圧Vinに対応した電荷が保持される。
【0011】キャパシタンスC1〜C8の出力は統合さ
れて容量結合CP1が構成され、この容量結合の出力は
奇数段のMOSインバータI1、I2、I3よりなる反
転増幅部INV1に接続されている。反転増幅部INV
1の出力は帰還キャパシタンスCF1を介してその入力
に接続され、CP1の出力は良好な線形特性をもってI
NV1の出力に出力電圧Vo1として生成される。
れて容量結合CP1が構成され、この容量結合の出力は
奇数段のMOSインバータI1、I2、I3よりなる反
転増幅部INV1に接続されている。反転増幅部INV
1の出力は帰還キャパシタンスCF1を介してその入力
に接続され、CP1の出力は良好な線形特性をもってI
NV1の出力に出力電圧Vo1として生成される。
【0012】ここで、スイッチが閉成されてある時点t
の入力Vin(t)に接続されたキャパシタンスの容量
の和をCP1の瞬間有効合成容量とよび、ΣCP1
(t)で表現する。時間t0〜tnにおいて一旦閉成さ
れたキャパシタンスが開放されないとすると、時間tn
における出力Vo1(tn)はこの瞬間有効合成容量と
入力の積の和となり、
の入力Vin(t)に接続されたキャパシタンスの容量
の和をCP1の瞬間有効合成容量とよび、ΣCP1
(t)で表現する。時間t0〜tnにおいて一旦閉成さ
れたキャパシタンスが開放されないとすると、時間tn
における出力Vo1(tn)はこの瞬間有効合成容量と
入力の積の和となり、
【数1】 となる。また、 C1+C2+C3+C4+C5+C6+C7+C8=CF1 (2) と設定され、Vo1は重み付き加算結果の正規化出力と
なる。
なる。
【0013】1度に閉成されるキャパシタンスを1個と
し、順次異なるキャパシタンスを閉成すれば、時系列信
号の重み付き時間積分が生成され、また複数のキャパシ
タンスを同時に閉成可能とすればキャパシタンスの合成
容量による多様な重みを実現し得る。複数のキャパシタ
ンスを同時に使用するときには、時系列加算の重みの組
合せには制限が必要となる。
し、順次異なるキャパシタンスを閉成すれば、時系列信
号の重み付き時間積分が生成され、また複数のキャパシ
タンスを同時に閉成可能とすればキャパシタンスの合成
容量による多様な重みを実現し得る。複数のキャパシタ
ンスを同時に使用するときには、時系列加算の重みの組
合せには制限が必要となる。
【0014】スイッチSW1〜SW8はコントロール回
路CTRL1によって制御され、これらスイッチを制御
するための信号S(SW1)、S(SW2)、S(SW
3)、S(SW4)、S(SW5)、S(SW6)、S
(SW7)、S(SW8)がCTRL1から出力されて
いる。スイッチSW1〜SW8は公知のアナログスイッ
チであり、p型、n型のMOSトランジスタのゲートに
これら信号を入力することにより、ドレイン、ソース間
を導通させあるいは遮断する。すなわち信号S(SW
1)〜S(SW8)はハイ、ローの2値信号であり、ハ
イレベルのときに導通、ローレベルのときに遮断とな
る。
路CTRL1によって制御され、これらスイッチを制御
するための信号S(SW1)、S(SW2)、S(SW
3)、S(SW4)、S(SW5)、S(SW6)、S
(SW7)、S(SW8)がCTRL1から出力されて
いる。スイッチSW1〜SW8は公知のアナログスイッ
チであり、p型、n型のMOSトランジスタのゲートに
これら信号を入力することにより、ドレイン、ソース間
を導通させあるいは遮断する。すなわち信号S(SW
1)〜S(SW8)はハイ、ローの2値信号であり、ハ
イレベルのときに導通、ローレベルのときに遮断とな
る。
【0015】コントロール回路は順次いずれか1個の信
号をハイレベル、他をローレベルとし、時系列のアナロ
グ信号に対する重み付き加算を行う。これによっていわ
ゆるデジタルフィルタの機能が実現されている。なお複
数のスイッチを同時に導通させることにより、1個のア
ナログデータに複数の乗数を乗じた結果の総和を求める
ことも可能である。スイッチ回路におけるスイッチの個
数は上記個数に限定されるものではなく、任意の個数に
設定し得る。容量結合はスイッチ回路に対応したキャパ
シタンス個数に設定され、その容量の組合せはフィルタ
の各重み、2進数の各桁等種々設定し得る。
号をハイレベル、他をローレベルとし、時系列のアナロ
グ信号に対する重み付き加算を行う。これによっていわ
ゆるデジタルフィルタの機能が実現されている。なお複
数のスイッチを同時に導通させることにより、1個のア
ナログデータに複数の乗数を乗じた結果の総和を求める
ことも可能である。スイッチ回路におけるスイッチの個
数は上記個数に限定されるものではなく、任意の個数に
設定し得る。容量結合はスイッチ回路に対応したキャパ
シタンス個数に設定され、その容量の組合せはフィルタ
の各重み、2進数の各桁等種々設定し得る。
【0016】反転増幅部INV1は、I3の出力を接地
キャパシタンスCG1によって接地し、またI2の出力
を一対の平衡レジスタンスRE1、RE2によって電源
Vddおよびグランドに接続されている。これによっ
て、フィードバック系を含む反転増幅部の発振が防止さ
れている。
キャパシタンスCG1によって接地し、またI2の出力
を一対の平衡レジスタンスRE1、RE2によって電源
Vddおよびグランドに接続されている。これによっ
て、フィードバック系を含む反転増幅部の発振が防止さ
れている。
【0017】図2は本発明の第2実施例を示し、第1実
施例の回路MUL1に符号付き加算の機能を付加してい
る。
施例の回路MUL1に符号付き加算の機能を付加してい
る。
【0018】入力電圧VinはMUL1およびスイッチ
回路SWC2に並列に接続され、このスイッチ回路SW
C2の出力には容量結合CP2が接続されている。重み
付き加算回路MUL1の出力は接合キャパシタンスCJ
2が接続され、このCJ2はCP2の出力とともに反転
増幅部INV2に接続されている。SWC2はSWC1
と同様に構成され、複数のスイッチSW9、SW10、
SW11、SW12、SW13、、SW14、SW1
5、SW16を並列接続してなる。CP2はCP1と同
様に構成され、複数のキャパシタンスC9、C10、C
11、C12、C13、C14、C15、C16の入力
を対応するスイッチに接続するとともに、その出力を統
合してなる。
回路SWC2に並列に接続され、このスイッチ回路SW
C2の出力には容量結合CP2が接続されている。重み
付き加算回路MUL1の出力は接合キャパシタンスCJ
2が接続され、このCJ2はCP2の出力とともに反転
増幅部INV2に接続されている。SWC2はSWC1
と同様に構成され、複数のスイッチSW9、SW10、
SW11、SW12、SW13、、SW14、SW1
5、SW16を並列接続してなる。CP2はCP1と同
様に構成され、複数のキャパシタンスC9、C10、C
11、C12、C13、C14、C15、C16の入力
を対応するスイッチに接続するとともに、その出力を統
合してなる。
【0019】反転増幅部INV2は、第1実施例におけ
る反転増幅部INV1と同様に構成され、奇数段のMO
SインバータI1、I2、I3を直列接続してなる。I
NV2の出力は帰還キャパシタンスCF2によってその
入力に接続され、第1実施例と同様、INV1の入力が
良好な線形特性をもって出力電圧Vo2として出力され
るようになっている。
る反転増幅部INV1と同様に構成され、奇数段のMO
SインバータI1、I2、I3を直列接続してなる。I
NV2の出力は帰還キャパシタンスCF2によってその
入力に接続され、第1実施例と同様、INV1の入力が
良好な線形特性をもって出力電圧Vo2として出力され
るようになっている。
【0020】ここで、前記と同様、時点tにおいてスイ
ッチが閉成されてVinに接続されたCP2のキャパシ
タンスの容量の和をCP2の瞬間有効合成容量とよび、
ΣCP2(t)で表現する。すると、期間t0〜tnに
関する出力電圧Vo2(tn)は、
ッチが閉成されてVinに接続されたCP2のキャパシ
タンスの容量の和をCP2の瞬間有効合成容量とよび、
ΣCP2(t)で表現する。すると、期間t0〜tnに
関する出力電圧Vo2(tn)は、
【数2】 となる。また、 CF2=C9+C10+C11+C12+C13+C14+C15+C16 =CJ2=CF1 (4) と設定されており、式(1)を式(3)に代入すること
により、
により、
【数3】 であることが分かる。これはVinの時系列信号に対す
る符号付きの重み付き加算を意味する。また式(4)の
関係から、出力は正規化され、Vinの最大値が電源電
圧Vddであるとすると、Vo2の最大値もVddとな
る。
る符号付きの重み付き加算を意味する。また式(4)の
関係から、出力は正規化され、Vinの最大値が電源電
圧Vddであるとすると、Vo2の最大値もVddとな
る。
【0021】MUL1のスイッチSW1〜SW8および
前記スイッチSW9〜SW16はコントロール回路CT
RL2によって制御され、これらスイッチを制御するた
めの信号S(SW1)、S(SW2)、S(SW3)、
S(SW4)、S(SW5)、S(SW6)、S(SW
7)、S(SW8)、信号S(SW9)、S(SW1
0)、S(SW11)、S(SW12)、S(SW1
3)、S(SW14)、S(SW15)、S(SW1
6)がCTRL2から出力されている。スイッチSW9
〜SW16はSW1〜SW8と同様公知のアナログスイ
ッチである。
前記スイッチSW9〜SW16はコントロール回路CT
RL2によって制御され、これらスイッチを制御するた
めの信号S(SW1)、S(SW2)、S(SW3)、
S(SW4)、S(SW5)、S(SW6)、S(SW
7)、S(SW8)、信号S(SW9)、S(SW1
0)、S(SW11)、S(SW12)、S(SW1
3)、S(SW14)、S(SW15)、S(SW1
6)がCTRL2から出力されている。スイッチSW9
〜SW16はSW1〜SW8と同様公知のアナログスイ
ッチである。
【0022】コントロール回路は順次いずれか1個の信
号をハイレベル、他をローレベルとし、時系列のアナロ
グ信号に対する符号付きの重み付き加算を行う。なお、
反転増幅部INV2においても、接地キャパシタンスC
G2、平衡レジスタンスRE3、RE4による発振防止
が為されている。
号をハイレベル、他をローレベルとし、時系列のアナロ
グ信号に対する符号付きの重み付き加算を行う。なお、
反転増幅部INV2においても、接地キャパシタンスC
G2、平衡レジスタンスRE3、RE4による発振防止
が為されている。
【0023】図3において、複数の重み付き加算回路結
果に対して符号付きの重み付き加算を行う構成が示され
ており、プラス側では、入力電圧Vinは複数の重み付
き加算回路MUL1を介して、接合キャパシタンスCJ
31、CJ32に入力され、これらキャパシタンスの出
力は統合されつつ反転増幅部INV31に入力されてい
る。さらに入力電圧Vinはマイナス側の複数の重み付
き加算回路MUL1を介して接合キャパシタンスCJ3
3、CJ34に入力され、一方INV31の出力は接合
キャパシタンスCJ35に入力されている。これらキャ
パシタンスCJ33、CJ34、CJ35の出力は統合
されて反転増幅部INV32に入力され、INV32の
出力Vo3として複合的な符号付きの重み付き加算結果
が得られる。
果に対して符号付きの重み付き加算を行う構成が示され
ており、プラス側では、入力電圧Vinは複数の重み付
き加算回路MUL1を介して、接合キャパシタンスCJ
31、CJ32に入力され、これらキャパシタンスの出
力は統合されつつ反転増幅部INV31に入力されてい
る。さらに入力電圧Vinはマイナス側の複数の重み付
き加算回路MUL1を介して接合キャパシタンスCJ3
3、CJ34に入力され、一方INV31の出力は接合
キャパシタンスCJ35に入力されている。これらキャ
パシタンスCJ33、CJ34、CJ35の出力は統合
されて反転増幅部INV32に入力され、INV32の
出力Vo3として複合的な符号付きの重み付き加算結果
が得られる。
【0024】ここでCJ31、CJ32、CJ33、C
J34への入力を、m1Vin、m2Vin、m3Vi
n、m4Vin(m1〜m4は重み付き加算回路による
乗数)とし、INV31、INV32の帰還キャパシタ
ンスをCF31、CF32、かつCF31=CJ35と
すると、 Vo3={(m1CJ31+m2CJ32)−(m3CJ33+m4CJ34 )} Vin/CF32 (6) となり、乗算結果に対する符号付きの重み付き加算が行
われることが分かる。すなわち第1、第2実施例を複合
的に使用することにより、より複雑な演算お実行し得
る。
J34への入力を、m1Vin、m2Vin、m3Vi
n、m4Vin(m1〜m4は重み付き加算回路による
乗数)とし、INV31、INV32の帰還キャパシタ
ンスをCF31、CF32、かつCF31=CJ35と
すると、 Vo3={(m1CJ31+m2CJ32)−(m3CJ33+m4CJ34 )} Vin/CF32 (6) となり、乗算結果に対する符号付きの重み付き加算が行
われることが分かる。すなわち第1、第2実施例を複合
的に使用することにより、より複雑な演算お実行し得
る。
【発明の効果】前述のとおり、本発明に係る重み付き加
算回路は、入力電圧のみに接続された複数のスイッチに
容量結合を接続し、この容量結合において電圧の保持と
重み付けの両者を実行するので、回路規模が縮小され、
これにともなって消費電力も減少するという優れた効果
を有する。
算回路は、入力電圧のみに接続された複数のスイッチに
容量結合を接続し、この容量結合において電圧の保持と
重み付けの両者を実行するので、回路規模が縮小され、
これにともなって消費電力も減少するという優れた効果
を有する。
【図1】 本発明に係る重み付き加算回路の第1実施例
を示す回路図である。
を示す回路図である。
【図2】 本発明の第2実施例を示す回路図である。
【図3】 本発明の第3実施例を示す回路図である。
【図4】 従来の乗算回路を示す回路図である。
【図5】 従来のサンプル・ホールド回路を示す回路図
である。
である。
MUL1 ... 重み付き加算回路 SWC1、SWC2 ... スイッチ回路 CP1、CP2 ... 容量結合 INV1、INV2 ... 反転増幅部 CF1、CF2 ... 帰還キャパシタンス CJ1、CJ2、CJ3、CJ4 ... 接合キャパ
シタンス CTRL1、CTRL2 ... コントロール回路。 ==================================================== 1995-07-28 09:37:22 <<Start>> A:\JSDOC\PATENT\YZN94028\特許願.DOC << End >> A:\JSDOC\PATENT\YZN94028\特許願.DOC ________________________________________________________________________ ==================================================== 1995-07-28 09:40:36 <<Start>> A:\JSDOC\PATENT\YZN94028\特許願.DOC << End >> A:\JSDOC\PATENT\YZN94028\特許願.DOC ________________________________________________________________________ <<Start>> A:\JSDOC\PATENT\YZN94028\明細書.DOC << End >> A:\JSDOC\PATENT\YZN94028\明細書.DOC ________________________________________________________________________
シタンス CTRL1、CTRL2 ... コントロール回路。 ==================================================== 1995-07-28 09:37:22 <<Start>> A:\JSDOC\PATENT\YZN94028\特許願.DOC << End >> A:\JSDOC\PATENT\YZN94028\特許願.DOC ________________________________________________________________________ ==================================================== 1995-07-28 09:40:36 <<Start>> A:\JSDOC\PATENT\YZN94028\特許願.DOC << End >> A:\JSDOC\PATENT\YZN94028\特許願.DOC ________________________________________________________________________ <<Start>> A:\JSDOC\PATENT\YZN94028\明細書.DOC << End >> A:\JSDOC\PATENT\YZN94028\明細書.DOC ________________________________________________________________________
───────────────────────────────────────────────────── フロントページの続き (72)発明者 本橋 一則 東京都世田谷区北沢3−5−18 鷹山ビル 株式会社鷹山内 (72)発明者 山本 誠 東京都世田谷区北沢3−5−18 鷹山ビル 株式会社鷹山内 (72)発明者 高取 直 東京都世田谷区北沢3−5−18 鷹山ビル 株式会社鷹山内
Claims (6)
- 【請求項1】 入力電圧に並列接続された複数のスイ
ッチよりなる第1スイッチ回路と、第1スイッチ回路の
スイッチの出力にそれぞれ接続されかつ出力が統合され
た複数のキャパシタンスよりなる第1容量結合と、この
第1容量結合の出力が接続された奇数段の直列なMOS
インバータよりなる第1反転増幅部と、この第1反転増
幅部の出力をその入力に接続する第1帰還キャパシタン
スと、前記第1スイッチ回路における各スイッチを択一
的に順次閉成する第1コントロール回路とを備えた重み
付き加算回路。 - 【請求項2】 入力電圧に並列接続されかつ第1スイ
ッチ回路の各スイッチに対応した複数のスイッチよりな
る第2スイッチ回路と、第2スイッチ回路のスイッチの
出力にそれぞれ接続されかつ出力が統合されかつ第1容
量結合の各キャパシタンスに対応した複数のキャパシタ
ンスよりなる第2容量結合と、この2容量結合の出力が
接続された奇数段の直列なMOSインバータよりなる第
2反転増幅部と、この第2反転増幅部の入力と第1反転
増幅部の出力とを接続する接合キャパシタンスと、第2
反転増幅部の出力をその入力に接続する第2帰還キャパ
シタンスと、をさらに備え、コントロール回路は第1ス
イッチ回路および第2スイッチ回路のスイッチを択一的
に順次閉成するようになっている請求項1記載の重み付
き加算回路。 - 【請求項3】 第1帰還キャパシタンスの容量は第1
容量結合のキャパシタンス容量の和に等しく設定されて
いることを特徴とする請求項1記載の重み付き加算回
路。 - 【請求項4】 第2帰還キャパシタンスの容量は、接
合キャパシタンスの容量および第2容量結合のキャパシ
タンス容量和にそれぞれ等しく設定されていることを特
徴とする請求項2記載の重み付き加算回路。 - 【請求項5】 第1コントロール回路は、適宜、第1
スイッチ回路における複数のスイッチを同時に閉成する
ことを特徴とする請求項1記載の重み付き加算回路。 - 【請求項6】 第2コントロール回路は、適宜、第1
スイッチ回路および第2スイッチ回路における複数のス
イッチを同時に閉成することを特徴とする請求項2記載
の重み付き加算回路。
Priority Applications (3)
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---|---|---|---|
JP7212420A JPH0944582A (ja) | 1995-07-28 | 1995-07-28 | 重み付き加算回路 |
EP96111793A EP0756239A1 (en) | 1995-07-28 | 1996-07-22 | Weighted addition circuit |
US08/686,761 US5815021A (en) | 1995-07-28 | 1996-07-26 | Weight addition circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7212420A JPH0944582A (ja) | 1995-07-28 | 1995-07-28 | 重み付き加算回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0944582A true JPH0944582A (ja) | 1997-02-14 |
Family
ID=16622300
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7212420A Pending JPH0944582A (ja) | 1995-07-28 | 1995-07-28 | 重み付き加算回路 |
Country Status (3)
Country | Link |
---|---|
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EP (1) | EP0756239A1 (ja) |
JP (1) | JPH0944582A (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2021189529A (ja) * | 2020-05-26 | 2021-12-13 | 国立大学法人 奈良先端科学技術大学院大学 | 半導体回路 |
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JP6178096B2 (ja) * | 2013-04-03 | 2017-08-09 | 旭化成エレクトロニクス株式会社 | リングアンプ |
US11494628B2 (en) * | 2018-03-02 | 2022-11-08 | Aistorm, Inc. | Charge domain mathematical engine and method |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
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JP3055739B2 (ja) * | 1993-01-13 | 2000-06-26 | シャープ株式会社 | 乗算回路 |
JP2985999B2 (ja) * | 1993-02-04 | 1999-12-06 | 株式会社高取育英会 | 重み付き加算回路 |
JP3260197B2 (ja) * | 1993-02-16 | 2002-02-25 | 株式会社鷹山 | 加算回路 |
US5617053A (en) * | 1993-06-17 | 1997-04-01 | Yozan, Inc. | Computational circuit |
US5565809A (en) * | 1993-09-20 | 1996-10-15 | Yozan Inc. | Computational circuit |
DE69521245T2 (de) * | 1994-08-08 | 2001-09-20 | Sharp K.K., Osaka | Abtast- und Halterschaltung |
-
1995
- 1995-07-28 JP JP7212420A patent/JPH0944582A/ja active Pending
-
1996
- 1996-07-22 EP EP96111793A patent/EP0756239A1/en not_active Withdrawn
- 1996-07-26 US US08/686,761 patent/US5815021A/en not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2021189529A (ja) * | 2020-05-26 | 2021-12-13 | 国立大学法人 奈良先端科学技術大学院大学 | 半導体回路 |
Also Published As
Publication number | Publication date |
---|---|
US5815021A (en) | 1998-09-29 |
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