JPH0944582A - 重み付き加算回路 - Google Patents
重み付き加算回路Info
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- JPH0944582A JPH0944582A JP7212420A JP21242095A JPH0944582A JP H0944582 A JPH0944582 A JP H0944582A JP 7212420 A JP7212420 A JP 7212420A JP 21242095 A JP21242095 A JP 21242095A JP H0944582 A JPH0944582 A JP H0944582A
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06J—HYBRID COMPUTING ARRANGEMENTS
- G06J1/00—Hybrid computing arrangements
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
- G06G7/14—Arrangements for performing computing operations, e.g. operational amplifiers for addition or subtraction
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Abstract
(57)【要約】
【目的】 サンプル・ホールドの機能と重み付け加算の
機能を従来よりも小規模の回路で実現し得る重み付き加
算回路を提供することを目的とする。 【構成】 入力電圧のみに接続された複数のスイッチに
容量結合を接続し、この容量結合において電圧の保持と
重み付けの両者を実行するものである。
機能を従来よりも小規模の回路で実現し得る重み付き加
算回路を提供することを目的とする。 【構成】 入力電圧のみに接続された複数のスイッチに
容量結合を接続し、この容量結合において電圧の保持と
重み付けの両者を実行するものである。
Description
【０００１】
【産業上の利用分野】本発明は重み付き加算回路に係
り、特にアナログ電圧信号を保持しつつこれに重みを掛
けたものの和を算出するような用途、例えばフィルタ回
路に有効な重み付き加算回路に関する。
り、特にアナログ電圧信号を保持しつつこれに重みを掛
けたものの和を算出するような用途、例えばフィルタ回
路に有効な重み付き加算回路に関する。
【０００２】
【従来の技術】本発明の出願人はアナログ電圧信号に符
号付き重みを乗ずる乗算回路を特開平０６−２１５１６
４１号において提案し、またアナログ電圧信号を保持す
るためのサンプル・ホールド回路を特開平０６−２３７
１４８号において提案している。図４に示すように、こ
の乗算回路は入力電圧Ｖｉｎ３とグランドとに２者択一
的に接続される複数のスイッチよりなるスイッチ回路Ｓ
ＷＣ３の出力を容量結合ＣＰ３によって統合し、容量結
合における各キャパシタンスにより重み付けを行う。容
量結合ＣＰ３の出力は２段階の反転増幅部ＩＮＶ３１、
ＩＮＶ３２およびこれらに接続された帰還キャパシタン
スＣＦ３１、ＣＦ３２によって線形特性を保証し、重み
着き加算結果をリアルタイムで出力する。
号付き重みを乗ずる乗算回路を特開平０６−２１５１６
４１号において提案し、またアナログ電圧信号を保持す
るためのサンプル・ホールド回路を特開平０６−２３７
１４８号において提案している。図４に示すように、こ
の乗算回路は入力電圧Ｖｉｎ３とグランドとに２者択一
的に接続される複数のスイッチよりなるスイッチ回路Ｓ
ＷＣ３の出力を容量結合ＣＰ３によって統合し、容量結
合における各キャパシタンスにより重み付けを行う。容
量結合ＣＰ３の出力は２段階の反転増幅部ＩＮＶ３１、
ＩＮＶ３２およびこれらに接続された帰還キャパシタン
スＣＦ３１、ＣＦ３２によって線形特性を保証し、重み
着き加算結果をリアルタイムで出力する。
【０００３】図５に示すように、上記サンプル・ホール
ド回路は入力電圧Ｖｉｎ４に接続されたスイッチＳＷ４
１、このスイッチＳＷ４１の出力に接続されたキャパシ
タンスＣ４１、Ｃ４２、これらキャパシタンスに接続さ
れた反転増幅部ＩＮＶ４１およびＩＮＶ４１の出力を入
力に接続する帰還キャパシタンスＣＦ４１を備えてお
り、ＳＷ４１を閉成することにより、Ｖｉｎ４に対応し
た電荷がＣ４１、Ｃ４２に保持される。
ド回路は入力電圧Ｖｉｎ４に接続されたスイッチＳＷ４
１、このスイッチＳＷ４１の出力に接続されたキャパシ
タンスＣ４１、Ｃ４２、これらキャパシタンスに接続さ
れた反転増幅部ＩＮＶ４１およびＩＮＶ４１の出力を入
力に接続する帰還キャパシタンスＣＦ４１を備えてお
り、ＳＷ４１を閉成することにより、Ｖｉｎ４に対応し
た電荷がＣ４１、Ｃ４２に保持される。
【０００４】ＩＮＶ４１の出力にはスイッチＳＷ４２が
接続され、ＳＷ４２にはキャパシタンスＣ４３、ＣＪ４
が接続されている。これらキャパシタンスには反転増幅
部ＩＮＶ４２および帰還キャパシタンスＣＦ４２が接続
され、ＩＮＶ４２の出力をこれらキャパシタンスで保持
するとともに、Ｖｏ４ の線形特性を保証している。
接続され、ＳＷ４２にはキャパシタンスＣ４３、ＣＪ４
が接続されている。これらキャパシタンスには反転増幅
部ＩＮＶ４２および帰還キャパシタンスＣＦ４２が接続
され、ＩＮＶ４２の出力をこれらキャパシタンスで保持
するとともに、Ｖｏ４ の線形特性を保証している。
【０００５】上記サンプル・ホールド回路で時系列信号
を保持し、これに乗算回路による重み付けを行い、さら
に容量結合による加算（図４における容量結合ＣＰ３以
下の回路と等価）を行えば時系列信号に対する重み付け
加算（個々の乗算結果の総和の算出）が可能であるが、
現在これら回路に対するより一層の回路規模縮小、省電
力化の要求がある。
を保持し、これに乗算回路による重み付けを行い、さら
に容量結合による加算（図４における容量結合ＣＰ３以
下の回路と等価）を行えば時系列信号に対する重み付け
加算（個々の乗算結果の総和の算出）が可能であるが、
現在これら回路に対するより一層の回路規模縮小、省電
力化の要求がある。
【０００６】
【発明が解決しようとする課題】本発明はこの要求に応
えるべく創案されたもので、サンプル・ホールドの機能
と重み付け加算の機能を従来よりも小規模の回路で実現
し得る重み付き加算回路を提供することを目的とする。
えるべく創案されたもので、サンプル・ホールドの機能
と重み付け加算の機能を従来よりも小規模の回路で実現
し得る重み付き加算回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明に係る重み付き加
算回路は、入力電圧のみに接続された複数のスイッチに
容量結合を接続し、この容量結合において電圧の保持と
重み付けの両者を実行するものである。
算回路は、入力電圧のみに接続された複数のスイッチに
容量結合を接続し、この容量結合において電圧の保持と
重み付けの両者を実行するものである。
【０００８】
【作用】本発明に係る重み付き加算回路によれば、重み
付けのためのキャパシタスをデータ保持に兼用するため
回路規模が縮小される。
付けのためのキャパシタスをデータ保持に兼用するため
回路規模が縮小される。
【０００９】
【実施例】次に本発明に係る重み付き加算回路の第１実
施例を図面に基づいて説明する。
施例を図面に基づいて説明する。
【００１０】図１において、重み付き加算回路ＭＵＬ１
は、入力電圧Ｖｉｎに接続された複数のスイッチＳＷ
１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５、ＳＷ６、ＳＷ
７、ＳＷ８よりなるスイッチ回路ＳＷＣ１を有し、これ
らスイッチＳＷ１〜ＳＷ８はグランドには接続されず、
後段に対してＶｉｎを接続するか否かのコントロールの
みを行う。各スイッチＳＷ１〜ＳＷ８の出力にはそれぞ
れキャパシタンスＣ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ
６、Ｃ７、Ｃ８が接続され、スイッチが閉成されたとき
にはそのスイッチに対応するキャパシタンスにおいて電
圧Ｖｉｎに対応した電荷が保持される。
は、入力電圧Ｖｉｎに接続された複数のスイッチＳＷ
１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５、ＳＷ６、ＳＷ
７、ＳＷ８よりなるスイッチ回路ＳＷＣ１を有し、これ
らスイッチＳＷ１〜ＳＷ８はグランドには接続されず、
後段に対してＶｉｎを接続するか否かのコントロールの
みを行う。各スイッチＳＷ１〜ＳＷ８の出力にはそれぞ
れキャパシタンスＣ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ
６、Ｃ７、Ｃ８が接続され、スイッチが閉成されたとき
にはそのスイッチに対応するキャパシタンスにおいて電
圧Ｖｉｎに対応した電荷が保持される。
【００１１】キャパシタンスＣ１〜Ｃ８の出力は統合さ
れて容量結合ＣＰ１が構成され、この容量結合の出力は
奇数段のＭＯＳインバータＩ１、Ｉ２、Ｉ３よりなる反
転増幅部ＩＮＶ１に接続されている。反転増幅部ＩＮＶ
１の出力は帰還キャパシタンスＣＦ１を介してその入力
に接続され、ＣＰ１の出力は良好な線形特性をもってＩ
ＮＶ１の出力に出力電圧Ｖｏ１として生成される。
れて容量結合ＣＰ１が構成され、この容量結合の出力は
奇数段のＭＯＳインバータＩ１、Ｉ２、Ｉ３よりなる反
転増幅部ＩＮＶ１に接続されている。反転増幅部ＩＮＶ
１の出力は帰還キャパシタンスＣＦ１を介してその入力
に接続され、ＣＰ１の出力は良好な線形特性をもってＩ
ＮＶ１の出力に出力電圧Ｖｏ１として生成される。
【００１２】ここで、スイッチが閉成されてある時点ｔ
の入力Ｖｉｎ（ｔ）に接続されたキャパシタンスの容量
の和をＣＰ１の瞬間有効合成容量とよび、ΣＣＰ１
（ｔ）で表現する。時間ｔ０〜ｔｎにおいて一旦閉成さ
れたキャパシタンスが開放されないとすると、時間ｔｎ
における出力Ｖｏ１（ｔｎ）はこの瞬間有効合成容量と
入力の積の和となり、
の入力Ｖｉｎ（ｔ）に接続されたキャパシタンスの容量
の和をＣＰ１の瞬間有効合成容量とよび、ΣＣＰ１
（ｔ）で表現する。時間ｔ０〜ｔｎにおいて一旦閉成さ
れたキャパシタンスが開放されないとすると、時間ｔｎ
における出力Ｖｏ１（ｔｎ）はこの瞬間有効合成容量と
入力の積の和となり、
【数１】 となる。また、 Ｃ１＋Ｃ２＋Ｃ３＋Ｃ４＋Ｃ５＋Ｃ６＋Ｃ７＋Ｃ８＝ＣＦ１ （２） と設定され、Ｖｏ１は重み付き加算結果の正規化出力と
なる。
なる。
【００１３】１度に閉成されるキャパシタンスを１個と
し、順次異なるキャパシタンスを閉成すれば、時系列信
号の重み付き時間積分が生成され、また複数のキャパシ
タンスを同時に閉成可能とすればキャパシタンスの合成
容量による多様な重みを実現し得る。複数のキャパシタ
ンスを同時に使用するときには、時系列加算の重みの組
合せには制限が必要となる。
し、順次異なるキャパシタンスを閉成すれば、時系列信
号の重み付き時間積分が生成され、また複数のキャパシ
タンスを同時に閉成可能とすればキャパシタンスの合成
容量による多様な重みを実現し得る。複数のキャパシタ
ンスを同時に使用するときには、時系列加算の重みの組
合せには制限が必要となる。
【００１４】スイッチＳＷ１〜ＳＷ８はコントロール回
路ＣＴＲＬ１によって制御され、これらスイッチを制御
するための信号Ｓ（ＳＷ１）、Ｓ（ＳＷ２）、Ｓ（ＳＷ
３）、Ｓ（ＳＷ４）、Ｓ（ＳＷ５）、Ｓ（ＳＷ６）、Ｓ
（ＳＷ７）、Ｓ（ＳＷ８）がＣＴＲＬ１から出力されて
いる。スイッチＳＷ１〜ＳＷ８は公知のアナログスイッ
チであり、ｐ型、ｎ型のＭＯＳトランジスタのゲートに
これら信号を入力することにより、ドレイン、ソース間
を導通させあるいは遮断する。すなわち信号Ｓ（ＳＷ
１）〜Ｓ（ＳＷ８）はハイ、ローの２値信号であり、ハ
イレベルのときに導通、ローレベルのときに遮断とな
る。
路ＣＴＲＬ１によって制御され、これらスイッチを制御
するための信号Ｓ（ＳＷ１）、Ｓ（ＳＷ２）、Ｓ（ＳＷ
３）、Ｓ（ＳＷ４）、Ｓ（ＳＷ５）、Ｓ（ＳＷ６）、Ｓ
（ＳＷ７）、Ｓ（ＳＷ８）がＣＴＲＬ１から出力されて
いる。スイッチＳＷ１〜ＳＷ８は公知のアナログスイッ
チであり、ｐ型、ｎ型のＭＯＳトランジスタのゲートに
これら信号を入力することにより、ドレイン、ソース間
を導通させあるいは遮断する。すなわち信号Ｓ（ＳＷ
１）〜Ｓ（ＳＷ８）はハイ、ローの２値信号であり、ハ
イレベルのときに導通、ローレベルのときに遮断とな
る。
【００１５】コントロール回路は順次いずれか１個の信
号をハイレベル、他をローレベルとし、時系列のアナロ
グ信号に対する重み付き加算を行う。これによっていわ
ゆるデジタルフィルタの機能が実現されている。なお複
数のスイッチを同時に導通させることにより、１個のア
ナログデータに複数の乗数を乗じた結果の総和を求める
ことも可能である。スイッチ回路におけるスイッチの個
数は上記個数に限定されるものではなく、任意の個数に
設定し得る。容量結合はスイッチ回路に対応したキャパ
シタンス個数に設定され、その容量の組合せはフィルタ
の各重み、２進数の各桁等種々設定し得る。
号をハイレベル、他をローレベルとし、時系列のアナロ
グ信号に対する重み付き加算を行う。これによっていわ
ゆるデジタルフィルタの機能が実現されている。なお複
数のスイッチを同時に導通させることにより、１個のア
ナログデータに複数の乗数を乗じた結果の総和を求める
ことも可能である。スイッチ回路におけるスイッチの個
数は上記個数に限定されるものではなく、任意の個数に
設定し得る。容量結合はスイッチ回路に対応したキャパ
シタンス個数に設定され、その容量の組合せはフィルタ
の各重み、２進数の各桁等種々設定し得る。
【００１６】反転増幅部ＩＮＶ１は、Ｉ３の出力を接地
キャパシタンスＣＧ１によって接地し、またＩ２の出力
を一対の平衡レジスタンスＲＥ１、ＲＥ２によって電源
Ｖｄｄおよびグランドに接続されている。これによっ
て、フィードバック系を含む反転増幅部の発振が防止さ
れている。
キャパシタンスＣＧ１によって接地し、またＩ２の出力
を一対の平衡レジスタンスＲＥ１、ＲＥ２によって電源
Ｖｄｄおよびグランドに接続されている。これによっ
て、フィードバック系を含む反転増幅部の発振が防止さ
れている。
【００１７】図２は本発明の第２実施例を示し、第１実
施例の回路ＭＵＬ１に符号付き加算の機能を付加してい
る。
施例の回路ＭＵＬ１に符号付き加算の機能を付加してい
る。
【００１８】入力電圧ＶｉｎはＭＵＬ１およびスイッチ
回路ＳＷＣ２に並列に接続され、このスイッチ回路ＳＷ
Ｃ２の出力には容量結合ＣＰ２が接続されている。重み
付き加算回路ＭＵＬ１の出力は接合キャパシタンスＣＪ
２が接続され、このＣＪ２はＣＰ２の出力とともに反転
増幅部ＩＮＶ２に接続されている。ＳＷＣ２はＳＷＣ１
と同様に構成され、複数のスイッチＳＷ９、ＳＷ１０、
ＳＷ１１、ＳＷ１２、ＳＷ１３、、ＳＷ１４、ＳＷ１
５、ＳＷ１６を並列接続してなる。ＣＰ２はＣＰ１と同
様に構成され、複数のキャパシタンスＣ９、Ｃ１０、Ｃ
１１、Ｃ１２、Ｃ１３、Ｃ１４、Ｃ１５、Ｃ１６の入力
を対応するスイッチに接続するとともに、その出力を統
合してなる。
回路ＳＷＣ２に並列に接続され、このスイッチ回路ＳＷ
Ｃ２の出力には容量結合ＣＰ２が接続されている。重み
付き加算回路ＭＵＬ１の出力は接合キャパシタンスＣＪ
２が接続され、このＣＪ２はＣＰ２の出力とともに反転
増幅部ＩＮＶ２に接続されている。ＳＷＣ２はＳＷＣ１
と同様に構成され、複数のスイッチＳＷ９、ＳＷ１０、
ＳＷ１１、ＳＷ１２、ＳＷ１３、、ＳＷ１４、ＳＷ１
５、ＳＷ１６を並列接続してなる。ＣＰ２はＣＰ１と同
様に構成され、複数のキャパシタンスＣ９、Ｃ１０、Ｃ
１１、Ｃ１２、Ｃ１３、Ｃ１４、Ｃ１５、Ｃ１６の入力
を対応するスイッチに接続するとともに、その出力を統
合してなる。
【００１９】反転増幅部ＩＮＶ２は、第１実施例におけ
る反転増幅部ＩＮＶ１と同様に構成され、奇数段のＭＯ
ＳインバータＩ１、Ｉ２、Ｉ３を直列接続してなる。Ｉ
ＮＶ２の出力は帰還キャパシタンスＣＦ２によってその
入力に接続され、第１実施例と同様、ＩＮＶ１の入力が
良好な線形特性をもって出力電圧Ｖｏ２として出力され
るようになっている。
る反転増幅部ＩＮＶ１と同様に構成され、奇数段のＭＯ
ＳインバータＩ１、Ｉ２、Ｉ３を直列接続してなる。Ｉ
ＮＶ２の出力は帰還キャパシタンスＣＦ２によってその
入力に接続され、第１実施例と同様、ＩＮＶ１の入力が
良好な線形特性をもって出力電圧Ｖｏ２として出力され
るようになっている。
【００２０】ここで、前記と同様、時点ｔにおいてスイ
ッチが閉成されてＶｉｎに接続されたＣＰ２のキャパシ
タンスの容量の和をＣＰ２の瞬間有効合成容量とよび、
ΣＣＰ２（ｔ）で表現する。すると、期間ｔ０〜ｔｎに
関する出力電圧Ｖｏ２（ｔｎ）は、
ッチが閉成されてＶｉｎに接続されたＣＰ２のキャパシ
タンスの容量の和をＣＰ２の瞬間有効合成容量とよび、
ΣＣＰ２（ｔ）で表現する。すると、期間ｔ０〜ｔｎに
関する出力電圧Ｖｏ２（ｔｎ）は、
【数２】 となる。また、 ＣＦ２＝Ｃ９＋Ｃ１０＋Ｃ１１＋Ｃ１２＋Ｃ１３＋Ｃ１４＋Ｃ１５＋Ｃ１６ ＝ＣＪ２＝ＣＦ１ （４） と設定されており、式（１）を式（３）に代入すること
により、
により、
【数３】 であることが分かる。これはＶｉｎの時系列信号に対す
る符号付きの重み付き加算を意味する。また式（４）の
関係から、出力は正規化され、Ｖｉｎの最大値が電源電
圧Ｖｄｄであるとすると、Ｖｏ２の最大値もＶｄｄとな
る。
る符号付きの重み付き加算を意味する。また式（４）の
関係から、出力は正規化され、Ｖｉｎの最大値が電源電
圧Ｖｄｄであるとすると、Ｖｏ２の最大値もＶｄｄとな
る。
【００２１】ＭＵＬ１のスイッチＳＷ１〜ＳＷ８および
前記スイッチＳＷ９〜ＳＷ１６はコントロール回路ＣＴ
ＲＬ２によって制御され、これらスイッチを制御するた
めの信号Ｓ（ＳＷ１）、Ｓ（ＳＷ２）、Ｓ（ＳＷ３）、
Ｓ（ＳＷ４）、Ｓ（ＳＷ５）、Ｓ（ＳＷ６）、Ｓ（ＳＷ
７）、Ｓ（ＳＷ８）、信号Ｓ（ＳＷ９）、Ｓ（ＳＷ１
０）、Ｓ（ＳＷ１１）、Ｓ（ＳＷ１２）、Ｓ（ＳＷ１
３）、Ｓ（ＳＷ１４）、Ｓ（ＳＷ１５）、Ｓ（ＳＷ１
６）がＣＴＲＬ２から出力されている。スイッチＳＷ９
〜ＳＷ１６はＳＷ１〜ＳＷ８と同様公知のアナログスイ
ッチである。
前記スイッチＳＷ９〜ＳＷ１６はコントロール回路ＣＴ
ＲＬ２によって制御され、これらスイッチを制御するた
めの信号Ｓ（ＳＷ１）、Ｓ（ＳＷ２）、Ｓ（ＳＷ３）、
Ｓ（ＳＷ４）、Ｓ（ＳＷ５）、Ｓ（ＳＷ６）、Ｓ（ＳＷ
７）、Ｓ（ＳＷ８）、信号Ｓ（ＳＷ９）、Ｓ（ＳＷ１
０）、Ｓ（ＳＷ１１）、Ｓ（ＳＷ１２）、Ｓ（ＳＷ１
３）、Ｓ（ＳＷ１４）、Ｓ（ＳＷ１５）、Ｓ（ＳＷ１
６）がＣＴＲＬ２から出力されている。スイッチＳＷ９
〜ＳＷ１６はＳＷ１〜ＳＷ８と同様公知のアナログスイ
ッチである。
【００２２】コントロール回路は順次いずれか１個の信
号をハイレベル、他をローレベルとし、時系列のアナロ
グ信号に対する符号付きの重み付き加算を行う。なお、
反転増幅部ＩＮＶ２においても、接地キャパシタンスＣ
Ｇ２、平衡レジスタンスＲＥ３、ＲＥ４による発振防止
が為されている。
号をハイレベル、他をローレベルとし、時系列のアナロ
グ信号に対する符号付きの重み付き加算を行う。なお、
反転増幅部ＩＮＶ２においても、接地キャパシタンスＣ
Ｇ２、平衡レジスタンスＲＥ３、ＲＥ４による発振防止
が為されている。
【００２３】図３において、複数の重み付き加算回路結
果に対して符号付きの重み付き加算を行う構成が示され
ており、プラス側では、入力電圧Ｖｉｎは複数の重み付
き加算回路ＭＵＬ１を介して、接合キャパシタンスＣＪ
３１、ＣＪ３２に入力され、これらキャパシタンスの出
力は統合されつつ反転増幅部ＩＮＶ３１に入力されてい
る。さらに入力電圧Ｖｉｎはマイナス側の複数の重み付
き加算回路ＭＵＬ１を介して接合キャパシタンスＣＪ３
３、ＣＪ３４に入力され、一方ＩＮＶ３１の出力は接合
キャパシタンスＣＪ３５に入力されている。これらキャ
パシタンスＣＪ３３、ＣＪ３４、ＣＪ３５の出力は統合
されて反転増幅部ＩＮＶ３２に入力され、ＩＮＶ３２の
出力Ｖｏ３として複合的な符号付きの重み付き加算結果
が得られる。
果に対して符号付きの重み付き加算を行う構成が示され
ており、プラス側では、入力電圧Ｖｉｎは複数の重み付
き加算回路ＭＵＬ１を介して、接合キャパシタンスＣＪ
３１、ＣＪ３２に入力され、これらキャパシタンスの出
力は統合されつつ反転増幅部ＩＮＶ３１に入力されてい
る。さらに入力電圧Ｖｉｎはマイナス側の複数の重み付
き加算回路ＭＵＬ１を介して接合キャパシタンスＣＪ３
３、ＣＪ３４に入力され、一方ＩＮＶ３１の出力は接合
キャパシタンスＣＪ３５に入力されている。これらキャ
パシタンスＣＪ３３、ＣＪ３４、ＣＪ３５の出力は統合
されて反転増幅部ＩＮＶ３２に入力され、ＩＮＶ３２の
出力Ｖｏ３として複合的な符号付きの重み付き加算結果
が得られる。
【００２４】ここでＣＪ３１、ＣＪ３２、ＣＪ３３、Ｃ
Ｊ３４への入力を、ｍ１Ｖｉｎ、ｍ２Ｖｉｎ、ｍ３Ｖｉ
ｎ、ｍ４Ｖｉｎ（ｍ１〜ｍ４は重み付き加算回路による
乗数）とし、ＩＮＶ３１、ＩＮＶ３２の帰還キャパシタ
ンスをＣＦ３１、ＣＦ３２、かつＣＦ３１＝ＣＪ３５と
すると、 Ｖｏ３＝｛（ｍ１ＣＪ３１＋ｍ２ＣＪ３２）−（ｍ３ＣＪ３３＋ｍ４ＣＪ３４ ）｝ Ｖｉｎ／ＣＦ３２ （６） となり、乗算結果に対する符号付きの重み付き加算が行
われることが分かる。すなわち第１、第２実施例を複合
的に使用することにより、より複雑な演算お実行し得
る。
Ｊ３４への入力を、ｍ１Ｖｉｎ、ｍ２Ｖｉｎ、ｍ３Ｖｉ
ｎ、ｍ４Ｖｉｎ（ｍ１〜ｍ４は重み付き加算回路による
乗数）とし、ＩＮＶ３１、ＩＮＶ３２の帰還キャパシタ
ンスをＣＦ３１、ＣＦ３２、かつＣＦ３１＝ＣＪ３５と
すると、 Ｖｏ３＝｛（ｍ１ＣＪ３１＋ｍ２ＣＪ３２）−（ｍ３ＣＪ３３＋ｍ４ＣＪ３４ ）｝ Ｖｉｎ／ＣＦ３２ （６） となり、乗算結果に対する符号付きの重み付き加算が行
われることが分かる。すなわち第１、第２実施例を複合
的に使用することにより、より複雑な演算お実行し得
る。
【発明の効果】前述のとおり、本発明に係る重み付き加
算回路は、入力電圧のみに接続された複数のスイッチに
容量結合を接続し、この容量結合において電圧の保持と
重み付けの両者を実行するので、回路規模が縮小され、
これにともなって消費電力も減少するという優れた効果
を有する。
算回路は、入力電圧のみに接続された複数のスイッチに
容量結合を接続し、この容量結合において電圧の保持と
重み付けの両者を実行するので、回路規模が縮小され、
これにともなって消費電力も減少するという優れた効果
を有する。
【図１】 本発明に係る重み付き加算回路の第１実施例
を示す回路図である。
を示す回路図である。
【図２】 本発明の第２実施例を示す回路図である。
【図３】 本発明の第３実施例を示す回路図である。
【図４】 従来の乗算回路を示す回路図である。
【図５】 従来のサンプル・ホールド回路を示す回路図
である。
である。
ＭＵＬ１ ．．． 重み付き加算回路 ＳＷＣ１、ＳＷＣ２ ．．． スイッチ回路 ＣＰ１、ＣＰ２ ．．． 容量結合 ＩＮＶ１、ＩＮＶ２ ．．． 反転増幅部 ＣＦ１、ＣＦ２ ．．． 帰還キャパシタンス ＣＪ１、ＣＪ２、ＣＪ３、ＣＪ４ ．．． 接合キャパ
シタンス ＣＴＲＬ１、ＣＴＲＬ２ ．．． コントロール回路。 ==================================================== 1995-07-28 09:37:22 <<Start>> A:\JSDOC\PATENT\YZN94028\特許願.DOC << End >> A:\JSDOC\PATENT\YZN94028\特許願.DOC ________________________________________________________________________ ==================================================== 1995-07-28 09:40:36 <<Start>> A:\JSDOC\PATENT\YZN94028\特許願.DOC << End >> A:\JSDOC\PATENT\YZN94028\特許願.DOC ________________________________________________________________________ <<Start>> A:\JSDOC\PATENT\YZN94028\明細書.DOC << End >> A:\JSDOC\PATENT\YZN94028\明細書.DOC ________________________________________________________________________
シタンス ＣＴＲＬ１、ＣＴＲＬ２ ．．． コントロール回路。 ==================================================== 1995-07-28 09:37:22 <<Start>> A:\JSDOC\PATENT\YZN94028\特許願.DOC << End >> A:\JSDOC\PATENT\YZN94028\特許願.DOC ________________________________________________________________________ ==================================================== 1995-07-28 09:40:36 <<Start>> A:\JSDOC\PATENT\YZN94028\特許願.DOC << End >> A:\JSDOC\PATENT\YZN94028\特許願.DOC ________________________________________________________________________ <<Start>> A:\JSDOC\PATENT\YZN94028\明細書.DOC << End >> A:\JSDOC\PATENT\YZN94028\明細書.DOC ________________________________________________________________________
───────────────────────────────────────────────────── フロントページの続き (72)発明者 本橋 一則 東京都世田谷区北沢３−５−18 鷹山ビル 株式会社鷹山内 (72)発明者 山本 誠 東京都世田谷区北沢３−５−18 鷹山ビル 株式会社鷹山内 (72)発明者 高取 直 東京都世田谷区北沢３−５−18 鷹山ビル 株式会社鷹山内
Claims (6)
- 【請求項１】 入力電圧に並列接続された複数のスイ
ッチよりなる第１スイッチ回路と、第１スイッチ回路の
スイッチの出力にそれぞれ接続されかつ出力が統合され
た複数のキャパシタンスよりなる第１容量結合と、この
第１容量結合の出力が接続された奇数段の直列なＭＯＳ
インバータよりなる第１反転増幅部と、この第１反転増
幅部の出力をその入力に接続する第１帰還キャパシタン
スと、前記第１スイッチ回路における各スイッチを択一
的に順次閉成する第１コントロール回路とを備えた重み
付き加算回路。 - 【請求項２】 入力電圧に並列接続されかつ第１スイ
ッチ回路の各スイッチに対応した複数のスイッチよりな
る第２スイッチ回路と、第２スイッチ回路のスイッチの
出力にそれぞれ接続されかつ出力が統合されかつ第１容
量結合の各キャパシタンスに対応した複数のキャパシタ
ンスよりなる第２容量結合と、この２容量結合の出力が
接続された奇数段の直列なＭＯＳインバータよりなる第
２反転増幅部と、この第２反転増幅部の入力と第１反転
増幅部の出力とを接続する接合キャパシタンスと、第２
反転増幅部の出力をその入力に接続する第２帰還キャパ
シタンスと、をさらに備え、コントロール回路は第１ス
イッチ回路および第２スイッチ回路のスイッチを択一的
に順次閉成するようになっている請求項１記載の重み付
き加算回路。 - 【請求項３】 第１帰還キャパシタンスの容量は第１
容量結合のキャパシタンス容量の和に等しく設定されて
いることを特徴とする請求項１記載の重み付き加算回
路。 - 【請求項４】 第２帰還キャパシタンスの容量は、接
合キャパシタンスの容量および第２容量結合のキャパシ
タンス容量和にそれぞれ等しく設定されていることを特
徴とする請求項２記載の重み付き加算回路。 - 【請求項５】 第１コントロール回路は、適宜、第１
スイッチ回路における複数のスイッチを同時に閉成する
ことを特徴とする請求項１記載の重み付き加算回路。 - 【請求項６】 第２コントロール回路は、適宜、第１
スイッチ回路および第２スイッチ回路における複数のス
イッチを同時に閉成することを特徴とする請求項２記載
の重み付き加算回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7212420A JPH0944582A (ja) | 1995-07-28 | 1995-07-28 | 重み付き加算回路 |
| EP96111793A EP0756239A1 (en) | 1995-07-28 | 1996-07-22 | Weighted addition circuit |
| US08/686,761 US5815021A (en) | 1995-07-28 | 1996-07-26 | Weight addition circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7212420A JPH0944582A (ja) | 1995-07-28 | 1995-07-28 | 重み付き加算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0944582A true JPH0944582A (ja) | 1997-02-14 |
Family
ID=16622300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7212420A Pending JPH0944582A (ja) | 1995-07-28 | 1995-07-28 | 重み付き加算回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5815021A (ja) |
| EP (1) | EP0756239A1 (ja) |
| JP (1) | JPH0944582A (ja) |
Families Citing this family (3)
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|---|---|---|---|---|
| CN1192011A (zh) * | 1997-02-25 | 1998-09-02 | 王迪兴 | 一种多用、多值态逻辑可逆运算器 |
| JP6178096B2 (ja) * | 2013-04-03 | 2017-08-09 | 旭化成エレクトロニクス株式会社 | リングアンプ |
| KR20200128109A (ko) * | 2018-03-02 | 2020-11-11 | 에이아이스톰, 아이엔씨. | 전하 도메인 수학적 엔진 및 방법 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3219880B2 (ja) * | 1992-12-22 | 2001-10-15 | 株式会社鷹山 | 乗算回路 |
| JP3055739B2 (ja) * | 1993-01-13 | 2000-06-26 | シャープ株式会社 | 乗算回路 |
| JP2985999B2 (ja) * | 1993-02-04 | 1999-12-06 | 株式会社高取育英会 | 重み付き加算回路 |
| JP3260197B2 (ja) * | 1993-02-16 | 2002-02-25 | 株式会社鷹山 | 加算回路 |
| US5617053A (en) * | 1993-06-17 | 1997-04-01 | Yozan, Inc. | Computational circuit |
| US5565809A (en) * | 1993-09-20 | 1996-10-15 | Yozan Inc. | Computational circuit |
| EP0696804B1 (en) * | 1994-08-08 | 2001-06-13 | Yozan Inc. | Sampling and holding circuit |
-
1995
- 1995-07-28 JP JP7212420A patent/JPH0944582A/ja active Pending
-
1996
- 1996-07-22 EP EP96111793A patent/EP0756239A1/en not_active Withdrawn
- 1996-07-26 US US08/686,761 patent/US5815021A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0756239A1 (en) | 1997-01-29 |
| US5815021A (en) | 1998-09-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041026 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041102 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050301 |