KR970008858A - 정합필터회로 - Google Patents

Abstract

종래에 비교하여 더욱 소비전력을 억제한 정합필터회로를 제공하는 것을 목적으로 한다. 동기포착후에 일부의 신호만 샘풀링하면 좋다고 하는 경험에 따라서, 불필요한 회로에의 전력공급을 중단한다. 또 본 발명은 확산부호가 1비트데이터 열인것에 주목하여, 입력신호를 시계열의 아날로그 신호로서 샘플. 홀드한 후, 이것을 멀티풀렉서에 의해서 “1”또는 “-1”의 계열로 분기하고, 각각의 계열신호를 용량 계열신호를 용량 결합에 의하여 병렬가산하여, 이 회로에 있어서의 전력공급을 간헐적으로 행한다.

Description

정합필터회로

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1도는 본 발명에 관한 정합필터회로의 제1실시예에 있어서의 승산회로를 표시하는 회로도이다, 제2도는 제1실시예에 있어서의 가산회로를 표시하는 회로도이다.

Claims (10)

1. 입력전압에 접속된 제1아날로그 스위치(SW31)와, 이 제1아날로그 스위치의 출력에 접속된 제1접합용량(C31)과, 이 제1접합용량의 출력에 접속된 기수단의 MOS인버터로 이루어지는 제1반전 증폭부(AMP31)와, 이 제1반전 증폭부의 출력을 입력에 접속하는 제1귀환용량(CF4)을 보유하는 복수의 제1샘플. 홀드회로(S/H)로서, 입력전압에 대하여 직렬로 접속된 샘플. 홀드회로와, 각 샘플. 홀드회로에 대응하여 설치된 제1승산호로(MUL)로서, 대응하는 샘플. 홀드회로(S/H)의 출력에 병렬접속된 복수의 제1멀티풀렉서(MUK1~MUX3)와, 이들 제1멀티풀렉서의 출력을 통합하는 제1용량결합(CP1)과, 이 제1용량결합의 출력에 접속된 기수단의 MOS인버터로 이루어지는 제2반전증폭부(AMP1)과, 이 제2반전증폭부의 출력을 입력에 접속하는 제2귀환용량(CF4)을 보유하는 제1승산회로(MUL)와, 상기한 제1승산회로의 출력에 접속된 제2용량결합(CP2)를 보유하는 제1가산부(ADDER)를 구비한 정합필터회로에 있어서, 상기한 MOS인버터는 제2아날로그스위치(SWS)를 개재하여 전원에 접속되어 있는 것을 특징으로 하는 정합필터회로.
2. 제1항에 있어서, 제1샘플. 홀드회로에는, 제1반전증폭부의 출력이 접속된 제3아날로그 스위치(SW32)와, 이 제3아날로그 스위치의 출력에 접속된 기수단의 MOS인버터로 이루어지는 제3반전증폭부와, 이 제3반전 증폭부의 출력을 입력하여 접속하는 제3귀환용량(CF4)이, 다시 설치되고, 상기한 제3아날로그 스위치는, 제4아날로그 스위치(SWS)를 개재하여, 전원에 접속되고 있는 것을 특징으로 하는 정합필터회로.
3. 입력전압에 접속된 제5아날로그 스위치(SW6)와, 이 제5아날로그 스위치의 출력에 접속된 제3접합용량(C6)과, 이 제3접합용량의 출력에 접속된 기수단의 MOS인버터로 이루어지는 제4반전 증폭부(AMP6)와, 이 제4반전 증폭부의 출력 또는 기준전압(Vr)을 택일적으로 출력하는 제2멀티풀렉서(MUX61)와, 이 제2멀티풀렉서의 출력과는 반대의 선택으로 제4반전 증폭부 또는 기준전압을 출력하는 제3멀티풀렉서(MUX62)를 가지는 제2샘플. 홀드회로(S/H51~S/H56)와, 각 제2샘플. 홀드회로의 제1멀티풀렉서의 출력이 접속된 복수의 제4접합용량(C101,C102)과, 이들 제4접합용량의 출력이 통합되면서 접속된 기수단의 MOS인버터로 이루어지는 제5반전 증폭(AMP10)과, 이 제5반전 증폭부의 출력을 입력에 접속하는 제5귀환용(CF4)을 보유하는 제2가산부(AD52)와, 각 제2샘플·홀드회로의 제2멀티플렉서의 출력 및 제2가산부의 출력이 접속된 복수의 제5접합용량(C111~C113)과, 이들 제5접합용량의 출력이 통합되면서 접속된 기수단의 MOS인버터로 이루어지는 제6반전 증폭(AMP11)과, 이 제6반전 증폭부의 출력을 입력에 접속하는 제6귀환용(CF4)을 보유하는 제3가산부(AD53)와, 상기한 제2샘플. 홀드회로중, 어느 것인가 1개에 있어서의 상기한 제5아날로그 스위치를 폐쇄함과 아울러, 다른 스위치를 개방하고, 또한 소정의 조합으로 각 제2샘플. 홀드회로의 제1, 제2멀티풀렉서를 변환하는 콘트롤회로(CTRL)를 구비하고 있는 정합필터회로에 있어서, 상기한 MOS인버터는 제6아날로그 스위치(SWS)를 개재하여 전원에 접속되고 있는 것을 특징으로 하는 정합필터회로.
4. 제3항에 있어서, 제2샘플, 홀드회로(S/H51~S/H56)을 복수의 그룹으로 그룹 나눔하고, 각 그룹에 대하여, 제2멀티풀렉서(MUX61)의 출력이 접속된 제4가산부(AP51P)와 제3멀티풀렉서(MUX62)가 접속된 제5가산부(AD51m)를 설치하여, 전그룹의 제4가산부의 출력을 제2가산부에 입력하고, 전 그룹의 제5가산부의 출력을 제3가산부에 입력하고 있고, 제4가산부는 각 제2샘플. 홀드회로의 제2멀티풀렉서의 출력이 접속된 복수의 제6접합캐피스탄스(CP1~CP3)과, 이들 제6접합용량의 출력이 통합되면서 접속된 기수단의 MOS인버터로 이루어지는 제7반전 증폭부(AMP9)과, 이제 7반전 증폭부의 출력을 입력에 접속하는 제7귀환캐패스탄스(CF4)를 보유하는 정합필터회로에 있어서, 상기한 MOS인버터는 제7아날로그 스위치(SWS)를 개재하여 전원에 접속되어 있는 것을 특징으로 하는 정합필터회로.
5. 제3항에 있어서, 기수단의 MOS인버터로 이루어지는 제8반전 증폭부(115~117)와, 이 제8반전 증폭부의 출력을 입력에 접속하는 귀1환회로를 구비한 기준 전압 생성회로(Vref)에 의하여 기준전압(Vr)이 생성되고 있는 정합필터회로에 있어서, 상기 한한MOS인버터는 제8아날로그 스위치(SWS)를 개재하여 전원에 접속되어 있는 것을 특징으로 하는 정합필터회로.
6. 제3항에 있어서, 각 반전증폭부는, 출력과 글랜드와의 사이에 접지용량(CG4)가 접속되고, 최종단의 MOS인버터보다 전단에서 MOS인버터의 출력이 1쌍의 평형레지스탠스(RE41,RE42)에 의하여 전원(Vdd) 및 글랜드에 접속되고, 전원측의 평형레지스탠스(RE1)는 제9아날로그스위치(SWS)를 개재하여 전원에 접속되고 있는 것을 특징으로 하는 정합필터회로.
7. 제6항에 있어서, 기준전압(Vr)은 MOS인버터 전원전압(Vdd)의 1/2로 되도록 MOS인버터의 한계치가 설정되어 있는 것을 특징으로 하는 정합필터회로.
8. 제3항에 있어서, 각 샘플. 홀드회로(S/H51~S/H56)에 대한 콘트롤회로(CTRL)의 설정은, 모든 샘플. 홀드회로를 순환하도록 변환되어 있는 것을 특징으로 하는 정합필터회로.
9. 제3항에 있어서, 초기동기포작의 완료후에 있어서, 정합필더의 출력의 정점을 중심으로한 소정의 창의 폭의 샘플. 홀드회로에만 급전하고, 그후부터 후단의 샘플. 홀드회로에도 순차급전하여, 모든 샘플. 홀드회로에 의한 신호유지가 종료한 시점에서 전체회로에 의한 연산을 행하도록 설정되어 있는 것을 특징으로 하는 정합필터회로.
10. 제1항에 있어서, 초기동기포착의 완료후에 있어서, 초단의 샘플. 홀드회로부터 소정의 창의 폭의 샘플. 홀드회로에 만급전하고, 그후부터 후단의 샘플. 홀드회로에도 순차 급전하여, 모든 샘플. 홀드회로에 의한 신호유지가 종료한 시점에서 전체 회로에 의한 연산을 행하도록 설정되어 있는 것을 특징으로 하는 정합필터회로.

    표 1

    표 2

    표 3

    (수 1)

    (수 2)

    (수 3)

    (수 4)

    (수 5)

    (수 6)

    (수 7)

    (수 8)

    (수 9)

    (수 10)

    (수 11)

    (수 12)

    (수 13)

    (수 14)

    (수 15)

    Pt=N²(Ps+Pm)+NPa (16)

    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.