KR970031263A - 정합필터회로(matched filter circuti) - Google Patents

정합필터회로(matched filter circuti) Download PDF

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KR970031263A
KR970031263A KR1019960051560A KR19960051560A KR970031263A KR 970031263 A KR970031263 A KR 970031263A KR 1019960051560 A KR1019960051560 A KR 1019960051560A KR 19960051560 A KR19960051560 A KR 19960051560A KR 970031263 A KR970031263 A KR 970031263A
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multiplexer
inverting amplifier
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KR1019960051560A
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코쿠료오 쥬
쪼오메이 슈우
마코토 야마모토
수나오 타카토리
마모루 사와하시
후미유키 아다찌
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수나오 타카토리
카부시키가이샤 요잔
오오보시 코오지
엔. 티. 티 이도오쯔우신모오 카부시키가이샤
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    • H04B—TRANSMISSION
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    • H04B1/69—Spread spectrum techniques
    • H04B1/707—Spread spectrum techniques using direct sequence modulation
    • H04B1/709—Correlator structure
    • H04B1/7093—Matched filter type
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H9/00—Networks comprising electromechanical or electro-acoustic devices; Electromechanical resonators
    • H03H9/46—Filters

Abstract

확산부호를 입력신호로 정합시킬 수 있는 정합필터회로를 제공하는 것을 목적으로 한다.
입력신호를 그 시점의 샘플링클록과 동기하면서, 그 1/2주기마다 연속적으로 3점의 신호를 샘플링하며, 샘플링된 입력신호의 부호에 의거하여, 샘플링클록이 입력신호에 대하여 전진하고 있는지 지연되고 있는지를 판단하고, 미리 준비된 복수의 클록으로부터 1개의 클록을 선택한다.

Description

정합필터회로(MATCHED FILTER CIRCUTI)
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
도 1은, 본 발명에 관한 정합필터회로의 하나의 실시예에 있어서의 전체구성을 표시하는 블록도.
도 2는, 동일한 실시예에 있어서의 샘플링클록 생성회로를 표시하는 블록도.
도 3은, 동일한 실시예에 있어서의 위상신호 생성회로를 표시하는 회로도.
도 4는, 동일한 실시예에 있어서의 정합필터회로의 연산부를 표시하는 회로도.
도 5는, 도 4에 있어서의 샘플홀드회로를 표시하는 회로도.

Claims (14)

  1. 입력신호를 소정의 샘플링클록으로 샘플링하고, 샘플링된 입력신호에 대하여 소정의 PN부호를 승산하고, 그 결과를 적산하는 정합필터에 있어서, 샘플링클록을 생성하기 위한 샘플링클록 생성회로에 있어서, 상기한 입력신호를 그 시점의 샘플링클록과 동기하면서 그 1/2주기마다 3회 샘플링하며, 샘플링된 입력신호의 부호에 의거하여, 샘플링클록이 입력신호에 대하여 전진하고 있는지 지연되고 있는지를 판단하는 위상판단회로와; 이 위상판단회로의 출력에 의거하여 샘플링클록의 위상을 조정하는 위상조정회로 둥을 구비한 것을 특징으로 하는 정합필터회로.
  2. 제 1항에 있어서, 위상조정회로는 샘플링클록의 주파수를 보유하고, 또한 그 1주기 내에서 차례로 시프트된 복수의 클록을 생성하는 조정클록 생성회로와; 이 조정클록 생성회로에서 출력되는 복수의 클록의 1개를 샘플링클록으로서 선택적으로 출력하는 클록·멀티플렉서와; 상기한 위상판단회로의 출력에 의거하여 이 클록·멀티플렉서를 변환하여 제어하는 클록선택회로 등을 구비하고 있는 것을 특징으로 하는 정합필터회로.
  3. 제1항에 있어서, 위상조정회로는, 샘플링클록의 전진, 지연에 따라서 샘플링클록을 다운카운트 또는 업카운트하는 업다운카운터에 있어서, 이 업다운카운터 값을 시간 적분하는 루우프필터와, 이 루우프필터의 출력이 입력되는 전압제어발진기 등을 구비하고 있는 것을 특징으로 하는 정합필터회로.
  4. 제2항 또는 제3항에 있어서, 위상조정회로는, 샘플링클록의 전진과 지연이 서로 소정회수 발생했을 때에 위상이 안전된 것으로 간주하고, 그후 소정기간 위상조정을 실시하지 않도록 되어 있는 것을 특징으로 하는 정합필터회로.
  5. 제1항에 있어서, 1/2주기마다 샘플링된 입력신호의 1번째와 3번째의 샘플값이 다른 부호일 때만 위상판단회로에 의한 판단을 실시하는 것을 특징으로 하는 정합필터회로.
  6. 제1항에 있어서, 위상판단회로는 1/2주기마다 샘플링된 입력신호의 1번째와 2번째의 샘플값이 동일부호일 때에, 샘플링클록이 전진하고 있다고 판단되며, 이들 샘플값이 다른 부호일 때에 지연되고 있다고 판단하는 것을 특징으로 하는 정합필터회로.
  7. 제1항에 있어서, 입력전압에 접속된 스위치와, 이 스위치의 출력에 접속된 제1커패시턴스와, 이 제1커패시턴스의 출력에 접속된 기수단의 MOS인버터로 된 제1반전증폭부와, 이 제1반전증폭부의 출력을 입력에 접속하는 제1귀환커패시턴스와, 상기한 제1반전증폭부의 출력 또는 기준전압을 택일적으로 출력하는 제1멀티플렉서 및 제2멀티플렉서 등을 구비한 샘플·홀드회로와; 각 샘플·홀드회로의 제1멀티플렉서의 출력이 접속된 복수의 제2커패시턴스와, 이들 제2커패시턴스의 출력이 통합되면서 접속된 기수단의 MOS인버터로 된 제2반전증폭부와, 이 제2반전증폭부의 출력을 입력에 접속하는 제2귀환커패시턴스 등을 보유하는 제1가산부와; 각 샘플·홀드회로의 제2멀티플렉서의 출력 및 제1가산부의 출력이 접속된 복수의 제3커패시턴스와, 이들 제3커패시턴스의 출력이 통합되면서 접속된 기수단의 MOS인버터로 된 제3반전증폭부와, 이 제3반전증폭부의 출력을 입력에 접속하는 제3귀환커패시턴스 등을 보유하는 제2가산부와; 제1가산부의 출력으로부터 제2가산부의 출력을 감하는 감산부와; 상기한 샘플·홀드회로중 어느 1개에 있어서의 상기한 스위치를 폐성함과 아울러 다른 스위치를 개방하며, 또한, 소정의 조합으로 각 샘플·홀드회로의 제1, 제2 멀티플렉서를 전환하는 제어회로 등을 구비한 것을 특징으로 하는 정합필터회로.
  8. 제7항에 있어서, 샘플·홀드회로를 복수의 그룹으로 그룹분배하고, 각 그룹에 대하여, 제1멀티플렉서의 출력이 접속된 제4가산부를 설치하고, 제2멀티플렉서가 접속된 제5가산부간 설치하며, 전체 그룹의 제4가산부의 출력을 제2가산부로 입력하며, 전체 그룹의 제5가산부의 출력을 제1가산부로 입력하고 있고, 제4가산부는, 각 샘플·홀드회로의 제1멀티플렉서의 출력이 접속된 복수의 제4커패시턴스와, 이들 제4커패시턴스의 출력이 통합되면서 접속된 기수단의 MOS인버터로 된 제4반전 증폭부와, 이 제4반전증폭부의 출력을 입력에 접속하는 제4귀환커패시턴스 등을 보유하며, 제5가산부는, 각 샘플·홀드회로의 제2멀티플렉서의 출력 및 제1가산부의 출력이 접속된 복수의 제5커패시턴스와, 이들 제5커패시턴스의 출력이 통합되면서 접속된 기수단의 MOS인버터로 된 제5반전증폭부와. 이 제5반전증폭부의 출력을 입력에 접속하는 제5귀환커패시턴스 등이 정합필터회로에 설치된 것을 특징으로 하는 정합필터회로.
  9. 제7항에 있어서, 기수단의 MOS인버터로 된 제6반전증폭부의 출력을 입력에 접속한 기준전압 생성회로에 의하여 기준전압이 생성되어 있는 것을 특징으로 하는 정합필터회로.
  10. 제6항 내지 제8항중의 어느 1항에 있어서, 반전증폭부는, 출력과 그라운드와의 사이에는 접지커패시턴스가 접속되며, 최종단의 MOS인버터 앞단의 MOS인터버의 출력을 한쌍의 평형 레지스턴스에 의하여 전원 및 그라운드에 접속하고 있는 것을 특징으로 하는 정합필터회로.
  11. 제9항에 있어서, 기준전압은 MOS인버터의 전원전압의 1/2로 되도록 MOS인버터의 한계치가 설정되어 있는 것을 특징으로 하는 정합필터회로.
  12. 제7항에 있어서, 각 샘플·홀드회로에 대한 제어회로의 설정은, 모든 샘플·홀드회로를 순환하도록 변환되는 것을 특징으로 하는 정합필터회로.
  13. 제7항에 있어서, 제1멀티플렉서는 제1반전증폭부의 출력 또는 기준전압을 택일적으로 출력하며, 제2멀티플렉서와 제1멀티플렉서는 역의 선택으로 제1반전증폭부 출력 또는 기준전압을 출력하도록 되어 있는 것을 특징으로 하는 정합필터회로.
  14. 제7항에 있어서, 제1멀티플렉서 및 제2멀티플렉서는, 어느 한쪽이 제1반전증폭부 출력을 출력하고, 혹은 양자가 기준전압을 출력하도록 되어 있는 것을 특징으로 하는 정합필터회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960051560A 1995-11-02 1996-11-01 정합필터회로(matched filter circuti) KR970031263A (ko)

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