KR910021041A - 위상 동기 출력 검출회로 - Google Patents
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Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 회로도.
제2도는 제1부의 각부 동작 파형도.
Claims (1)
- 전송 시스템의 위상 동기 출력 검출회로에 있어서, 3가지 형태의 클럭신호(A, B, C)입력에 따라 각각 다른 출력 파형을 발생하는 PLL회로(10)와, 상기 PLL회로(10)의 출력 신호를 반전시켜 출력하는 인버터(20)와, 상기 PLL회로(10)의 출력신호나 상기 인버터(20)를 통해 반전된 신호를 입력하여 소정 선택제어신호에 의해 선택 출력하는 멀티플렉서(30)와, 상기 PLL회로(10)의 입력 클럭신호를 반전시켜 출력하는 인버터(40)와, 상기 멀티플렉서(30)의 선택 출력된 신호를 입력하여 상기 인버터(40)을 통해 반전된 클럭신호에 의해 래치 출력하는 플립플롭(50)과, 상기 플립플롭(50)의 출력신호에 따라 시스템 클럭신호를 출력하기 위한 오아게이트(60)와, 상기 오아게이트(60)의 출력신호를 클럭단(CLE)으로 입력하여 위상 동기 여부를 판별하는 위상동기 판별부(70)와, 상기 위상 동기 판별부(70)의 위상 동기 판별 신호를 데이타단(D)으로 입력하여 시스템 클럭 신호에 의해 출력단(Q)으로 래치 출력하는 플립플롭(80)과, 전원 온리세트 신호와 프레임 동기신호를 입력하여 상기 플립플롭(50)의 리세트신호를 출력하는 앤드게이트(90)와, 전원 온 리세트 신호와 시스템 리세트 신호를 입력하여 상기 플립플롭(80)의 리세트 신호를 출력하는 앤드게이트(100)와, 상기 플립플롭(80)의 부출력단(Q)의 출력신호와 시스템 클럭신호를 입력하여 상기 플립플롭(80)의 클럭신호를 공급하기 위한 앤드게이트(110)로 구성됨을 특징으로 하는 위상 동기 출력 검출회로.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019900007466A KR910021041A (ko) | 1990-05-23 | 1990-05-23 | 위상 동기 출력 검출회로 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019900007466A KR910021041A (ko) | 1990-05-23 | 1990-05-23 | 위상 동기 출력 검출회로 |
Publications (1)
Publication Number | Publication Date |
---|---|
KR910021041A true KR910021041A (ko) | 1991-12-20 |
Family
ID=67482498
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019900007466A KR910021041A (ko) | 1990-05-23 | 1990-05-23 | 위상 동기 출력 검출회로 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR910021041A (ko) |
-
1990
- 1990-05-23 KR KR1019900007466A patent/KR910021041A/ko not_active Application Discontinuation
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