KR950029905A - 위상 제어 클럭 신호 발생 방법 및 장치 - Google Patents

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Abstract

본 발명은 마이크로프로세서내에서 위상 제어 클럭 신호(phase-controlled clock signal)를 발생하는 방법 및 장치를 제공한다. 제1주파수(first frequency)를 갖는 제1클럭 신호(first clock signal)가 입력된다. 리셋 이벤트 후, 시간 t에서 제1방향(first direction)으로 제1클럭 신호 전이(first clock signal transition)가 발생한다. 제1주파수와 비 정수의 비율(non-integer ratio)로 연관된 제2주파수를 갖는 제2클럭 신호가 출력된다. 제2클럭 신호도 시간 t에서 제1클럭 신호와 동일한 방향으로 전이한다.

Description

위상 제어 클럭 신호 발생 방법 및 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 정보 처리용 마이크로프로세서의 블럭도, 제2도는 본 발명의 위상 동기 루프 클럭 발생기의 개략도, 제3도는 본 발명의 위상 동기 루프 클럭 발생기에 의해 발생할 수 있는 두개의 가능한 신호를 도시한 타이밍도.

Claims (23)

  1. 위상 제어 클럭 신호(a phase-controlled clock signal)를 발생하는 방법에 있어서, 시간 t에서 제1주파수(a first frequency) 및 제1전이방향(a first transition direction)을 갖는 제1클럭 신호(a first clock signal)를 입력하는 단계와; 상기 제1주파수와 비 정수 비율(non-integer ratio)로 연관된 제2주파수(a second frequency)를 갖는 제2클럭신호(second clock signal)를 출력하는 단계로서, 상기 제2클럭 신호는 시간 t에서 상기 제1전이 방향과 실질적으로 일치하는 제2전이 방향(a second transition direction)을 갖는 상기 제2클럭 신호 출력 단계를 포함하는 위상 제어 클럭 신호 발생 방법.
  2. 제1항에 있어서, 상기 시간 t는 리셋 이벤트(a reset event) 수행 후에 발생하는 것을 특징으로 하는 위상 제어 클럭 신호 발생 방법.
  3. 제1항에 있어서, 상기 제1클럭 신호는 시스템 클럭 신호(a system clock signal)를 포함하는 것을 특징으로 하는 위상 제어 클럭 신호 발생 방법.
  4. 제3항에 있어서, 상기 비율을 나타내는 적어도 하나의 신호를 입력하는 단계와; 상기 제2클럭 신호 및 상기 비율에 응답하여 적어도 하나의 게이팅 신호(gating singal)를 출력하는 단계로서, 상기 게이팅 신호는 제1논리 상태 및 제2논리 상태(a first logic state and a second logic state)를 갖는 상기 게이팅 신호 출력 단계를 더 포함하는 위상 제어 클럭 신호 발생 방법.
  5. 제4항에 있어서, 상기 게이팅 신호를 수신하는 단계와; 상기 제2클럭 신호를 수신하는 단계와; 상기 게이팅 신호 및 상기 제2클럭 신호에 응답하여, 상기 제1주파수를 갖는 내부 시스템 클럭 신호를 발생하는 단계를 더 포함하는 위상 제어 클럭 신호 발생 방법.
  6. 제5항에 있어서, 상기 제1클럭 신호를 수신하는 단계와; 상기 내부 시스템 클럭 신호를 수신하는 단계와; 상기 내부 시스템 클럭 신호와 상기 시스템 클럭 신호사이의 차이(difference)에 응답하여 출력 신호를 발생하는 단계와; 상기 출력에 응답하여 제3클럭 신호를 발생하는 단계를 더 포함하는 위상 제어 클럭 신호 발생방법.
  7. 제6항에 있어서, 상기 게이팅 신호를 수신하는 단계와; 상기 게이팅 신호에 응답하여, 두 개의 논리 상태(two logic states)를 갖는 동결 신호(a freeze signal)를 발생하는 단계와; 상기 게이팅 신호에 응답하여, 제3 및 제4논리 상태(third and fourth logic states)를 갖는 제1 및 제2선택 신호(first and second selecting signals)를 발생하는 단계를 더 포함하되, 상기 게이팅 신호가 상기 제1논리 상태에 있다면, 상기 제1선택 신호는 상기 제3논리 상태에 존재하고 상기 제2선택 신호는 상기 제4논리 상태에 존재하며, 상기 게이팅 신호가 상기 제2논리 상태에 있다면, 상기 제1선택 신호는 상기 제4논리 상태에 존재하고, 상기 제2선택 신호는 상기 제3논리 상태에 존재하는 위상 제어 클럭 신호 발생 방법.
  8. 제7항에 있어서, 상기 동결 신호가 1(one)의 상태가 존재할 때, 상기 게이팅 신호를 현재의 논리 상태(current logic state)로 유지하는 단계를 더 포함하는 위상 제어 클럭 신호 발생 방법.
  9. 제7항에 있어서, 상기 출력 단계는, 상기 제3클럭 신호를 수신하는 단계와; 상기 제1 및 제2선택 신호를 수신하는 단계와; 상기 제3상태에 존재하는 상기 제1선택 신호 및 상기 제4상태에 존재하는 상기 제2선택 신호에 응답하여, 상기 제3클럭 신호와 실질적으로 일치하는 상기 제2클럭 신호를 출력하는 단계와; 상기 제4상태에 존재하는 상기 제1선택 신호 및 상기 제3상태에 존재하는 상기 제2선택 신호에 응답하여, 시간 t에서 상기 제1전이 방향과 동일한 상기 제2전이 방향을 갖는 상기 제2클럭 신호를 츨력하는 단계를 포함하는 위상 제어 클럭 신호 발생 방법.
  10. 제5항에 있어서, 상기 제2클럭 신호 및 상기 내부 시스템 클럭 신호를 프로세서의 도처에 걸쳐(throughout a processor)분배하는 단계를 더 포함하는 위상 제어 클럭 신호 발생 방법.
  11. 제1항에 있어서, 상기 제2주파수는 상기 제1주파수와 상기 n : m의 비율로 연관되되, 상기 n 및 m은 1이 아닌 정수인 것을 특징으로 하는 위상 제어 클럭 신호 발생 방법.
  12. 위상 제어 클럭 신호를 발생하는 장치에 있어서, 시간 t에서 제1주파수 및 제1전이 방향을 갖는 제1클럭 신호를 수신하는 제1회로와; 상기 제1주파수와 비 정수 비율로 연관된 제2주파수를 갖는 제2클럭 신호를 출력하는 수단으로서, 상기 제2클럭 신호는 시간 t에서 상기 제1전이 방향과 실질적으로 일치하는 제2전이 방향을 갖는 제2회로를 포함하는 위상 제어 클럭 신호 발생 장치.
  13. 제12항에 있어서, 상기 시간 t는 리셋 이벤트 수행후에 발생하는 것을 특징으로 하는 위상 제어 클럭 신호 발생 장치.
  14. 제12항에 있어서, 상기 제1클럭 신호는 시스템 클럭 신호를 포함하는 것을 특징으로 하는 위상 제어 클럭 신호 발생 장치.
  15. 제14항에 있어서, 상기 비율을 나타내는 적어도 하나의 신호를 수신하는 퀼리화이어 논리회로(qualifier logic circuitry)와; 상기 제2클럭 신호 및 상기 비율에 응답하여 적어도 하나의 게이팅 신호를 출력하는 수단으로서, 상기 게이팅 신호는 제1논리 상태 및 제2논리 상태를 갖는 상기 수식명 논리 회로를 더 포함하는 위상 제어 클럭 신호 발생 장치.
  16. 제15항에 있어서, 상기 게이팅 신호 및 상기 제2클럭 신호를 수신하는 클럭 재발생기 회로(clock regenerator circuitry)와; 상기 게이팅 신호 및 상기 제2클럭 신호에 응답하여, 상기 제1주파수를 갖는 내부 시스템 클럭 신호를 발생하는 상기 클럭 재발생기 회로를 더 포함하는 위상 제어 클럭 신호 발생 장치.
  17. 제16항에 있어서, 상기 제1클럭 신호 및 상기 내부 시스템 클럭 신호를 수신하는 위상 비교기(phase comparator)와; 상기 내부 시스템 클럭 신호와 상기 시스템 클럭 신호사이의 차이(difference)에 응답하여 출력 신호를 발생하는 상기 위상 비교기와; 상기 출력에 응답하여 제3클럭 신호를 발생하는 발진기(oscillator)를 더 포함하는 위상 제어 클럭 신호 발생 장치.
  18. 제17항에 있어서, 상기 게이팅 신호를 수신하는 위상 검출기(phase detector)와; 상기 게이팅 신호에 응답하여, 두개의 논리 상태를 갖는 동결 신호를 발생하는 위상 검출기와; 상기 게이팅 신호에 응답하여, 제3 및 제4논리상태를 갖는 제1 및 제2선택 신호를 발생하는 상기 위상 검출기를 더 포함하되, 상기 게이팅 신호가 상기 제1논리 상태에 있다면, 상기 제1선택 신호는 상기 제3논리 상태에 존재하고, 상기 제2선택 신호는 상기 제4논리 상태에 존재하며, 상기 게이팅 신호가 상기 제2논리 상태에 있다면, 상기 제1선택신호는 상기 제4논리상태에 존재하고, 상기 제2선택 신호는 상기 제3논리 상태에 존재하는 위상 제어 클럭 신호 발생 장치.
  19. 제18항에 있어서, 상기 동결 신호가 1(one)의 상태에 존재할 때, 상기 동결 신호는 상기 게이팅 신호를 현재의 논리 상태로 유지하는 것을 특징으로 하는 위상 제어 클럭 신호 발생 장치.
  20. 제18항에 있어서, 상기 출력 수단은, 상기 제3클럭 신호 및 상기 제1및 제2선택 신호를 수신하는 위상선택기(phase selector)와; 상기 제3상태에 존재하는 상기 제1선택 신호 및 상기 제4상태에 존재하는 상기 제2선택 신호에 응답하여, 상기 제3클럭 신호와 실질적으로 일치하는 상기 제2클럭 신호를 출력하는 상기 위상 선택기와; 상기 제4상태에 존재하는 상기 제1선택 신호 및 상기 제3상태에 존재하는 상기 제2선택 신호에 응답하여, 시간 t에서 상기 제1전이 방향과 동일한 상기 제2전이 방향을 갖는 상기 제2클럭 신호를 출력하는 상기 위상 선택기를 포함하는 위상 제어 클럭 신호 발생 장치.
  21. 제16항에 있어서, 상기 제2클럭 신호 및 상기 내부 시스템 클러 신호를 프로세서의 도처에 걸쳐 분배하는 분재 네트워크를 더 포함하는 위상 제어 클럭 신호 발생 장치.
  22. 제12항에 있어서, 상기 제2주파수는 상기 제1주파수와 상기 n : m의 비율로 연관되되, 상기 n및 m은 1이 아닌 정수인 것을 특징으로 하는 위상 제어 클럭 신호 발생 장치.
  23. 위상 제어 클럭 신호를 발생하는 방법에 있어서, 시간 t에서 제1주파수 및 제2전이 방향을 갖는 제1클럭 신호를 입력하는 단계와; 상기 제1주파수와 비 정수 비율로 연관된 제2주파수를 갖는 제2클럭 신호를 출력하는 단계로서, 상기 제2클럭 신호는 시간 t에서 상기 제1전이 방향과 실질적으로 반대가 되는 제2전이 방향을 갖는 상기 제2클럭 신호 출력 단계를 포함하는 위상 제어 클럭 신호 발생 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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