JP3154637B2 - 位相制御クロック信号生成方法および装置 - Google Patents
位相制御クロック信号生成方法および装置Info
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/12—Synchronisation of different clock signals provided by a plurality of clock generators
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
- H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Description
【０００１】
【産業上の利用分野】本発明は、電子回路、具体的に
は、位相制御クロック信号生成の装置と方法に関する。
なお、本発明は、米国特許出願番号２２１６７４「クロ
ック信号生成方法および装置」との関連出願である。
は、位相制御クロック信号生成の装置と方法に関する。
なお、本発明は、米国特許出願番号２２１６７４「クロ
ック信号生成方法および装置」との関連出願である。
【０００２】
【従来の技術】典型的なマイクロプロセッサは、外部シ
ステム・クロック信号に応答してプロセッサ・クロック
信号を生成するフェーズロックループ・クロック生成装
置を持っている。外部システム・クロック信号は、主に
システム設計によって定められた最大周波数で動作する
ことが望ましい。たとえば、外部システム・クロックの
最適な周波数が６６ＭＨｚである場合、マイクロプロセ
ッサの内部クロックの最適な周波数が１００ＭＨｚであ
れば、後者の周波数は前者の周波数の１.５倍である。
ステム・クロック信号に応答してプロセッサ・クロック
信号を生成するフェーズロックループ・クロック生成装
置を持っている。外部システム・クロック信号は、主に
システム設計によって定められた最大周波数で動作する
ことが望ましい。たとえば、外部システム・クロックの
最適な周波数が６６ＭＨｚである場合、マイクロプロセ
ッサの内部クロックの最適な周波数が１００ＭＨｚであ
れば、後者の周波数は前者の周波数の１.５倍である。
【０００３】しかし、従来のフェーズロックループ・ク
ロック生成装置では、３：２比率のモードでは動作しな
い。すなわち、従来のフェーズロックループ・クロック
生成装置は、外部システム・クロック信号に対し３：２
の周波数比率を持った内部プロセッサ・クロック信号を
生成することができない。したがって、先述した最適な
クロック信号周波数は、従来のフェーズロックループ・
クロック生成装置を使用したのでは得ることができな
い。したがって、外部システム・クロック信号に対し、
ｎ：ｍ（ｎとｍは１を含まない整数）の周波数比率で動
作するプロセッサ・クロック信号を生成できる、改良さ
れたクロック再生装置の必要性は非常に高い。
ロック生成装置では、３：２比率のモードでは動作しな
い。すなわち、従来のフェーズロックループ・クロック
生成装置は、外部システム・クロック信号に対し３：２
の周波数比率を持った内部プロセッサ・クロック信号を
生成することができない。したがって、先述した最適な
クロック信号周波数は、従来のフェーズロックループ・
クロック生成装置を使用したのでは得ることができな
い。したがって、外部システム・クロック信号に対し、
ｎ：ｍ（ｎとｍは１を含まない整数）の周波数比率で動
作するプロセッサ・クロック信号を生成できる、改良さ
れたクロック再生装置の必要性は非常に高い。
【０００４】さらに、典型的なマイクロプロセッサは、
外部システム・クロック周波数で動作するバス・インタ
ーフェース・ユニットのようなロジックを含む。したが
って、先述した高速の内部プロセッサ・クロック信号と
内部システム・クロック信号を生成しマイクロプロセッ
サ全体に分配する、改良されたクロック再生装置の必要
性が大いにある。これらのクロックの両方とも、同一の
分配網を使用してマイクロプロセッサ全体に分配される
必要がある。したがって、改良されたクロック生成装置
は、複数の同相クロック信号を生成し、マイクロプロセ
ッサ内に分配する機能を持たなければならない。
外部システム・クロック周波数で動作するバス・インタ
ーフェース・ユニットのようなロジックを含む。したが
って、先述した高速の内部プロセッサ・クロック信号と
内部システム・クロック信号を生成しマイクロプロセッ
サ全体に分配する、改良されたクロック再生装置の必要
性が大いにある。これらのクロックの両方とも、同一の
分配網を使用してマイクロプロセッサ全体に分配される
必要がある。したがって、改良されたクロック生成装置
は、複数の同相クロック信号を生成し、マイクロプロセ
ッサ内に分配する機能を持たなければならない。
【０００５】改良されたクロック再生装置が具体的化さ
れた場合であっても、リセットまたは電源を立ち上げる
たびに、基本的に同じ２つのプロセッサ・クロック信号
ではあるが、どちらか１つが１８０度位相を異にして生
成される。リセットまたは電源立ち上げは、相互に同期
して動作する複数のプロセッサを持つシステムのテスト
誤差を生じ、そのシステムの性能を下げる。したがっ
て、外部システム・クロック信号と絶えず同期する内部
プロセッサ・クロック信号を生成する、改善されたクロ
ック再生装置の必要性が大いにある。
れた場合であっても、リセットまたは電源を立ち上げる
たびに、基本的に同じ２つのプロセッサ・クロック信号
ではあるが、どちらか１つが１８０度位相を異にして生
成される。リセットまたは電源立ち上げは、相互に同期
して動作する複数のプロセッサを持つシステムのテスト
誤差を生じ、そのシステムの性能を下げる。したがっ
て、外部システム・クロック信号と絶えず同期する内部
プロセッサ・クロック信号を生成する、改善されたクロ
ック再生装置の必要性が大いにある。
【０００６】
【発明が解決しようとする課題】本発明の目的は、上述
した従来技術の問題点を解決した新規な位相制御信号生
成方法および装置を提供するものであり、具体的には、
（１）外部システム・クロック信号に対し、ｎ：ｍの周
波数比率で動作するクロック信号が生成でき、（２）複
数の同相クロック信号を生成し、マイクロプロセッサ内
に分配する機能を有し、（３）さらに、外部システム・
クロック信号と絶えず同期がとれたクロック信号が生成
できる、改良されたクロック再生装置および方法を提供
することである。
した従来技術の問題点を解決した新規な位相制御信号生
成方法および装置を提供するものであり、具体的には、
（１）外部システム・クロック信号に対し、ｎ：ｍの周
波数比率で動作するクロック信号が生成でき、（２）複
数の同相クロック信号を生成し、マイクロプロセッサ内
に分配する機能を有し、（３）さらに、外部システム・
クロック信号と絶えず同期がとれたクロック信号が生成
できる、改良されたクロック再生装置および方法を提供
することである。
【０００７】
【課題を解決するための手段】第２のクロック信号の周
波数は第１のクロック信号の周波数に対してｎ：ｍの比
率を持つ。リセットが起こった直後、第１のクロック信
号は、或る具体的なタイムｔにおいて、第１の方向（す
なわち、正の）遷移方向をとる。
波数は第１のクロック信号の周波数に対してｎ：ｍの比
率を持つ。リセットが起こった直後、第１のクロック信
号は、或る具体的なタイムｔにおいて、第１の方向（す
なわち、正の）遷移方向をとる。
【０００８】位相比較器は、第１のクロック信号および
内部システム・クロックを受け取る。位相比較器は、こ
れらの信号を比較して、出力信号を作る。電圧制御発振
器は、上記の出力信号に応答して第３のクロック信号を
生成する回路を持つ。しかし、リセットが起こった後、
第３のクロック信号は、タイムｔにおいて第１の遷移方
向（たとえば、正の）をとる場合もあるし、タイムｔで
他の遷移方向（たとえば、負の）をとる場合もある。こ
れらの遷移状態の１だけが望ましい。
内部システム・クロックを受け取る。位相比較器は、こ
れらの信号を比較して、出力信号を作る。電圧制御発振
器は、上記の出力信号に応答して第３のクロック信号を
生成する回路を持つ。しかし、リセットが起こった後、
第３のクロック信号は、タイムｔにおいて第１の遷移方
向（たとえば、正の）をとる場合もあるし、タイムｔで
他の遷移方向（たとえば、負の）をとる場合もある。こ
れらの遷移状態の１だけが望ましい。
【０００９】したがって、修飾論理回路が、第３のクロ
ック信号がタイムｔでどちらの遷移方向を持っているか
を判断するためのゲーティング信号を生成する。修飾論
理回路は、ｎ：ｍ比率を選択するための２つの入力信号
と、位相検出器によって生成された凍結信号を受け取
る。次に、修飾論理回路は、２つのゲーティング信号を
生成する。これらの２つのゲーティング信号は、タイム
ｔにおいて、第３のクロック信号が第１の方向（たとえ
ば、正の方向）に遷移するとき、それぞれ、異なる（ユ
ニークな）状態にある。同様に、これらのゲーティング
信号は、タイムｔにおいて、第３のクロック信号が第２
の方向（たとえば、負の方向）に遷移するとき、それぞ
れ、別の異なる状態になる。したがって、これらのゲー
ティング信号の１つを使って、タイムｔにおいて第３の
クロック信号がどの方向に遷移したかを判断することが
できる。
ック信号がタイムｔでどちらの遷移方向を持っているか
を判断するためのゲーティング信号を生成する。修飾論
理回路は、ｎ：ｍ比率を選択するための２つの入力信号
と、位相検出器によって生成された凍結信号を受け取
る。次に、修飾論理回路は、２つのゲーティング信号を
生成する。これらの２つのゲーティング信号は、タイム
ｔにおいて、第３のクロック信号が第１の方向（たとえ
ば、正の方向）に遷移するとき、それぞれ、異なる（ユ
ニークな）状態にある。同様に、これらのゲーティング
信号は、タイムｔにおいて、第３のクロック信号が第２
の方向（たとえば、負の方向）に遷移するとき、それぞ
れ、別の異なる状態になる。したがって、これらのゲー
ティング信号の１つを使って、タイムｔにおいて第３の
クロック信号がどの方向に遷移したかを判断することが
できる。
【００１０】位相検出器は、遷移方向を判断するのに使
われるゲーティング信号を受ける回路を含み、そのゲー
ティング信号の状態に応答して、２つの選択信号を生成
する。位相選択器は、２つの選択信号および第３のクロ
ック信号を受ける回路を含む。選択信号の状態によっ
て、位相選択器は第２のクロック信号を生成する。第２
のクロック信号は、第３のクロック信号に基本的に等し
いか、あるいは、第３のクロック信号を１８０度反転さ
せたものである。
われるゲーティング信号を受ける回路を含み、そのゲー
ティング信号の状態に応答して、２つの選択信号を生成
する。位相選択器は、２つの選択信号および第３のクロ
ック信号を受ける回路を含む。選択信号の状態によっ
て、位相選択器は第２のクロック信号を生成する。第２
のクロック信号は、第３のクロック信号に基本的に等し
いか、あるいは、第３のクロック信号を１８０度反転さ
せたものである。
【００１１】したがって、本発明の目的は、外部システ
ム・クロックに対して整数倍でない比率を持ったプロセ
ッサ・クロック信号を出力することである。
ム・クロックに対して整数倍でない比率を持ったプロセ
ッサ・クロック信号を出力することである。
【００１２】さらに、本発明の目的は、システム・リセ
ットの後のプロセッサ・クロック信号の位相を検知し、
それが望ましい位相でない場合には、プロセッサ・クロ
ックを１８０度反転させることである。
ットの後のプロセッサ・クロック信号の位相を検知し、
それが望ましい位相でない場合には、プロセッサ・クロ
ックを１８０度反転させることである。
【００１３】
【実施例】図１に、本発明が実施される、スーパースカ
ラー型の単一の集積回路マイクロプロセッサである、マ
イクロプロセッサ１０を示す。マイクロプロセッサ１０
は、「ＲＩＳＣ」手法にしたがって動作する。しかし、
本発明は、他のプロセッサの内部や、他のハードウェア
・プラットフォーム上でも実施できることを理解された
い。
ラー型の単一の集積回路マイクロプロセッサである、マ
イクロプロセッサ１０を示す。マイクロプロセッサ１０
は、「ＲＩＳＣ」手法にしたがって動作する。しかし、
本発明は、他のプロセッサの内部や、他のハードウェア
・プラットフォーム上でも実施できることを理解された
い。
【００１４】システムバス１１は、データ・ライン、シ
ステム・クロック・ライン、および、ハードリセット・
ライン（図１に図示せず）を含む。ハードリセット・ラ
インとシステム・クロック・ラインは、本発明のクロッ
ク生成装置２００に接続され、データ・ラインはバス・
インターフェース・ユニット１２に接続されている。ハ
ードリセット・ラインは、システム・リセットあるいは
パワーオンのコンディションを開始するために初め高い
信号レベル（高電位）になり、次に低い信号レベル（低
電位）になる。バス・インターフェース・ユニット１２
は、プロセッサ・ユニット２０とシステム・バス１１と
の間の情報の転送を制御する。クロック生成装置２００
は、内部プロセッサ・クロック信号を生成し、それを、
たとえばプロセッサ・ユニット２０に配布する。同様
に、クロック生成装置２００は、内部システム・クロッ
ク信号を生成し、それを、たとえば、バス・インターフ
ェース・ユニット１２に分配する。これらのクロック信
号は、システム・バス１１のシステム・クロック・ライ
ンに応答して生成される。
ステム・クロック・ライン、および、ハードリセット・
ライン（図１に図示せず）を含む。ハードリセット・ラ
インとシステム・クロック・ラインは、本発明のクロッ
ク生成装置２００に接続され、データ・ラインはバス・
インターフェース・ユニット１２に接続されている。ハ
ードリセット・ラインは、システム・リセットあるいは
パワーオンのコンディションを開始するために初め高い
信号レベル（高電位）になり、次に低い信号レベル（低
電位）になる。バス・インターフェース・ユニット１２
は、プロセッサ・ユニット２０とシステム・バス１１と
の間の情報の転送を制御する。クロック生成装置２００
は、内部プロセッサ・クロック信号を生成し、それを、
たとえばプロセッサ・ユニット２０に配布する。同様
に、クロック生成装置２００は、内部システム・クロッ
ク信号を生成し、それを、たとえば、バス・インターフ
ェース・ユニット１２に分配する。これらのクロック信
号は、システム・バス１１のシステム・クロック・ライ
ンに応答して生成される。
【００１５】図２に、クロック生成装置２００の図式図
を示す。クロック生成装置２００は、位相比較器２２
０、電圧制御発振器２３０、クロック位相選択器２３
５、Ｈツリー型分配網（以下分配網と略す）２４０、複
数のクロック再生器２４２、２４４、２４６、修飾論理
２５０、および、位相検出器２７０を含む。
を示す。クロック生成装置２００は、位相比較器２２
０、電圧制御発振器２３０、クロック位相選択器２３
５、Ｈツリー型分配網（以下分配網と略す）２４０、複
数のクロック再生器２４２、２４４、２４６、修飾論理
２５０、および、位相検出器２７０を含む。
【００１６】位相比較器２２０について説明する。クロ
ック生成装置２００は、外部システム・クロック信号２
１０に応答して、内部プロセッサ・クロック信号２６０
および内部システム・クロック信号２６５を生成する。
これを行うために、位相比較器２２０は、クロック再生
器２４６（以下に説明）から内部システム・クロック２
６５と、システム・バス１１（図１）から外部システム
・クロック信号２１０を受け取る。位相比較器２２０
は、これらのクロック信号の間の位相または周波数の変
動に応答して、直流電圧を生成する回路を含む。
ック生成装置２００は、外部システム・クロック信号２
１０に応答して、内部プロセッサ・クロック信号２６０
および内部システム・クロック信号２６５を生成する。
これを行うために、位相比較器２２０は、クロック再生
器２４６（以下に説明）から内部システム・クロック２
６５と、システム・バス１１（図１）から外部システム
・クロック信号２１０を受け取る。位相比較器２２０
は、これらのクロック信号の間の位相または周波数の変
動に応答して、直流電圧を生成する回路を含む。
【００１７】具体的には、内部システム・クロック２６
５の位相が外部システム・クロック信号２１０の位相に
遅れる場合には、位相比較器２２０は、わずかに、より
大きい直流電圧を出力する。同様に、内部システム・ク
ロック２６５の周波数が外部システム・クロック信号２
１０の周波数に遅れる場合には、位相比較器２２０は、
大きな直流電圧を出力する。
５の位相が外部システム・クロック信号２１０の位相に
遅れる場合には、位相比較器２２０は、わずかに、より
大きい直流電圧を出力する。同様に、内部システム・ク
ロック２６５の周波数が外部システム・クロック信号２
１０の周波数に遅れる場合には、位相比較器２２０は、
大きな直流電圧を出力する。
【００１８】電圧制御発振器２３０について説明する。
電圧制御発振器２３０は、位相比較器２２０の電圧出力
に応答する周波数を持つ、５０％デューティー・サイク
ルの方形波クロック信号２３２を生成する回路を含む。
すなわち、位相比較器２２０の電圧出力が大きければ大
きいほど、電圧制御発振器２３０によって生成されるク
ロック信号２３２の周波数は高い。逆に、位相比較器２
２０の電圧出力が小さければ小さいほど、電圧制御発振
器２３０によって生成されるクロック信号２３２の周波
数は低い。
電圧制御発振器２３０は、位相比較器２２０の電圧出力
に応答する周波数を持つ、５０％デューティー・サイク
ルの方形波クロック信号２３２を生成する回路を含む。
すなわち、位相比較器２２０の電圧出力が大きければ大
きいほど、電圧制御発振器２３０によって生成されるク
ロック信号２３２の周波数は高い。逆に、位相比較器２
２０の電圧出力が小さければ小さいほど、電圧制御発振
器２３０によって生成されるクロック信号２３２の周波
数は低い。
【００１９】このようにして、電圧制御発振器２３０と
位相比較器２２０は協同して動作し、位相比較器２２０
の入力のところで、内部システム・クロック２６５の位
相と周波数が、外部システム・クロック信号２１０の位
相と周波数に基本的に一致することを確実にする。これ
らのクロック信号が基本的に一致するまで、何回かの繰
返し動作が必要になる場合がある。
位相比較器２２０は協同して動作し、位相比較器２２０
の入力のところで、内部システム・クロック２６５の位
相と周波数が、外部システム・クロック信号２１０の位
相と周波数に基本的に一致することを確実にする。これ
らのクロック信号が基本的に一致するまで、何回かの繰
返し動作が必要になる場合がある。
【００２０】しかし、システムのパワーオンあるいはリ
セットが行われる度に、クロック信号２３２は、適切な
修正を施さなければ、２つの位相のいずれかを持つ。図
３は、電圧制御発振器２３０によって生成される可能性
のある２つの信号を示すタイミング図である。具体的に
は、電圧制御発振器２３０は、各リセットの後に、クロ
ック信号（Ａ）２３２またはクロック信号（Ｂ）２３２
をランダムに生成する。ハードリセット２１５が低い信
号レベル（低電位）に遷移した直後、外部システム・ク
ロック２１０が高い信号レベル（高電位）に遷移するに
したがい、クロック信号（Ｂ）２３２は低い信号レベル
（低電位）に遷移する。逆に、ハードリセット２１５が
低い信号レベル（低電位）に遷移した直後、外部システ
ム・クロック２１０が高い信号レベル（高電位）に遷移
するにしたがい、クロック信号（Ａ）２３２は高い信号
レベル（高電位）に遷移する。
セットが行われる度に、クロック信号２３２は、適切な
修正を施さなければ、２つの位相のいずれかを持つ。図
３は、電圧制御発振器２３０によって生成される可能性
のある２つの信号を示すタイミング図である。具体的に
は、電圧制御発振器２３０は、各リセットの後に、クロ
ック信号（Ａ）２３２またはクロック信号（Ｂ）２３２
をランダムに生成する。ハードリセット２１５が低い信
号レベル（低電位）に遷移した直後、外部システム・ク
ロック２１０が高い信号レベル（高電位）に遷移するに
したがい、クロック信号（Ｂ）２３２は低い信号レベル
（低電位）に遷移する。逆に、ハードリセット２１５が
低い信号レベル（低電位）に遷移した直後、外部システ
ム・クロック２１０が高い信号レベル（高電位）に遷移
するにしたがい、クロック信号（Ａ）２３２は高い信号
レベル（高電位）に遷移する。
【００２１】具体化としては、クロック信号（Ａ）２３
２の位相が望ましい位相である。したがって、以下に、
望ましくないクロック信号（Ｂ）２３２の位相を修正す
る方法を記す。あるいは、代わりに、クロック信号
（Ｂ）２３２の位相を望ましい位相として選択すること
もできる。
２の位相が望ましい位相である。したがって、以下に、
望ましくないクロック信号（Ｂ）２３２の位相を修正す
る方法を記す。あるいは、代わりに、クロック信号
（Ｂ）２３２の位相を望ましい位相として選択すること
もできる。
【００２２】図２と図３に示すように、電圧制御発振器
２３０がクロック信号（Ｂ）２３２を生成すると、クロ
ック位相選択器２３５、位相検出器２７０、および修飾
論理２５０が協同して動作し、クロック信号（Ｂ）２３
２の位相を１８０度反転させる。すなわち、図３に示す
ように、クロック位相選択器２３５は、クロック信号
（Ａ）２３２と基本的に同じ周波数と位相を持つクロッ
ク信号２３９を生成する。しかし、電圧制御発振器がク
ロック信号（Ａ）２３２を生成する場合は、その信号は
変更されずにクロック位相選択器２３５をただ通り抜け
るだけである。
２３０がクロック信号（Ｂ）２３２を生成すると、クロ
ック位相選択器２３５、位相検出器２７０、および修飾
論理２５０が協同して動作し、クロック信号（Ｂ）２３
２の位相を１８０度反転させる。すなわち、図３に示す
ように、クロック位相選択器２３５は、クロック信号
（Ａ）２３２と基本的に同じ周波数と位相を持つクロッ
ク信号２３９を生成する。しかし、電圧制御発振器がク
ロック信号（Ａ）２３２を生成する場合は、その信号は
変更されずにクロック位相選択器２３５をただ通り抜け
るだけである。
【００２３】ハードリセット（１）２４０と、ハードリ
セット（２）２５０の生成について説明する。上述した
ように、リセットまたはパワーオンの間に、ハードリセ
ット・ライン２１５は初め高い信号レベル（高電位）に
なり、次に低い信号レベル（低電位）に遷移する。図４
に、ハードリセット・ライン２１５から２つのリセット
信号を生成するのに使われるラッチの図式図を示す。具
体的には、３組のマスター／スレーブ・ラッチ４１０、
４２０、４３０が、ハードリセット・ライン２１５を各
種のクロック信号に同期させる。これらのラッチは、そ
れらのクロック信号の立ち上がりの端でトリガーされ
る。
セット（２）２５０の生成について説明する。上述した
ように、リセットまたはパワーオンの間に、ハードリセ
ット・ライン２１５は初め高い信号レベル（高電位）に
なり、次に低い信号レベル（低電位）に遷移する。図４
に、ハードリセット・ライン２１５から２つのリセット
信号を生成するのに使われるラッチの図式図を示す。具
体的には、３組のマスター／スレーブ・ラッチ４１０、
４２０、４３０が、ハードリセット・ライン２１５を各
種のクロック信号に同期させる。これらのラッチは、そ
れらのクロック信号の立ち上がりの端でトリガーされ
る。
【００２４】具体的には、マスター／スレーブ・ラッチ
４１０は、ハードリセット・ライン２１５を内部システ
ム・クロック２６５に同期させる。次に、ハードリセッ
ト・ライン（１）２４０を生成するために、ラッチ４１
０の出力がプロセッサ・クロック２６０に同期させられ
る。さらに、ラッチ４２０の出力は、ハードリセット・
ライン（２）２５０を生成するために、プロセッサ・ク
ロック２６０に同期させられる。
４１０は、ハードリセット・ライン２１５を内部システ
ム・クロック２６５に同期させる。次に、ハードリセッ
ト・ライン（１）２４０を生成するために、ラッチ４１
０の出力がプロセッサ・クロック２６０に同期させられ
る。さらに、ラッチ４２０の出力は、ハードリセット・
ライン（２）２５０を生成するために、プロセッサ・ク
ロック２６０に同期させられる。
【００２５】これらの信号を分かり易く記述するため
に、図５に、システム・パワーオンまたはリセット・コ
ンディションの間および直後の、３：２比率でのクロッ
ク生成装置２００のタイミング図を示す。特に、ハード
リセット２１５、ハードリセット（１）２４０、ハード
リセット（２）２５０、および外部システム・クロック
２１０を参照されたい。
に、図５に、システム・パワーオンまたはリセット・コ
ンディションの間および直後の、３：２比率でのクロッ
ク生成装置２００のタイミング図を示す。特に、ハード
リセット２１５、ハードリセット（１）２４０、ハード
リセット（２）２５０、および外部システム・クロック
２１０を参照されたい。
【００２６】正の選択信号および負の選択信号を生成す
るための位相検出器２７０について説明する。再び図２
を参照すると、位相検出器２７０は、正の選択信号２８
５と負の選択信号２８４を生成するための入力回路２７
２と出力回路２７６を含む。入力回路２７２は、マスタ
ー／スレーブ・ラッチ２７４、クロック再生器２７５、
および、３つの信号、すなわち、反転されたハードリセ
ット（１）２４０、ハードリセット（２）２５０、およ
び、反転されたゲーティング信号２５４を「ＡＮＤ」す
るためのＡＮＤゲート２７３を含む。したがって、ＡＮ
Ｄゲート２７３の出力が高い信号レベル（高電位）にな
るためには、ハードリセット（１）２４０は低く、ハー
ドリセット（２）２５０は高い信号レベル（高電位）、
ゲーティング信号２５４は低い信号レベル（低電位）に
なければならない。これらのコンディションが起こる
と、ＡＮＤゲート２７３は脈打つ出力信号を生成する。
そのすぐ後に、マスター／スレーブ・ラッチ２７４が、
その脈打つ出力信号をラッチする。
るための位相検出器２７０について説明する。再び図２
を参照すると、位相検出器２７０は、正の選択信号２８
５と負の選択信号２８４を生成するための入力回路２７
２と出力回路２７６を含む。入力回路２７２は、マスタ
ー／スレーブ・ラッチ２７４、クロック再生器２７５、
および、３つの信号、すなわち、反転されたハードリセ
ット（１）２４０、ハードリセット（２）２５０、およ
び、反転されたゲーティング信号２５４を「ＡＮＤ」す
るためのＡＮＤゲート２７３を含む。したがって、ＡＮ
Ｄゲート２７３の出力が高い信号レベル（高電位）にな
るためには、ハードリセット（１）２４０は低く、ハー
ドリセット（２）２５０は高い信号レベル（高電位）、
ゲーティング信号２５４は低い信号レベル（低電位）に
なければならない。これらのコンディションが起こる
と、ＡＮＤゲート２７３は脈打つ出力信号を生成する。
そのすぐ後に、マスター／スレーブ・ラッチ２７４が、
その脈打つ出力信号をラッチする。
【００２７】クロック再生器２７５は、プロセッサ・ク
ロック２６０の端でマスター／スレーブ・ラッチ２７４
をトリガーするために、プロセッサ・クロック２６０を
再生する。このようにして、プロセッサ・クロック２６
０の負のサイクルの間に、マスター・ラッチが開き、Ａ
ＮＤゲート２７３の出力をスレーブ・ラッチがラッチ
し、それにより、ノード２８０で凍結信号２８６（図
５）を生成する。逆に、プロセッサ・クロック２６０の
正のサイクルの間に、マスター・ラッチはＡＮＤゲート
２７３の出力をラッチし、スレーブ・ラッチは開く。
ロック２６０の端でマスター／スレーブ・ラッチ２７４
をトリガーするために、プロセッサ・クロック２６０を
再生する。このようにして、プロセッサ・クロック２６
０の負のサイクルの間に、マスター・ラッチが開き、Ａ
ＮＤゲート２７３の出力をスレーブ・ラッチがラッチ
し、それにより、ノード２８０で凍結信号２８６（図
５）を生成する。逆に、プロセッサ・クロック２６０の
正のサイクルの間に、マスター・ラッチはＡＮＤゲート
２７３の出力をラッチし、スレーブ・ラッチは開く。
【００２８】出力回路２７６は、ＡＮＤゲート２７７と
２７９、ＯＲゲート２７８、マスター／スレーブ・ラッ
チ２８２、インバーター２８３、および、クロック再生
器２８１を含む。出力回路２７６は、正の選択信号２８
５と負の選択信号２８４を生成する。
２７９、ＯＲゲート２７８、マスター／スレーブ・ラッ
チ２８２、インバーター２８３、および、クロック再生
器２８１を含む。出力回路２７６は、正の選択信号２８
５と負の選択信号２８４を生成する。
【００２９】ＡＮＤゲート２７７は、負の選択信号２８
４と反転されたハードリセット（１）２４０を「ＡＮ
Ｄ」する。次に、ＯＲゲート２７８は、ＡＮＤゲート２
７７の出力と凍結信号２８６とを「ＯＲ」する。ＡＮＤ
ゲート２７９は、ＯＲゲート２７８の出力と反転された
ハードリセット２１５とを「ＡＮＤ」し、次に、ハード
リセット２１５がマスター／スレーブ・ラッチ２８２に
よってラッチされる。クロック再生器２８１はクロック
信号２３２を再生し、マスター／スレーブ・ラッチ２８
２に分配する。そのようにして、クロック信号２３２の
負のサイクルの間、負の選択信号２８４を生成するため
に、マスター・ラッチは開き、ＡＮＤゲート２７９の出
力をスレーブ・ラッチがラッチする。逆に、クロック信
号２３２の正のサイクルの間、正の選択信号２８５を生
成するために、スレーブ・ラッチは開き、マスター・ラ
ッチがＡＮＤゲート２７９（インバータ２８３によって
反転されている）の出力をラッチする。
４と反転されたハードリセット（１）２４０を「ＡＮ
Ｄ」する。次に、ＯＲゲート２７８は、ＡＮＤゲート２
７７の出力と凍結信号２８６とを「ＯＲ」する。ＡＮＤ
ゲート２７９は、ＯＲゲート２７８の出力と反転された
ハードリセット２１５とを「ＡＮＤ」し、次に、ハード
リセット２１５がマスター／スレーブ・ラッチ２８２に
よってラッチされる。クロック再生器２８１はクロック
信号２３２を再生し、マスター／スレーブ・ラッチ２８
２に分配する。そのようにして、クロック信号２３２の
負のサイクルの間、負の選択信号２８４を生成するため
に、マスター・ラッチは開き、ＡＮＤゲート２７９の出
力をスレーブ・ラッチがラッチする。逆に、クロック信
号２３２の正のサイクルの間、正の選択信号２８５を生
成するために、スレーブ・ラッチは開き、マスター・ラ
ッチがＡＮＤゲート２７９（インバータ２８３によって
反転されている）の出力をラッチする。
【００３０】したがって、凍結信号２８６が高い信号レ
ベル（高電位）にある場合、マスター／スレーブ・ラッ
チ２８２は、最終的に、正の選択信号２８５を低い信号
レベル（低電位）にラッチし、負の選択信号２８４を高
い信号レベル（高電位）にラッチする（図５）。リセッ
トが一旦起きると、次のリセットが起きるまで、ＡＮＤ
ゲート２７７は、負の選択信号２８４を高い信号レベル
（高電位）状態に維持し、正の選択信号２８５を低い信
号レベル（低電位）状態に維持する。
ベル（高電位）にある場合、マスター／スレーブ・ラッ
チ２８２は、最終的に、正の選択信号２８５を低い信号
レベル（低電位）にラッチし、負の選択信号２８４を高
い信号レベル（高電位）にラッチする（図５）。リセッ
トが一旦起きると、次のリセットが起きるまで、ＡＮＤ
ゲート２７７は、負の選択信号２８４を高い信号レベル
（高電位）状態に維持し、正の選択信号２８５を低い信
号レベル（低電位）状態に維持する。
【００３１】タイミング図について説明する。図２およ
び図５を参照されたい。図５は、外部システム・クロッ
ク信号２１０、ハードリセット２１５、クロック信号
（Ｂ）２３２、クロック信号２３９、ハードリセット
（１）２４０、ハードリセット（２）２５０、ゲーティ
ング信号２５４および２５２、正の選択信号２８５、負
の選択信号２８４、凍結信号２８６、内部システム・ク
ロック２６５を示す。
び図５を参照されたい。図５は、外部システム・クロッ
ク信号２１０、ハードリセット２１５、クロック信号
（Ｂ）２３２、クロック信号２３９、ハードリセット
（１）２４０、ハードリセット（２）２５０、ゲーティ
ング信号２５４および２５２、正の選択信号２８５、負
の選択信号２８４、凍結信号２８６、内部システム・ク
ロック２６５を示す。
【００３２】ハードリセット２１５が低い信号レベル
（低電位）に遷移した直後に、外部システム・クロック
２１０の最初の立ち上がりがタイム５００で起こる。タ
イム５００で、外部システム・クロック２１０が高い信
号レベル（高電位）に遷移すると同時に、クロック信号
（Ｂ）２３２は低い信号レベル（低電位）に遷移する。
しかし、クロック信号（Ｂ）２３２が実際に検出される
のは、タイム５１０においてである。タイム５１０にお
いて、ゲーティング信号２５４は低い信号レベル（低電
位）にあり、ゲーティング信号２５２は高い信号レベル
（高電位）にある。しかし、クロック信号（Ａ）２３２
がクロック信号（Ｂ）２３２の代わりに生成された場合
（図３参照）は、ゲーティング信号２５４は、タイム５
１０において、高い信号レベル（高電位）になったはず
である。
（低電位）に遷移した直後に、外部システム・クロック
２１０の最初の立ち上がりがタイム５００で起こる。タ
イム５００で、外部システム・クロック２１０が高い信
号レベル（高電位）に遷移すると同時に、クロック信号
（Ｂ）２３２は低い信号レベル（低電位）に遷移する。
しかし、クロック信号（Ｂ）２３２が実際に検出される
のは、タイム５１０においてである。タイム５１０にお
いて、ゲーティング信号２５４は低い信号レベル（低電
位）にあり、ゲーティング信号２５２は高い信号レベル
（高電位）にある。しかし、クロック信号（Ａ）２３２
がクロック信号（Ｂ）２３２の代わりに生成された場合
（図３参照）は、ゲーティング信号２５４は、タイム５
１０において、高い信号レベル（高電位）になったはず
である。
【００３３】したがって、具体化においては、電圧制御
発振器２３０の出力の位相を示すために、ゲーティング
信号２５４を使用することが望ましい。具体的には、ゲ
ーティング信号２５４が高い信号レベル（高電位）にあ
る場合、ＡＮＤゲート２７３は常に「低い」信号レベル
を生成する。逆に、ゲーティング信号２５４が低い信号
レベル（低電位）にある場合、ＡＮＤゲート２７３は、
「高い」信号レベルを生成することがある。
発振器２３０の出力の位相を示すために、ゲーティング
信号２５４を使用することが望ましい。具体的には、ゲ
ーティング信号２５４が高い信号レベル（高電位）にあ
る場合、ＡＮＤゲート２７３は常に「低い」信号レベル
を生成する。逆に、ゲーティング信号２５４が低い信号
レベル（低電位）にある場合、ＡＮＤゲート２７３は、
「高い」信号レベルを生成することがある。
【００３４】たとえば、タイム５１０で、ハードリセッ
ト（１）２４０は低い信号レベル（低電位）にあり、ハ
ードリセット（２）は高い信号レベル（高電位）にあ
り、ゲート信号２５４は低い信号レベル（低電位）にラ
ッチされている。したがって、その後すぐ、ＡＮＤゲー
ト２７３（図２）は凍結信号２８６を高い信号レベル
（高電位）にし、クロック信号２３９がタイム５３０で
高い信号レベル（高電位）に遷移するまで、高い信号レ
ベル（高電位）にしたままにする。
ト（１）２４０は低い信号レベル（低電位）にあり、ハ
ードリセット（２）は高い信号レベル（高電位）にあ
り、ゲート信号２５４は低い信号レベル（低電位）にラ
ッチされている。したがって、その後すぐ、ＡＮＤゲー
ト２７３（図２）は凍結信号２８６を高い信号レベル
（高電位）にし、クロック信号２３９がタイム５３０で
高い信号レベル（高電位）に遷移するまで、高い信号レ
ベル（高電位）にしたままにする。
【００３５】上述したように、タイム５００において外
部システム・クロック２１０が高い信号レベル（高電
位）に遷移するときに、クロック信号（Ｂ）２３２のが
低い信号レベル（低電位）に遷移するので、望ましくな
い。したがって、望ましくないクロック信号（Ｂ）２３
２の位相は１８０度反転されなければならない。これを
行うために、クロック位相選択器が使用されなければな
らない。
部システム・クロック２１０が高い信号レベル（高電
位）に遷移するときに、クロック信号（Ｂ）２３２のが
低い信号レベル（低電位）に遷移するので、望ましくな
い。したがって、望ましくないクロック信号（Ｂ）２３
２の位相は１８０度反転されなければならない。これを
行うために、クロック位相選択器が使用されなければな
らない。
【００３６】クロック位相選択器２３５について説明す
る。図６に、クロック位相選択器２３５の回路の図式図
を示す。クロック位相選択器２３５は、クロック信号
（Ｂ）２３２と正の選択信号２８５を受けるＡＮＤゲー
ト６１０を含む。クロック位相選択器２３５は、また、
反転されたクロック信号（Ｂ）２３２と負の選択信号２
８４を受けるＡＮＤゲート６２０を含む。次に、ＯＲゲ
ート６３０が、クロック信号２３９を生成するために、
ＡＮＤゲート６１０と６２０の出力を「ＯＲ」する。
る。図６に、クロック位相選択器２３５の回路の図式図
を示す。クロック位相選択器２３５は、クロック信号
（Ｂ）２３２と正の選択信号２８５を受けるＡＮＤゲー
ト６１０を含む。クロック位相選択器２３５は、また、
反転されたクロック信号（Ｂ）２３２と負の選択信号２
８４を受けるＡＮＤゲート６２０を含む。次に、ＯＲゲ
ート６３０が、クロック信号２３９を生成するために、
ＡＮＤゲート６１０と６２０の出力を「ＯＲ」する。
【００３７】図５および図６を使用して、クロック位相
選択器２３５の機能を説明する。タイム５００と５２０
の間で、クロック位相選択器２３５はクロック信号２３
９を生成する。クロック信号２３９は、正の選択信号２
８５が高い信号レベル（高電位）にあり、負の選択信号
２８４が低い信号レベル（低電位）にあるので、クロッ
ク信号（Ｂ）２３２に基本的に同じである。
選択器２３５の機能を説明する。タイム５００と５２０
の間で、クロック位相選択器２３５はクロック信号２３
９を生成する。クロック信号２３９は、正の選択信号２
８５が高い信号レベル（高電位）にあり、負の選択信号
２８４が低い信号レベル（低電位）にあるので、クロッ
ク信号（Ｂ）２３２に基本的に同じである。
【００３８】しかし、タイム５２０で、クロック信号
（Ｂ）２３２は高い信号レベル（高電位）に遷移するに
も拘わらず、正の選択信号２８５が低い信号レベル（低
電位）にあるのでクロック信号２３９は低い信号レベル
（低電位）のままである。その後すぐに、負の選択信号
２８４は高い信号レベル（高電位）に遷移するが、正の
選択信号２８５は低い信号レベル（低電位）のままであ
る。この結果、クロック信号２３９は、タイム５３０で
始まり、次のリセットまたはパワーオンが起こるまで、
クロック信号（Ｂ）２３２と１８０度位相を異にしてい
る。
（Ｂ）２３２は高い信号レベル（高電位）に遷移するに
も拘わらず、正の選択信号２８５が低い信号レベル（低
電位）にあるのでクロック信号２３９は低い信号レベル
（低電位）のままである。その後すぐに、負の選択信号
２８４は高い信号レベル（高電位）に遷移するが、正の
選択信号２８５は低い信号レベル（低電位）のままであ
る。この結果、クロック信号２３９は、タイム５３０で
始まり、次のリセットまたはパワーオンが起こるまで、
クロック信号（Ｂ）２３２と１８０度位相を異にしてい
る。
【００３９】電圧制御発振器がクロック信号（Ａ）２３
２を生成した場合、正の選択信号２８５が高い信号レベ
ル（高電位）にあり、負の選択信号２８４が低い信号レ
ベル（低電位）にあるので、クロック信号（Ａ）２３２
は変更されずに単にクロック位相選択器２３５を通るだ
けであることに注意することが重要である。
２を生成した場合、正の選択信号２８５が高い信号レベ
ル（高電位）にあり、負の選択信号２８４が低い信号レ
ベル（低電位）にあるので、クロック信号（Ａ）２３２
は変更されずに単にクロック位相選択器２３５を通るだ
けであることに注意することが重要である。
【００４０】ゲーティング信号２５２および２５４を生
成するための修飾論理２５０について説明する。図７
に、２つのゲーティング信号２５２および２５４を生成
するための修飾論理２５０の図式図を示す。修飾論理２
５０は、ゲーティング信号２５２および２５４を生成す
る回路７００を含む。回路７００は、入力回路７１０、
マスター／スレーブ・ラッチ７２０、７３０、７４０、
インバータ７５０、および、クロック再生器７６０を含
む。入力回路７１０は、ＡＮＤゲート７１１、７１２、
７１３、および、ＯＲゲート７１４と７１５を含む。ク
ロック再生器７６０は、クロック信号２３９を再生し、
マスター／スレーブ・ラッチ７２０、７３０、７４０に
分配する。そのようにして、クロック信号２３９の負の
サイクルの間、マスター・ラッチは開き、スレーブ・ラ
ッチはラッチする。逆に、クロック信号２３９の正のサ
イクルの間、マスター・ラッチはラッチし、スレーブ・
ラッチは開く。ラッチ７２０、７３０、および７４０
は、クロック信号２３９の端でトリガーされる。
成するための修飾論理２５０について説明する。図７
に、２つのゲーティング信号２５２および２５４を生成
するための修飾論理２５０の図式図を示す。修飾論理２
５０は、ゲーティング信号２５２および２５４を生成す
る回路７００を含む。回路７００は、入力回路７１０、
マスター／スレーブ・ラッチ７２０、７３０、７４０、
インバータ７５０、および、クロック再生器７６０を含
む。入力回路７１０は、ＡＮＤゲート７１１、７１２、
７１３、および、ＯＲゲート７１４と７１５を含む。ク
ロック再生器７６０は、クロック信号２３９を再生し、
マスター／スレーブ・ラッチ７２０、７３０、７４０に
分配する。そのようにして、クロック信号２３９の負の
サイクルの間、マスター・ラッチは開き、スレーブ・ラ
ッチはラッチする。逆に、クロック信号２３９の正のサ
イクルの間、マスター・ラッチはラッチし、スレーブ・
ラッチは開く。ラッチ７２０、７３０、および７４０
は、クロック信号２３９の端でトリガーされる。
【００４１】入力回路７１０は、位相検出器２７０（図
２）から凍結信号２８６と、外部システム・クロック信
号に対してユーザが定義した、プロセッサ・クロック信
号の周波数のｎ：ｍ比率を受けとる。比率選択入力２５
６（図２）は、所望のｎ：ｍ周波数比率を定義するため
の１組の入力ピン７０１と７０２を含む。たとえば、ピ
ン７０１と７０２にそれぞれ「０、０」を入力すれば
１：１の比率に対応し、以下同様に、「０、１」は２：
１に、「１、０」は３：１に、「１、１」は３：２に対
応する。また、他の比率を指定するために、ピンを追加
して使用することもできる。
２）から凍結信号２８６と、外部システム・クロック信
号に対してユーザが定義した、プロセッサ・クロック信
号の周波数のｎ：ｍ比率を受けとる。比率選択入力２５
６（図２）は、所望のｎ：ｍ周波数比率を定義するため
の１組の入力ピン７０１と７０２を含む。たとえば、ピ
ン７０１と７０２にそれぞれ「０、０」を入力すれば
１：１の比率に対応し、以下同様に、「０、１」は２：
１に、「１、０」は３：１に、「１、１」は３：２に対
応する。また、他の比率を指定するために、ピンを追加
して使用することもできる。
【００４２】ユーザが定義した比率、凍結信号２８６、
および、クロック信号２３９（すなわち、プロセッサ・
クロック２６０）の位相と周波数に応答して、入力回路
７１０は、３つの出力信号７１６、７１７、７１８を生
成する。出力信号７１６は、マスター／スレーブ・ラッ
チ７２０によってラッチされ、入力回路７１０にフィー
ドバックされる。出力信号７１７はマスター／スレーブ
・ラッチ７３０のマスター・ラッチによってラッチさ
れ、次に、ゲーティング信号２５２を生成するためにイ
ンバータ７５０によって反転される。マスター／スレー
ブ・ラッチ７３０のスレーブ・ラッチは、先ほどそのマ
スター・ラッチからラッチした信号をラッチし、次に、
それが入力回路７１０にフィードバックされる。最後
に、ゲーティング信号２５４を生成するために、出力信
号７１８がマスター／スレーブ・ラッチ７４０によって
ラッチされる。
および、クロック信号２３９（すなわち、プロセッサ・
クロック２６０）の位相と周波数に応答して、入力回路
７１０は、３つの出力信号７１６、７１７、７１８を生
成する。出力信号７１６は、マスター／スレーブ・ラッ
チ７２０によってラッチされ、入力回路７１０にフィー
ドバックされる。出力信号７１７はマスター／スレーブ
・ラッチ７３０のマスター・ラッチによってラッチさ
れ、次に、ゲーティング信号２５２を生成するためにイ
ンバータ７５０によって反転される。マスター／スレー
ブ・ラッチ７３０のスレーブ・ラッチは、先ほどそのマ
スター・ラッチからラッチした信号をラッチし、次に、
それが入力回路７１０にフィードバックされる。最後
に、ゲーティング信号２５４を生成するために、出力信
号７１８がマスター／スレーブ・ラッチ７４０によって
ラッチされる。
【００４３】要約すると、回路７００は、凍結信号２８
６、ｎ：ｍ比率、クロック信号２３９を受け取り、それ
に応答して、ゲーティング信号２５２および２５４を生
成する。
６、ｎ：ｍ比率、クロック信号２３９を受け取り、それ
に応答して、ゲーティング信号２５２および２５４を生
成する。
【００４４】回路７００の機能をよりよく理解するため
に、図５と図７を参照されたい。図５に示すように、ク
ロック信号２３９（すなわち、プロセッサ・クロック２
６０）は、外部システム・クロック信号２１０の１.５
倍の周波数を持っている。タイム５１０以前において
は、３：２比率モードにおける正常なシステム動作（す
なわち、リセットまたはパワーオンのコンディションが
ない場合）の下での、ゲーティング信号２５２および２
５４が示されている。正常なシステム動作の下では、凍
結信号２８６は低い信号レベル（低電位）にあるので、
ゲーティング信号２５２と２５４（図５）に影響をおよ
ぼしていない。
に、図５と図７を参照されたい。図５に示すように、ク
ロック信号２３９（すなわち、プロセッサ・クロック２
６０）は、外部システム・クロック信号２１０の１.５
倍の周波数を持っている。タイム５１０以前において
は、３：２比率モードにおける正常なシステム動作（す
なわち、リセットまたはパワーオンのコンディションが
ない場合）の下での、ゲーティング信号２５２および２
５４が示されている。正常なシステム動作の下では、凍
結信号２８６は低い信号レベル（低電位）にあるので、
ゲーティング信号２５２と２５４（図５）に影響をおよ
ぼしていない。
【００４５】しかし、タイム５１０の後、クロック信号
が２３９が反転している間、凍結信号２８６は高い信号
レベル（高電位）に遷移する。クロック信号２３９がタ
イム５３０で安定し、したがって、凍結信号２８６が低
い信号レベル（低電位）に遷移する。その間、ＡＮＤゲ
ート７１１は、ゲーティング信号２５２を高い信号レベ
ル（高電位）のままに、ゲーティング信号２５４を低い
信号レベル（低電位）のままである（図５）。これによ
り、クロック信号２３９が反転されている間、内部シス
テム・クロック２６５が外部システム・クロック２１０
と同調できる。
が２３９が反転している間、凍結信号２８６は高い信号
レベル（高電位）に遷移する。クロック信号２３９がタ
イム５３０で安定し、したがって、凍結信号２８６が低
い信号レベル（低電位）に遷移する。その間、ＡＮＤゲ
ート７１１は、ゲーティング信号２５２を高い信号レベ
ル（高電位）のままに、ゲーティング信号２５４を低い
信号レベル（低電位）のままである（図５）。これによ
り、クロック信号２３９が反転されている間、内部シス
テム・クロック２６５が外部システム・クロック２１０
と同調できる。
【００４６】図２を参照して、分配網２４０について説
明する。分配網２４０が、マイクロプロセッサ全体にわ
たり、複数のノードにクロック信号２３９を分配する。
各ノードは、電圧制御発振器２３０から等距離で、クロ
ック再生器２４２、２４４、または２４６のいずれか１
つを含む。しかし、クロック信号２３９をマイクロプロ
セッサ全体に分配するのに、他の分配網を使ってもでき
ることを理解されたい。クロック再生器２４４と２４６
は、内部システム・クロック２６５を生成するために、
ゲーティング信号２５２および２５４を受け取る。
明する。分配網２４０が、マイクロプロセッサ全体にわ
たり、複数のノードにクロック信号２３９を分配する。
各ノードは、電圧制御発振器２３０から等距離で、クロ
ック再生器２４２、２４４、または２４６のいずれか１
つを含む。しかし、クロック信号２３９をマイクロプロ
セッサ全体に分配するのに、他の分配網を使ってもでき
ることを理解されたい。クロック再生器２４４と２４６
は、内部システム・クロック２６５を生成するために、
ゲーティング信号２５２および２５４を受け取る。
【００４７】クロック再生器について説明する。図８
に、クロック再生器の入力回路を図式図で示す。図２に
示すクロック再生器２４２、２４４、２４６、２７５、
２８１、および７６０（図７）のそれぞれは、プロセッ
サ・クロック２６０あるいは内部システム・クロック２
６５を生成するための入力回路８００（図８）を含む。
これらの信号は、クロック信号２３９、および、入力８
１０と８２０に入力された信号に応答して、生成され
る。
に、クロック再生器の入力回路を図式図で示す。図２に
示すクロック再生器２４２、２４４、２４６、２７５、
２８１、および７６０（図７）のそれぞれは、プロセッ
サ・クロック２６０あるいは内部システム・クロック２
６５を生成するための入力回路８００（図８）を含む。
これらの信号は、クロック信号２３９、および、入力８
１０と８２０に入力された信号に応答して、生成され
る。
【００４８】内部システム・クロック２６５を生成する
ために、クロック再生器２４４と２４６の入力８１０と
８２０は、それぞれ、ゲーティング信号２５２と２５４
を受け取る。ゲート８０１は、クロック信号２３９とゲ
ーティング信号２５２とを「ＡＮＤ」し、ゲート８０２
はゲーティング信号２５４と反転されたクロック信号２
３９とを「ＡＮＤ」する。一方、ゲート８０３は、内部
システム・クロック２６５を生成するために、ゲート８
０１と８０２の出力を「ＯＲ」する。
ために、クロック再生器２４４と２４６の入力８１０と
８２０は、それぞれ、ゲーティング信号２５２と２５４
を受け取る。ゲート８０１は、クロック信号２３９とゲ
ーティング信号２５２とを「ＡＮＤ」し、ゲート８０２
はゲーティング信号２５４と反転されたクロック信号２
３９とを「ＡＮＤ」する。一方、ゲート８０３は、内部
システム・クロック２６５を生成するために、ゲート８
０１と８０２の出力を「ＯＲ」する。
【００４９】内部システム・クロック２６５は、デュー
ティー・サイクルを異にはするが、外部システム・クロ
ック信号２１０と、位相と周波数は基本的に同じであ
る。すなわち、図５に示すように、内部システム・クロ
ック２６５のそれぞれの立ち上がり端は、外部システム
・クロック信号２１０の立ち上がり端と基本的に一致し
ている。
ティー・サイクルを異にはするが、外部システム・クロ
ック信号２１０と、位相と周波数は基本的に同じであ
る。すなわち、図５に示すように、内部システム・クロ
ック２６５のそれぞれの立ち上がり端は、外部システム
・クロック信号２１０の立ち上がり端と基本的に一致し
ている。
【００５０】プロセッサ・クロック２６０を生成するた
めに、クロック再生器２４２と２７５の入力８１０と８
２０は、それぞれ、定数「１」と「０」に維持される。
この結果、クロック再生器２４２、２７５、２８１、お
よび７６０は、クロック信号２３９に位相と周波数が基
本的に等しいプロセッサ・クロック２６０を生成する。
めに、クロック再生器２４２と２７５の入力８１０と８
２０は、それぞれ、定数「１」と「０」に維持される。
この結果、クロック再生器２４２、２７５、２８１、お
よび７６０は、クロック信号２３９に位相と周波数が基
本的に等しいプロセッサ・クロック２６０を生成する。
【００５１】この代わりに、３：２より大きい比率（た
とえば、４：３、５：４）を得るには、修飾論理２５０
が、入力８１０と８２０に入れる追加の２つのゲーティ
ング信号を生成することも可能である。
とえば、４：３、５：４）を得るには、修飾論理２５０
が、入力８１０と８２０に入れる追加の２つのゲーティ
ング信号を生成することも可能である。
【００５２】修飾論理２５０とクロック再生器の機能を
要約する。修飾回路２５０は、クロック再生器２４４お
よび２４６それぞれと共に動作し、プロセッサ・クロッ
ク２６０に「ｎ」（たとえば、１、２、３）を掛け、そ
の結果を「ｍ」（たとえば、１、２）で割り、内部シス
テム・クロック２６５を生成する。これを行うために、
修飾論理２５０は、クロック・信号２３９とユーザが定
義した「ｎ：ｍ」比率に応答してゲーティング信号２５
２と２５４を生成する。次に、クロック再生器２４４と
２４６の入力回路８００の各々は、クロック信号２３９
およびゲーティング信号２５２と２５４に応答して、内
部システム・クロック２６５を生成する。
要約する。修飾回路２５０は、クロック再生器２４４お
よび２４６それぞれと共に動作し、プロセッサ・クロッ
ク２６０に「ｎ」（たとえば、１、２、３）を掛け、そ
の結果を「ｍ」（たとえば、１、２）で割り、内部シス
テム・クロック２６５を生成する。これを行うために、
修飾論理２５０は、クロック・信号２３９とユーザが定
義した「ｎ：ｍ」比率に応答してゲーティング信号２５
２と２５４を生成する。次に、クロック再生器２４４と
２４６の入力回路８００の各々は、クロック信号２３９
およびゲーティング信号２５２と２５４に応答して、内
部システム・クロック２６５を生成する。
【００５３】クロック再生器２４６の出力（すなわち、
内部システム・クロック２６５）は位相比較器２２０に
フィードバックされる。位相比較器２２０と電圧制御発
振器２３０が協同して、内部システム・クロック２６５
が外部システム・クロック信号２１０と基本的に同じ周
波数と位相とを持つように確かめるので、電圧制御発振
器２３０は、最終的に、外部システム・クロック信号２
１０の周波数のｎ／ｍ倍の周波数を持つクロック信号２
３２を出力する。
内部システム・クロック２６５）は位相比較器２２０に
フィードバックされる。位相比較器２２０と電圧制御発
振器２３０が協同して、内部システム・クロック２６５
が外部システム・クロック信号２１０と基本的に同じ周
波数と位相とを持つように確かめるので、電圧制御発振
器２３０は、最終的に、外部システム・クロック信号２
１０の周波数のｎ／ｍ倍の周波数を持つクロック信号２
３２を出力する。
【００５４】本発明を上述の実施例にそって記述した
が、当業者には明らかなように、本発明の原理を逸脱し
ない範囲で修正を加えることは可能であろう。たとえ
ば、修飾論理２５０が、クロック再生器２４４に入力す
る追加のゲーティング信号を生成し、それによって、プ
ロセッサ・クロック２６０の周波数と外部システム・ク
ロック信号２１０の周波数との間の比率をより大きく
（たとえば、４:３、５:４、等）することができる。
が、当業者には明らかなように、本発明の原理を逸脱し
ない範囲で修正を加えることは可能であろう。たとえ
ば、修飾論理２５０が、クロック再生器２４４に入力す
る追加のゲーティング信号を生成し、それによって、プ
ロセッサ・クロック２６０の周波数と外部システム・ク
ロック信号２１０の周波数との間の比率をより大きく
（たとえば、４:３、５:４、等）することができる。
【００５５】さらに、所望の時点で、クロック再生器２
４４が内部システム・クロック２６５の代わりにプロセ
ッサ・クロック２６０を生成するようにすることもでき
る。これを行うために、図９の回路９００を参照された
い。回路９００は、ゲーティング信号２５２と入力信号
９３０を「ＯＲ」するためのＯＲゲート９１０、およ
び、ゲーティング信号２５４と反転された入力信号９３
０とを「ＡＮＤ」するためのＡＮＤゲート９２０を含
む。そのようにして、入力信号９３０が低い信号レベル
（低電位）にあるときには、ＯＲゲート９１０はゲーテ
ィング信号２５２を再生し、ＡＮＤゲート９２０はゲー
ティング信号２５４を再生する。しかし、入力信号９３
０が高い信号レベル（高電位）にあるときには、ＯＲゲ
ート９１０は高い信号レベルを生成し、ＡＮＤゲート９
２０は低い信号レベルを生成する。この結果、入力信号
９３０が高い信号レベル（高電位）にあるとき、クロッ
ク再生器２４４は、プロセッサ・クロック２６０を再生
する。
４４が内部システム・クロック２６５の代わりにプロセ
ッサ・クロック２６０を生成するようにすることもでき
る。これを行うために、図９の回路９００を参照された
い。回路９００は、ゲーティング信号２５２と入力信号
９３０を「ＯＲ」するためのＯＲゲート９１０、およ
び、ゲーティング信号２５４と反転された入力信号９３
０とを「ＡＮＤ」するためのＡＮＤゲート９２０を含
む。そのようにして、入力信号９３０が低い信号レベル
（低電位）にあるときには、ＯＲゲート９１０はゲーテ
ィング信号２５２を再生し、ＡＮＤゲート９２０はゲー
ティング信号２５４を再生する。しかし、入力信号９３
０が高い信号レベル（高電位）にあるときには、ＯＲゲ
ート９１０は高い信号レベルを生成し、ＡＮＤゲート９
２０は低い信号レベルを生成する。この結果、入力信号
９３０が高い信号レベル（高電位）にあるとき、クロッ
ク再生器２４４は、プロセッサ・クロック２６０を再生
する。
【００５６】
【００５７】
【発明の効果】本発明は、外部システム・クロックに対
して整数倍でないｎ：ｍ比率を持ったプロセッサ・クロ
ック信号を出力できる、位相制御クロック信号生成の方
法と装置を提供するものである。本発明では、システム
・リセットあるいはパワーオン（電源立ち上げ）の後
に、プロセッサ・クロック信号の位相を検知し、それが
望ましくない位相を持っている場合にはプロセッサ・ク
ロックを１８０度反転させ、外部システム・クロック信
号と常に同期する内部プロセッサ・クロック信号を生成
することができる。これにより、とくに、相互に同期し
て動作する複数のプロセッサを持つシステムの場合、シ
ステム・リセットやパワーオンが起こったときでも、シ
ステムの性能が下がるのを防ぐことができる。
して整数倍でないｎ：ｍ比率を持ったプロセッサ・クロ
ック信号を出力できる、位相制御クロック信号生成の方
法と装置を提供するものである。本発明では、システム
・リセットあるいはパワーオン（電源立ち上げ）の後
に、プロセッサ・クロック信号の位相を検知し、それが
望ましくない位相を持っている場合にはプロセッサ・ク
ロックを１８０度反転させ、外部システム・クロック信
号と常に同期する内部プロセッサ・クロック信号を生成
することができる。これにより、とくに、相互に同期し
て動作する複数のプロセッサを持つシステムの場合、シ
ステム・リセットやパワーオンが起こったときでも、シ
ステムの性能が下がるのを防ぐことができる。
【図１】本発明の実施例による情報を処理するマイクロ
プロセッサのブロック図である。
プロセッサのブロック図である。
【図２】本発明のフェーズロックループ・クロック生成
装置の図式図である。
装置の図式図である。
【図３】本発明のフェーズロックループ・クロック生成
装置によって生成することが可能な２つの信号のタイミ
ング図である。
装置によって生成することが可能な２つの信号のタイミ
ング図である。
【図４】２つのリセット信号を生成するのに使用される
ラッチの図式図である。
ラッチの図式図である。
【図５】本発明によるタイミング図である。
【図６】本発明のクロック位相選択器の回路の図式図で
ある。
ある。
【図７】本発明の修飾論理の回路の図式図である。
【図８】本発明のクロック再生器の入力回路の図式図で
ある。
ある。
【図９】外部システム・クロックの代わりにプロセッサ
・クロックを生成するための回路の図式図である。
・クロックを生成するための回路の図式図である。
１０ マイクロプロセッサ １１ システム・バス １２ バス・インターフェース・ユ
ニット ２０ プロセッサ・ユニット ２００ クロック生成装置 ２１０ 外部システム・クロック信号 ２１５ ハードリセット ２２０ 位相比較器 ２３０ 電圧制御発振器 ２３２ 方形波クロック信号Ａ、クロ
ック信号Ｂ ２３５ クロック位相選択器 ２３９ クロック信号（＝内部プロセ
ッサ・クロック信号） ２４０ 分配網 ２４２、２４４、２４６、２７５、２８１ クロック
再生器 ２４０ ハードリセット１ ２５０ ハードリセット２ ２５０ 修飾論理 ２５２ ゲーティング信号１ ２５４ ゲーティング信号２ ２５６ 比率選択入力 ２６０ 内部プロセッサ・クロック信
号 ２６５ 内部システム・クロック信号 ２７０ 位相検出器 ２７２ 位相検出器の入力回路 ２７３、２７７、２７９ ＡＮＤゲート ２７４、２８２ マスター／スレーブ・ラッチ ２７６ 位相検出器の出力回路 ２７８ ＯＲゲート ２８０ ノード ２８３ インバータ ２８４ 負の選択信号 ２８５ 正の選択信号 ２８６ 凍結信号 ４１０、４２０、４３０ マスター／スレーブ・ラッチ ６００、９００ 回路 ６１０、６２０、７１１、７１２、７１３ ＡＮＤゲ
ート ６３０、７１４、７１５ ＯＲゲート ７００ ゲーティング信号を生成する
回路 ７０１、７０２ 入力ピン ７１０ 入力回路 ７１６、７１７、７１８ 出力信号 ７２０、７３０、７４０ マスター／スレーブ・ラッチ ７５０ インバータ ７６０ クロック再生器 ８００ クロック再生器の入力回路 ８０１、８０２、９２０ ＡＮＤゲート ８０３、９１０、 ＯＲゲート ８１０、８２０ 入力回路８００の入力 ９３０ 入力信号
ニット ２０ プロセッサ・ユニット ２００ クロック生成装置 ２１０ 外部システム・クロック信号 ２１５ ハードリセット ２２０ 位相比較器 ２３０ 電圧制御発振器 ２３２ 方形波クロック信号Ａ、クロ
ック信号Ｂ ２３５ クロック位相選択器 ２３９ クロック信号（＝内部プロセ
ッサ・クロック信号） ２４０ 分配網 ２４２、２４４、２４６、２７５、２８１ クロック
再生器 ２４０ ハードリセット１ ２５０ ハードリセット２ ２５０ 修飾論理 ２５２ ゲーティング信号１ ２５４ ゲーティング信号２ ２５６ 比率選択入力 ２６０ 内部プロセッサ・クロック信
号 ２６５ 内部システム・クロック信号 ２７０ 位相検出器 ２７２ 位相検出器の入力回路 ２７３、２７７、２７９ ＡＮＤゲート ２７４、２８２ マスター／スレーブ・ラッチ ２７６ 位相検出器の出力回路 ２７８ ＯＲゲート ２８０ ノード ２８３ インバータ ２８４ 負の選択信号 ２８５ 正の選択信号 ２８６ 凍結信号 ４１０、４２０、４３０ マスター／スレーブ・ラッチ ６００、９００ 回路 ６１０、６２０、７１１、７１２、７１３ ＡＮＤゲ
ート ６３０、７１４、７１５ ＯＲゲート ７００ ゲーティング信号を生成する
回路 ７０１、７０２ 入力ピン ７１０ 入力回路 ７１６、７１７、７１８ 出力信号 ７２０、７３０、７４０ マスター／スレーブ・ラッチ ７５０ インバータ ７６０ クロック再生器 ８００ クロック再生器の入力回路 ８０１、８０２、９２０ ＡＮＤゲート ８０３、９１０、 ＯＲゲート ８１０、８２０ 入力回路８００の入力 ９３０ 入力信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ホゼ・マニュエル・アルバレス アメリカ合衆国78641テキサス州リーン ダー、イングリッシュ・リバー・ループ 15346 (56)参考文献 特開 平３−3517（ＪＰ，Ａ) 特開 昭60−22829（ＪＰ，Ａ) 特開 平４−245314（ＪＰ，Ａ) 特開 平５−197679（ＪＰ，Ａ) 実開 昭58−47928（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 1/04 - 1/12 H03L 7/06
Claims (19)
- 【請求項１】 第１の周波数とタイムｔにおいて、信号
波形が第１の遷移方向を持つシステム・クロック信号
（２１０）を受けて、上記第１周波数に非整数の比率を
有する第２の周波数を持ち、上記タイムｔにおいて信号
波形が上記第１遷移方向に等しい第２の遷移方向を持つ
第２のクロック信号（２３９）を生成するステップと、 上記第２クロック信号（２３９）と上記比率をあらわす
少なくとも１つの信号（２５６）に応答して、第１の論
理状態と第２の論理状態に対応する２つの信号レベルを
持つ少なくとも１つのゲーティング信号（２５２、２５
４）を生成するステップと、 を有する、位相制御クロック信号生成方法。 - 【請求項２】 上記ゲーティング信号（２５２、２５
４）と上記第２クロック信号（２３９）に応答して、上
記第１周波数を持つ内部システム・クロック信号（２６
５）を生成するステップをさらに有する、請求項１に記
載の方法。 - 【請求項３】 上記システム・クロック信号（２１０）
と上記内部システム・クロック信号（２６５）との間の
差に対応する出力信号を生成するステップと、 上記出力信号に応答して第３のクロック信号（２３２）
を生成するステップと、 をさらに有する、請求項２に記載の方法。 - 【請求項４】 上記ゲーティング信号（２５２、２５
４）に応答して、２つの論理状態に対応する信号レベル
を持つ凍結信号（２８６）を生成するステップと、 上記ゲーティング信号（２５２、２５４）に応答して、
第３と第４の論理状態に対応する信号レベルを持つ第１
および第２の選択信号（２８４、２８５）を生成するス
テップと、をさらに有し、 上記ゲーティング信号（２５２、２５４）が上記第１論
理状態に対応する信号レベルにあるとき、上記第１選択
信号は上記第３論理状態に対応する信号レベルに、上記
第２選択信号は上記第４論理状態に対応する信号レベル
にあり、また、上記ゲーティング信号（２５２、２５
４）が上記第２論理状態に対応する信号レベルにあると
き、上記第１選択信号（２８４）は上記第４論理状態に
対応する信号レベルに、上記第２選択信号（２８５）は
上記第３論理状態に対応する信号レベルにある、請求項
３に記載の方法。 - 【請求項５】 上記凍結信号（２８６）が１つ論理状態
に対応する信号レベルにあるとき、上記ゲーティング信
号（２５２、２５４）の論理状態に対応する信号レベル
をそのまま維持するステップをさらに有する、請求項４
に記載の方法。 - 【請求項６】 上記第２のクロック信号（２３９）を生
成するステップが、 上記第１選択信号（２８４）が上記第３論理状態に対応
する信号レベルにあり上記第２選択信号（２８５）が上
記第４論理状態に対応する信号レベルにあることに応答
して、上記第３クロック信号（２３２）に等しい上記第
２クロック信号（２３９）を生成するステップと、 上記第１選択信号（２８４）が上記第４論理状態に対応
する信号レベルにあり上記第２選択信号（２８５）が上
記第３論理状態に対応する信号レベルにあることに応答
して、上記タイムｔにおける信号波形の上記第１遷移方
向に等しい上記第２遷移方向を持つ上記第２クロック信
号（２３９）を生成するステップと、 を有する、請求項４に記載の方法。 - 【請求項７】上記第２クロック信号（２３９）および上
記内部システム・クロック信号（２６５）をプロセッサ
全体に分配するステップをさらに有する、請求項２に記
載の方法。 - 【請求項８】上記第２周波数が上記第１周波数に、１を
除く整数であるｎおよびｍからなる上記ｎ：ｍ比を有す
る、請求項１に記載の方法。 - 【請求項９】上記タイムｔがリセットの後に起こる、請
求項１に記載の方法。 - 【請求項１０】第１の周波数とタイムｔにおいて信号波
形が第１の遷移方向を持つシステム・クロック信号（２
１０）を受ける第１回路（２２０、２３０）と、 上記第１回路（２２０、２３０）の出力を受けて、上記
第１周波数に非整数の比率関係を有する第２の周波数を
持ち、上記タイムｔにおいて信号波形が上記第１遷移方
向に等しい第２の遷移方向を持つ第２のクロック信号
（２３９）を出力する第２回路（２３５）と、 上記第２クロック信号（２３９）および上記比率をあら
わす少なくとも１つの信号（２５６）を受けて、第１の
論理状態と第２の論理状態に対応する信号レベルを持つ
少なくとも１つのゲーティング信号（２５２、２５４）
を出力する修飾論理回路（２５０）と、 を有する、位相制御クロック信号生成装置（２００）。 - 【請求項１１】上記タイムｔがリセットの後に起こる、
請求項１０に記載の装置。 - 【請求項１２】上記ゲーティング信号（２５２、２５
４）および上記第２クロック信号（２３９）を受けて、
上記第１周波数を持つ内部システム・クロック信号（２
６５）を生成するクロック再生回路（２４６）をさらに
有する、請求項１０に記載の装置。 - 【請求項１３】上記第１回路（２２０、２３０）が、 上記システム・クロック信号（２１０）および上記内部
システム・クロック信号（２６５）を受けて、上記内部
システム・クロック信号（２１０）および上記システム
・クロック信号（２１０）との間の差に対応する出力信
号を生成する位相比較器（２２０）と、 上記出力信号を受けて第３クロック信号（２３２）を生
成する発振器（２３０）と、 を有する、請求項１２に記載の装置。 - 【請求項１４】上記ゲーティング信号（２５２、２５
４）を受け、上記ゲーティング信号（２５２、２５４）
に応答して、２つの論理状態に対応する信号レベルを持
つ凍結信号（２８６）を生成し、また、上記ゲーティン
グ信号（２５２、２５４）に応答して、第３および第４
の論理状態に対応する信号レベルを持つ第１および第２
の選択信号を生成する位相検出器（２７０）をさらに有
し、上記ゲーティング信号（２５２、２５４）が上記第
１論理状態に対応する信号レベルにあるとき、上記第１
選択信号（２８４）は上記第３論理状態に対応する信号
レベルに、上記第２選択信号（２８５）は上記第４論理
状態に対応する信号レベルにあり、また、上記ゲーティ
ング信号（２５２、２５４）が上記第２論理状態に対応
する信号レベルにあるとき、上記第１選択信号（２８
４）は上記第４論理状態に対応する信号レベルに、上記
第２選択信号（２８５）は上記第３論理状態に対応する
信号レベルにある、請求項１３に記載の装置。 - 【請求項１５】上記凍結信号（２８６）が１つの論理状
態に対応する信号レベルにあるとき、上記凍結信号（２
８６）が上記ゲーティング信号（２５２、２５４）の論
理状態に対応する信号レベルをそのまま維持する、請求
項１４に記載の装置。 - 【請求項１６】上記第２回路（２３５）が、上記第３ク
ロック信号（２３２）および上記第１および第２選択信
号（２５２、２５４）を受ける位相選択器（２３５）を
有し、該位相選択器（２３５）が、上記第１選択信号
（２８４）が上記第３論理状態に対応する信号レベルに
あり上記第２選択信号（２８５）が上記第４論理状態に
対応する信号レベルにあることに応答して上記第３クロ
ック信号（２３２）に等しい上記第２クロック信号（２
３９）を出力し、また、上記第１選択信号（２８４）が
上記第４論理状態にあり上記第２選択信号が上記第３論
理状態にあることに応答して上記タイムｔにおける信号
波形が上記第１遷移方向に等しい上記第２遷移方向を持
つ上記第２クロック信号（２３９）を出力する、請求項
１４に記載の装置。 - 【請求項１７】上記第２クロック信号（２３９）および
上記内部システム・クロック信号（２６５）をプロセッ
サ全体に分配する分配網（２４０）をさらに有する、請
求項１２に記載の装置。 - 【請求項１８】上記第２周波数が上記第１周波数に、１
を除く整数であるｎおよびｍからなる上記ｎ：ｍ比を有
する、請求項１０に記載の装置。 - 【請求項１９】 第１の周波数とタイムｔにおいて、信
号波形が第１の遷移方向を持つシステム・クロック信号
（２１０）を受けて、上記第１周波数に非整数の比率を
有する第２の周波数を持ち、上記タイムｔにおいて信号
波形が上記第１遷移方向に等しい第２の遷移方向を持つ
第２のクロック信号（２３９）を生成するステップと、 上記タイムｔにおいて上記信号波形の第２の遷移方向が
上記第１の遷移方向に等しいか否かを検出するステップ
と、 上記検出結果に応じて選択的に上記第２のクロック信号
（２３９）を反転させるステップと、 を有する、位相制御クロック信号生成方法。
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