JPH06502264A

JPH06502264A - 動的に切替え自在な多周波数クロック発生器

Info

Publication number: JPH06502264A
Application number: JP3517594A
Authority: JP
Inventors: マシュウズ，グレゴリイ; ゼイガー，エドワード; ミトラ，サンダリ
Original assignee: インテル・コーポレーション
Priority date: 1990-10-12
Filing date: 1991-10-11
Publication date: 1994-03-10
Also published as: WO1992007316A1; GB2263800A; US5481697A; GB9306321D0; GB2263800B

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】動的に切替え自在な多周波数クロ１り発生器発明の分野本Ｒ１１はマイクロプロセッサシステムに関し、特に、マイクロプロセッサに可変周波数クロ１２１３号を供給するクロック制御回路に関する。

発明の背景マイクロプロセッサベースシステムに関し、システムの制約に対応するために周波数を変化させうるクロック信号を提供する様々な方法及び装置が使用されている。たとえば、マイクロプロセッサが相対的に低速度の周辺装置と通信しなければならない場合、周辺装置が要求するアクセス時間に対応するために、マイクロプロセッサに供給されるクロック信号の周波数を低下することが望ましい。この欅の用途のための可変周波数マイクロプロセッサクロック発生器は、Ｂｒａｎｓｏｎへ発行された米国特許第４，８１９，１８４号に記載されている。

類似する機能はＣｏｍｐａｑのＤＥＳＫＰＲＯ３８６／２０／ステムに取り入れられており、このシステムでは、「オート」モードのとき、プロセッサは速度が低下するディスケット動作の間を除いて全速で動作できる。このシステムは、他のプロセッサシステムをノミュレートするために、いくつかの所定の周波数の中の１つで動作することもできる。

ＣＭＯＳアーキテクチャ又はＣＨＭＯＳアー牛テアーキテクチャ製造されたマイクロプロセッサに可変周波数クロック信号を供給することの特定の動機は、そのようなデバイスの電力ａ［がクロック周波数に比例するという点である。従って、活動システム電力を減少させるためには、プロセッサに対するクロック周波数をシステム性能の目標を維持することと矛盾しない最大限度まで低くするのが望ましい。さらに、プロセッサがアイドル状態に入ってしまうと考えられる場合には、プロセッサクロブタを完全に停止させることが望ましい。Ｈａｒｒｉｓ８２Ｃ８５ＣＭＯＳスタティブククロック制ｖｓ装置／発生器は、外部発振器の全周波数になるか又はその２５６分の１の周波数になり、あるいは停止できるクロック信号を供給する。

従来の可変周波数クロック発生器は、通学、クロック周波数を動的に切替えるときに「グリブチ」を発生する０周波数１移に際しては、中間持続時間のクロックサイクルが発生することもある。このクロック周期がマイクロプロセッサで許容される最小値より小さい場合、システム異常が起こりつる。

本発明の目的の１つは、どのクロックサイクルの持続時間も最も層い動作ＩＲ波数のクロックサイクル持続時間と少なくとも等しくなるように周波数間で動的に切替えできる可変周波数クロック発生器を提供することである。

発明の概要本発明は、マイクロプロセッサにクロック信号を複数の周波数の中の１つの選択可能な周波数で供給し、且つクロック信号のどのサイクルも最も高い周波数のサイクル持続時間と少なくとも等しい持続時間を有するように、いずれかの周波数からいずれかの周波数へ動的に切替えできる可変周波数クロック発生器を実現する。制御インタフェース回路は相補入力クロック信号と、周波数選択信号と、クロック同期信号とを受信する。この回路は、クロック同期信号の受信に応答して、入カクロフク信号と同期されるクロックセット信号を供給する。

クロック分子ノ器回路はシステムマスタークロックを分割して、１組の相補クロック信号を供給し、それぞれの相補クロック信号はマスタークロックと同期している。クロック分割器回路はクロックセット信号をも受信し、対応するクロック信号のそれぞれを共通の位相をもって再始動する。従って、周波数を切換えるときに、クロ１り信号の「短い」サイクルは起こりえない。

位相発生器凹路は相補クロック信号及び周波数選択信号を受信し、選択された周波数を有する対のクロック信号をプロセッサ入力端子ヘゲートする。

図面のｌＩｉ！車な説明図１は、本発明を具現化したマイクロプロセフサンステムの機能プロ、りｉｌＩ図図２は、本発明の制御インタフェース回路の概略図である。

図３は、本発明のクロック分割器回路の概略図である。

図４は、本発明の位相クロック発生器回路の概略図である。

図５は、本発明の全周ＩＩＩ数クロ１り発生器回路の概略図である。

図６は、本発明の動作を示すタイミング図である。

発明の詳細な説明以下の説明中、本発明を完全に理解させるために、説明の便宜上、限定的な意味をもたずに特定の回路、特定のタイミング関係などを挙げる。しかしながら、それらの特定の詳細な事績から逸脱する他の実施例においても本発明を実施しうることは当業者には明白であろう、また、別の場合には、無用な詳細によって本発明の説明をわかりにククシないように、マイクロプロセッサシステムやデジタル回路の周知の面の詳細な説明を省略する。

システムの概要本発明は、電力消費が少なく且つ小型であることを必要とする用途に合わせて最適化した設計のマイクロプロセッサにおいて採用されると有利である。そのような用途の中には、特に、一般にはラップトツブ及びノートブックと呼ばれている型の小型パーソナルコンピュータがある。以下に、そのようなマイクロプロセッサの一実施例を簡略に説明する、ただし、本発明がその特定のマイクロプロセッサの設計に限定されず、実質的にどのような設計のプロセッサにも本発明を取り入れられることを理解すべきである。

図１を＃照すると、プロセッサシステム１０が示されている。システム１０はＧＥＮＣＰＵｌＣＥＮＩＯ及びＧＥＮＶＧＡと指示されている３つの主要なプロセッサ構成要素を含む。ＧＥＮＣＰＵはＣＰＵ１２と、メモリ制御装置１４と、キャッシュ制御装置１６と、ＩＳＡバス制御論理１８と、複数の行バフフｙ２０とを含む拡張中央処理Ｈ１ｌである。

説明する実施例においては、ＣＰｔＪ１２は、本発明の法人謬受入であるＩｎｔｅｌｃｏｒｐｏｒａｔ　ｔｏｎ　が製造している３８Ｂ”　ＳＸ　ＣＰＵである。この説明を通して、レジスタ名、信号名などの３８８”　ＳＸ　ＣＰ［Ｊに関連するいくつかの用語は、本発明を説明するために採用される。そのような用語はマイクロプロセ、す設計の分野に従事する人には理解されるものであるので、ここでは詳細には説明しない。ＣＰＵＩ　２の内部構造の詳細についてはＮ　Ｉｎｔｅｌ　Ｃｏｒｐｏｒａｔｉｏｎが発行番号２４０３３２として出版したｒ３８Ｂ”　ＳＸ　ＭｉｃｒｏｐｒｏｃｅｓｓｏｒＨａｒｄｗａｒｅ　Ｒｅｆｅｒｅｎｃｅ　ＭａｎｕａｌＪ及びその関連出版物を＃照のこと。

ＧＥＮＩＯは複数の並列ボート２２と、デュアル直列ボー）２４ａ、２４ｂと、リアルタイムクロックｖｔｆｆｉ２６と、デュアルプログラム可能割込み制御装［１２８ａ、２８ｂと、デュアルプログラム可能タイマー３０ａ、３０ｂと、デュアルＤＭＡ制御装ｆ１３２ａ、３２ｂと、メモリマツパ３４とを含む単一チップ入出力装置である。

ＧＥＮＶＧＡは、ＶＧＡＩＫ形ＭＩＩＨ！！！　３６　ｋ、どｆｔ）Ｔ−’）制御装置３８と、フラットパネル表示装置に封するインタフェース４０とを含む単一チップ図形インタフェースである。

プロセッサ装置の全ては互いに通信すると共に、ＩＳＡバス４２を介して他のシステム構成要素（拡張スロフト、キーボード制ａｌｌ装置、ディスク制御装置など）と通信する。

システム１０の３つの主要な構成要素の外にはシステムメモリ４４と、オプンロンのキャッシュメモリ４６と、オプシ璽ンのビデオメモリ４８とがある。オプンロンのＰＡＬ／ＤＡＣ装置１５０は従来のＶＧＡモニタとの間のビデオインタフェースを構成する。

クロック発生器の具体化図２〜図５には、本発明によるクロック発生器回路の概略線図を示す。まず、図２を参照して説明すると、入力信号ＥＦＩＰＨ１及びＥＦＩＰＨ２は、ＣＰＵＩ２に印加されるマスタークロブタ人力信号からそれぞれ取り出される重複しない位相ｌのマスタークロック信号と、位相２のマスタークロック信号である。入力信号ＥＱＣＰＵＳＹＮは、位相ｌのマスタークロック信号の１サイクルに等しい持続時間を有する正に向かうパルスである。この入力信号は全てのＣＰｔＪクロックｆｓ号をマスタークロックと同期させると共に、クロック周波数遷移中にＣＰＵクロック信号を再初期設定する。信号ＥＱＣＰＵＳＹＮはＤ形フリップフロップ＋０２の入力端子に印加される。。フリップフロップ１０２は人力ＥＦＩＰＨ２によりクロックされ、ＡＮＤゲート１０６へＱ出力を供給する。ＡＮＤゲート１０６は人力として信号ＥＦＩＰＨ１も受信し、ＯＲゲート１０８へ出力を供給入力信号ＥＱＣＰＵＳＴＰは全てのＣＰｔＪクロフク信号を停止するための指令信号である。この人力信号は位相１のマスタークロック信号ＥＦＩＰＨ１と同期される。人力信号ＥＱＣＰＵＳＴＰはＤ型フリフプフロップ１０４の入力端子に印加される。このフリツプフロツプも信号ＥＦＩＰＨ２によりクロックされる。

フリップフロップ１０４のＱ出力はＯＲゲート＋０８に第２の人力として印加される。ＯＲゲート１０８の出力である信号ＥＱＳＥＴは、以下にさらに説明するように、ＣＰＵクロック信号の全てを同期させるためにマスタークロックと同期する正に向かうパルスである。

人力信号ＥＱＣＤｒＶＣＯコ及びＥＱＣＤＩＶＥＩコは、本発明のクロック分割器回路が発生する様々なＣＰＵクロック信号の中の！つを選択するｆＲ波数選択信号である。それらの人力信号の０ずれについても、その状態の変化にはＥＱＣＰＵＳＹＮパルスが付Ｍして１．）る。入力ＥＱＣＤＩＶ　［０］　は、信号ＥＦＩＰＨ２によりクロックされるＤ形フリップフロップ１１４の入力端子に印加される。

フリップフロップ１】４のＱ出力は、信号ＥＦＩＰＨ１によりクロックされるＤ形フリフプフロブプ１１６の入力端子に印加される。フリップフロ、プ１１６のＱ出力である信号ＥＱＣＰＵＤ　［０］は、信号εＱＳＥＴを発生させるときの遅延を補正するために、人力ＥＱＣＤ　ＩＶ　［０］に対して遅延している。同様に、信号ＥＱＣＰＵＤ　［１コを発生スルタメニ、入力信号ＥｑＣＤＩＶ［ｔ］はＤ形フリフプフロフプ＋１０及び１１２を介して遅延する。

次に図３を参照すると、本発明のクロック分割器回路が示されて（する。この回路は、基本的には位相１の全てのクロック出力をローにさせ且つ位相２の全てのクロック出力をハイにさせるために、セット人力によって相補位相クロック信号を発生するカウンタ回路である。信号ＥＱＳＥＴはＯＲゲート１１８の入力端子に印加される。ＯＲゲート１１８の第２の人力はマスター／スレープフリップフロフブ！２４の出力端子から印加される。ＯＲゲート１１８の出力はフリツブフロップ］２０の入力端子に印加される。フリ７プフロツプ１２（ｌび１２４のゲート人力端子は、ＣＰＵ１２に対するマスタークロックである人力信号ＥＪＥＦ ■に結合している。ＯＲゲー）１１８の出力はインバータ１２２にも印加され、インバータ１２２の出力はフリツプフロツプ１２４の入力端子に印加される。従って、フリップフロップ＋２０及び１２４の出力である信号ＥＱＩＸＰＨ２及びＥＱＩＸＰＨＩは、それぞれ人力ＥＪＥＦ　ｌの周波数の二分の−の周波数を有し、且つ互いに位相が１８０度ずれている相補位相クロック信号から構成される。

信号ＥＱＩ　ＸＰＨ２は排他的ＯＲゲート１２６の入力端子に印加され、ＸＯＲゲート＋２６の他方の入力はフリップフロップ１３０の出力端子からのフィードバックとして供給される。ＸＯＲゲート＋２６の出力はＯＲゲート１２８の入力端子に印加され、ＯＲゲート＋２８の他方の人力は人力信号ＥＱＳＥＴにより供給される。ＯＲゲート１２８の出力は、人力ＥＪＥＦＩによりゲートされるフリップフロップ１３０の入力端子に印加されて、信号ＥＱＩＸＰＨ２の周波数の二分の−１そして、ＥＪＥＦ［の周波数の四分の−の周波数を有する位相クロック信号である出力信号ＥＱ２ＸＰＨ２を発生する。相補位相クロック信号ＥＱ２ＸＰＨＩは、ＯＲゲート１２８の出力端子からインバータ１３２を介して人力を受信するフリップフロップ＋３４の出力端子で発生する。

信号ＥＱＩＸＰＨ２及びＥＱ２ＸＰＨ２はＡＮＤゲート１３６に入力として印加され、ＡＮＤゲート１３６の出力は排他的ＯＲゲート１３８に入力として印加される。ＸＯＲゲート＋３８の他方の人力はフリップフロップ＋４２の出力端子からフィードバックされる。ＸＯＲゲート１３８の出力は、入力として信号ＥＱＳＥＴをも受信するＯＲゲート＋４０に入力として印加される。ＯＲゲート１４０の出力は信号ＥＪＥＦＩによりゲートされるフリップフロップ１４２の入力端子に印加されて、ＥＱ２ＸＰＨ２の周波数の二分の−１すなわち、ＥＪＥＦｒの四分の−の周波数の出力位相クロック信号ＥＱ４ＸＰＨ２を発生する。相補位相クロック信ｑＥＱ４ｘｐＨｘは、ＯＲゲート＋４０の出力端子からインバータ１４４を介して人力を受信するフリップフロップ１４６の出方端子で発生する。

信号ＥＱＩＸＰＨ２、ＥＱ２ＸＰＨ２及びＥＱ４ＸＰＨ２はＡＮＤゲート１４８に入力として印加される。先に説明した回路の段と同じように、ＡＮＤゲート１４８の出力は排他的ＯＲゲート１５ｏに印加され、このゲート１５０の出力はＯＲゲート＋５２に印加される。ＯＲゲート＋５２の出力は、ＥＪＥＦｒによりゲートされるフリップフロップ１５４の入力端子に印加されて、ＥＪＥＦＩの周波数のへ分の−の周波数の出力クロック信号ＥＱ８ＸＰＨ２を発生する。相補位相クロック信号ＥＱ８ＸＰＨｌは、ＯＲゲート１５２がらインバータ１５６を介して入力を受信するフリップフロップ１５８の出力端子で発生する。

このように、図３に示す回路はマスタークロツタ信号ＥＪＥＦＩの何分の−かの周波数をもつ複数対の相補位相クロック信号を発生する。

次に図４をＳ照して説明すると、位相ｌのクロック信号ＥＱＩＸＰＨＩ、ＥＱ２ＸＰＨ１，ＥＱ４ＸＰＨＩ及びＥＱ８ＸＰＨ１はマルチプレクサＩ６０の入力端子に印加される。同様に、位相２のクロック信号ＥＱＩＸＰＦ（２、ＥＱ２ＸＰＨ２、ＥＱ４ＸＰＨ２及びＥＱ８ＸＰＨ２はマルチプレクサ１６２の入力端子ニ印加される。マルチプレクサ１８０及び１６２のセレクト線はフリップフロップ１８４及び１６６の出力により駆動される。これらのフリップフロップは入力として信号ＥＱＣＰＵＤ　［０１と、信号ＥＱＣＰＵＤ　［１］をそれぞれ受信し、マスタークロツタ信号ＥＪＥＦＩによりゲートされる。ゲート１６８及び１７０を介してそれぞれ緩衝されるマルチプレクサ＋６０及び１６２の出力はＣＰＵ位相！クロブクブタＰＨＩＯと、ＣＰＵ位相２クロブク信号ＰＨ２０である。これらの信号は、ＣＰＵに供給されるときの相補位相クロック信号が重複しないことを保証するバック１（ｒＩＩＪ示せず）に印加される。

信号ＥＱＣＰＵＳＹＮはクロック信号の変化が指令されるたびに常に現れ、それにより、クロック分割器回路の全ての位相エクロブタ出力をローにさせると共に、全ての位相２クロフク出力をハイにさせるので、ＰＨＩＯとＰＨ２０７７１［補位相クロック信号の周波数遷移は、従来の可変周波数クロック発生器の障害となっていたグリッチを伴わずに起こる。マルチプレクサ１６０及び１６２の出力は全ての人力が同じ状態であるとき、すなわち、マルチプレクサ１６０に対する全ての人力がロー状態であり且つマルチプレクサ１Ｂ２に対する全ての入力がハイ状態であるときに選択される。

ＣＰＵ位相クロフク信号ＰＨＩＯ及びＰＨ２０をＥＦ１位相マスタークロック信号ＥＦＩＰＨ１及びＥＦＴＰＨ２と同期させるために、要求されるのは１つのＥＦＩ位相ｌクロフク周期にわたり入力信号ＥＱＣＰＵＳＹＮをパルス化することだけであるのは認められる。ＣＰＵ１０位相クロックを停止するときには、まず、ＣＰＵ位ＷＪ’）ロブ９速度ｅＥＦＩ／４１．：設定す６　（ＥＱＣＤ　ＩＶ　［１］　＝ロー且つＥＱＣＤ　ＩＶ　［０］　＝ハイ）。次に、１つのＥＦ１位相１クロツタ周期にわたり信号ＥＱＣＰＵＳＹＮをパルス化し、入力信号ＥＱＣＰＵＳＴＯを活動状態に保持する。そこで、全ての位相ｌクロック信号はローに保持され、全ての位桁２クロック信号はハイに保持される。ＣＰＵ位相クロックはＥＱＣＰＵＳＴＰ信号を除去し、クロツタ速度選択信号ＥＱＣＤＩＶ　［０１及びＥＱＣＤ［ＶＣ１］を所望の値に戻し、１つのＥＦｒ位相ｌクロフクＥＱＣＰＵＳＹＮパルスを印加することにより再開される。

図５は、全周波数ＣＰＵクロック信号を示す。先に図２〜図４に関連して説明したように発生されるＣＰＵ位相クロック信号が全周波数クロックの周波数の二分の−であることを理解すべきである。ＣＰＵ１０位相クロックに対応する全周波数クロック信号は診断を目的とするときには不可欠である。全周波数クロック信号は、ＣＰＵ位相クロック信号を発生するために使用する方式に類似する方式で発生される。

図５を参照して説明すると、入力信号ＥＱＣＰＵＳＴＰ２は先に説明した入力信号ＥＱＣＰＵＳＴＰに対応するが、ＥＱＣＰＵＳＴＰに関して人カクロブタ信号ＥＦＮ’Ｈ２だけ遅延している。同様に、入力信号ＥＱＣＰＵＳＹＮ２は人力信号ＥＱＣＰＵＳＹＮに対応するが、ＥＱＣＰＵＳＹＮに関して入力信号ＥＦＩＰＨ２だけ遅延している。人力信号ＥＦＩＦ’ＨＩＯは先に説明した入力信号ＥＦＩＰＨ１の早期出力バージ「ンである。信号ＥＦＩＰＨＩＯ１ＰＨ２０（位相クロック分割器回路のバッファ１７０から）及びＥＱＣＰＵＳＹＮ２はＡＮＤゲート１７２の入力端子に印加される。ＡＮＤゲー）１７２の出力は、人力信号ＥＱＣＰＵＳＴＰ２及ＣＦＥＪ　ＥＦ　ｒと共に、ＯＲゲート１７４に入力として印加される。ＯＲゲート＋７４の出力である信号ＥＱＣＥＦＩは、通常、全周波数クロック信号ＥＪＥＦｒであるが、クロック周波数の切替えが指令されるときには、同期パルスによりハイ状態に維持される。

入力ＥＱＣＰＵＳＹＮ２はインバータ１７６に印加され、インバータ１７６の出力はフリップフロップ＋７８の入力端子に印加される。遅延同期信号ＥＱＣＰＵＳＹＮ２Ｂを供給するためにフリップフロップ＋７８は信号ＥＪＥＦＩによりゲートされる。この信号はＮＡＮＤゲート１８０、＋８４及び１８８のそれぞれに人力として印加される。これらのゲートは、それぞれインバータＩ７６の出力をも人力として受信する。ｒＩＩＪ３のクロック分割器回路からの信号ＥＱＩＸＤ％ＥＱ２ＸＤ及びＥＱ４ＸＤ＋ｔＮＡＮＤゲー）１８０．１８４及び１８８に人力トシてそれぞれ印加される。これらのゲートの出力は、それぞれ人力信号ＥＪＥＦＩによりゲートされるフリップフロップ＋８２．１８Ｂ及び１９０にそれぞれ印加される。信号ＥＱＣＥＦ　ｌと、フリ７プフロブプ１８２．１８６及び１９０の出力とはマルチプレクサ１９２の入力端子に印加される。それら４つの信号は、図４に示すようにマルチプレクサ１６０及び１９２に入力として印加される位相クロック信号に対応する全周波数クロック信号であることが認められるであろう。

図２に示す制御インタフェース回路からの周波数選択信号ＥＱＣＰＵＤ　［０］及びＥＱＣＰＵＤ　［１］はＡＮＤゲート２００及び１９Ｂにそれぞれ印加される。それらのゲートのそれぞれはインバータ１７６の出力をも人力として受信する。ＡＮＤゲート１９６及び２００の圧力は、共に人力信号ＥＪＥＦｒによりゲートされるフリップフロップ１９８及び２０２にそれぞれ印加される。フリップフロップ１９８及び２０２の出力は、後になってバック１１９４に印加される適切な全周波数クロック信号を選択するために、マルチプレクサ１９２の行選択入力端子に印加される。バック１】９４の出力である信号ＥＱＣＬＫ２は、本発明でなければ従来の３８６Ｔ″″ＳＸプロセツサにおいてＣＰＵ位相クロック信号ＰＨ１０及びＰＨ２０を取り出す元になると考えられるマスタークロツタ信号と機能の上では等価の全周波数クロック信号である。

図６は、位相クロック周波数を１分割から２分割へ、２分割から４分割へ、４分割から停止クロックモードへと切換え、そして、停止から１分割に戻るときの本発明の動作を示すタイミング図を提示する。全ての位相クロック信号はそれぞれのＩｌ！波数遷移に先立ってＥＱＣＰＵＳＹＮパルスにより再始動され、それにより、信号ＰＨＩＯ及びＰＨ２０が遷移ごとに短いサイクル「グリッチ」を起こさないように保証するということを特に認めるべきである。

開示の精神又は本質的特徴から逸脱せずに、以上説明した発明を他の特定の形態でも実施しうることは認識されるであろう。従って、本発明は以上例示した詳細により限定されるばかりではなく、添付の請求の範囲によって規定されるべきであることがわかる。

国際調査報告フロントページの続き（８１）指定国　ＥＰ（ＡＴ、ＢＥ、ＣＨ，ＤＥ。

ＤＫ、　ＥＳ、　ＦＲ，ＧＢ、　ＧＲ，ＩＴ、　ＬＵ、　ＮＬ、　ＳＥ）、０Ａ（ＢＦ、ＢＪ、ＣＦ、ＣＧ、ＣＩ、ＣＭ、ＧＡ、ＧＮ、ＭＬ、ＭＲ，ＳＮ、ＴＤ、ＴＧ）、ＡＴ、ＡＵ、　ＢＢ、　ＢＧ、　ＢＲ，ＣＡ、　ＣＨ，ＤＥ、　ＤＫ、　ＥＳ。

Ｆｌ、ＧＢ、ＨＵ、ＪＰ、ＫＰ、ＫＲ，ＬＫ、ＬＵ、ＭＣ，ＭＧ、　ＭＷ、　ＮＬ、　Ｎｏ、ＰＬ、　ＲＯ，ＳＤ、　ＳＥ、５Ｕ（７２）発明者　ミトラ、サンダリアメリカ合衆国　９５０３５　カリフォルニア州・ミルビタス・フラム　コート・７７６

Claims

【特許請求の範囲】１．マイクロプロセッサに周期性をもつＣＰＵクロック信号を複数の周波数の中の１つの選択できる周波数で供給すると共に、前記複数の周波数のいずれかからいずれかへ動的に切替える装置において、ａ）クロックセット信号を発生する制御インタフェース手段と；ｂ）前記制御インタフェース手段に動作の上で結合し、前記複数の周波数で複数のクロック信号を発生するクロック分割器手段であって、前記クロックセット信号を受信し且つ前記複数のクロック信号の全てを共通の位相によって再始動する手段を含むクロック分割器手段と；ｃ）前記クロック分割器手段に動作の上で結合し、前記ＣＰＵクロック信号のいずれのサイクルも、前記複数の周波数の中で最高の周波数のサイクル持続時間と少なくとも等しい持続時間を有するように、前記ＣＰＵクロック信号として前記複数のクロック信号の中の１つをその前記再始動のときに選択するマルチプレクサ手段とを具備する装置。２．前記制御インタフェース手段は、クロック停止信号を受信し且つ前記クロックセット信号を前記ＣＰＵクロック信号を停止させる論理状態に保持させるクロック抑止手段を含む請求項１記載の装置。３．前記ＣＰＵクロック信号の周波数の２倍に等しい周波数を有する全周波数クロック信号を供給する全周波数クロック発生手段をさらに具備する請求項１記載の装置。４．前記周期性をもつＣＰＵクロック信号は一対の相補ＣＰＵクロック信号の一方である請求項１記載の装置。５．マイクロプロセッサに周期性をもつＣＰＵクロック信号を複数の周波数の中の１つの選択できる周波数で供給すると共に、前記ＣＰＵクロック信号のどのサイクルも、前記複数の周波数の中の最高の周波数のサイクル持続時間と少なくとも等しい持続時間を有するように、前記複数の周波数のいずれかからいずれかへ動的に切替える装置において、ａ）第１の周波数を有する第１の入力クロック信号と、前記第１の周波数を有するが、前記第１の入力クロック信号とは逆の位相の第２の入力クロック信号と、周波数選択信号と、クロック同期信号とを受信する制御インタフェース手段であって、遅延周波数選択信号を供給する遅延手段を含み、前記クロック同期信号の受信に応答して、前記第１の入力クロック信号と同期してクロックセット信号を供給する論理手段をさらに含む制御インタフェース手段と；ｂ）マスタークロック信号を受信し且つ前記複数の周波数で前記マスタークロック信号と同期する複数のクロック信号を供給するクロック分割器手段であって、前記クロックセット信号を受信し且つ前記複数のクロック信号の全てを共通の位相によって再始動する論理手段を含むクロック分割器手段と；ｃ）前記複数のクロック信号及び前記遅延周波数選択信号を受信する位相発生器手段であって、前記遅延周波数選択信号に応答して前記複数のクロック信号の中の１つを選択するマルチプレクサ手段を含む位相発生器手段とを具備する装置６．前記複数の周波数のそれぞれは前記マスタークロック信号の周波数の何分の一かである請求項５記載の装置。７．前記制御インタフェース手段は、クロック停止信号を受信し且つ前記クロックセット信号を前記ＣＰＵクロック信号を停止させる論理状態に保持させるクロック抑止手段を含む請求項５記載の装置。８．前記ＣＰＵクロック信号の周波数の２倍に等しい周波数を有する全周波数クロック信号を供給する全周波数クロック発生手段をさらに具備する請求項５記載の装置。９．前記周期性をもつＣＰＵクロック信号は一対の相補ＣＰＵクロック信号の一方である請求項５記載の装置。１０．マイクロプロセッサに周期性をもつＣＰＵクロック信号を複数の周波数の中の１つの選択可能な周波数で供給すると共に、前記複数の周波数のいずれかからいずれかへ動的に切替える方法において、ａ）クロックセット信号を発生する過程と；ｂ）複数のクロック信号を前記複数の周波数で発生する過程と；ｃ）前記クロックセット信号の発生時に、前記複数のクロック信号の全てを共通の位相によって再始動する過程と；ｄ）前記ＣＰＵクロック信号のどのサイクルも、前記複数の周波数の中の最高の周波数のサイクル持続時間と少なくとも等しい持続時間を有するように、前記ＣＰＵクロック信号として前記複数のクロック信号の中の１つをその前記再始動時に選択する過程とから成る方法。１１．前記周期性をもつＣＰＵクロック信号は１対の相補ＣＰＵクロック信号の一方である請求項１０記載の方法。