JPS6320517A - システムクロックストレッチ回路 - Google Patents
システムクロックストレッチ回路Info
- Publication number
- JPS6320517A JPS6320517A JP61165412A JP16541286A JPS6320517A JP S6320517 A JPS6320517 A JP S6320517A JP 61165412 A JP61165412 A JP 61165412A JP 16541286 A JP16541286 A JP 16541286A JP S6320517 A JPS6320517 A JP S6320517A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- system clock
- clock
- stretch
- Prior art date
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- Granted
Links
- 230000003111 delayed effect Effects 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 3
- 239000013078 crystal Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000000872 buffer Substances 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000001007 puffing effect Effects 0.000 description 1
Classifications
-
- F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
- F02—COMBUSTION ENGINES; HOT-GAS OR COMBUSTION-PRODUCT ENGINE PLANTS
- F02B—INTERNAL-COMBUSTION PISTON ENGINES; COMBUSTION ENGINES IN GENERAL
- F02B75/00—Other engines
- F02B75/02—Engines characterised by their cycles, e.g. six-stroke
- F02B2075/022—Engines characterised by their cycles, e.g. six-stroke having less than six strokes per cycle
- F02B2075/027—Engines characterised by their cycles, e.g. six-stroke having less than six strokes per cycle four
Landscapes
- Microcomputers (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
この発明は、システムクロックストレッチ回路をデータ
処理装置にもうけておき、処理実行中に、通知されたシ
ステムクロック遅延信号に基づいて、システムクロック
を伸張することにより、低速デバイスのアクセス時など
にシステムクロックの周期を伸張するようにしている。
処理装置にもうけておき、処理実行中に、通知されたシ
ステムクロック遅延信号に基づいて、システムクロック
を伸張することにより、低速デバイスのアクセス時など
にシステムクロックの周期を伸張するようにしている。
本発明は、マイクロプロセッサなどに供給するシステム
クロックを伸張し得るよう構成したシステムクロフクス
トレッチ回路に関するものである。
クロックを伸張し得るよう構成したシステムクロフクス
トレッチ回路に関するものである。
−ｉに、マイクロプロセッサなどを用いたシステムに対
して、アクセスタイムの遅いデバイスやメモリを接続す
る場合、ある種のマイクロプロセッサは、低速で使用す
るための信号を入力する端子が付いており、当該端子に
所定の信号を入力することによって動作させ得る。しか
し、このような端子が付いていないものに対しては、例
えば第４図に示すような回路を用いてアクセスタイムの
遅いデバイスなどに適合した遅い周期を持つシステムク
ロックを生成してマイクロプロセッサに供給していた。
して、アクセスタイムの遅いデバイスやメモリを接続す
る場合、ある種のマイクロプロセッサは、低速で使用す
るための信号を入力する端子が付いており、当該端子に
所定の信号を入力することによって動作させ得る。しか
し、このような端子が付いていないものに対しては、例
えば第４図に示すような回路を用いてアクセスタイムの
遅いデバイスなどに適合した遅い周期を持つシステムク
ロックを生成してマイクロプロセッサに供給していた。
以下第４図図示回路を説明する。
第４図において、発振器１１によって発振されたクロッ
クは位相変更回路１３．１４に供給され、所定位相例え
ば１／４クロックサイクル分だけ位相の遅れた２種のシ
ステムクロックＣＬＫＱおよびＣＬＫＥが発生され、出
力されていた。この際、システムに接続した最も遅いデ
バイスに適合するようなシステムクロックを発生させる
ための定数を予め設定したストレッチ時間作成用回路１
６からの指示に基づいて、ストレッチ回路Ｉｓ、１２が
所定クロック分だけ伸張したシステムクロックＣＬＫＱ
およびＣＬＫＥを生成して出力するように制御していた
。
クは位相変更回路１３．１４に供給され、所定位相例え
ば１／４クロックサイクル分だけ位相の遅れた２種のシ
ステムクロックＣＬＫＱおよびＣＬＫＥが発生され、出
力されていた。この際、システムに接続した最も遅いデ
バイスに適合するようなシステムクロックを発生させる
ための定数を予め設定したストレッチ時間作成用回路１
６からの指示に基づいて、ストレッチ回路Ｉｓ、１２が
所定クロック分だけ伸張したシステムクロックＣＬＫＱ
およびＣＬＫＥを生成して出力するように制御していた
。
従来の第４図に示すように回路は、マイクロプロセッサ
を用いたシステムに接続された最も遅いデバイスに適合
するようなシステムクロックＣＬＫＱおよびＣＬＫＥの
周期を固定的に発生するように設定していたため、一部
にアクセスタイムの遅いデバイスがあると全体としての
システムクロックの周期を遅くしなければならず、スル
ープットが小さくなってしまうという問題点があった。
を用いたシステムに接続された最も遅いデバイスに適合
するようなシステムクロックＣＬＫＱおよびＣＬＫＥの
周期を固定的に発生するように設定していたため、一部
にアクセスタイムの遅いデバイスがあると全体としての
システムクロックの周期を遅くしなければならず、スル
ープットが小さくなってしまうという問題点があった。
また、システム毎に人手によってシステムクロックの周
期を遅くするか否かなどを設定しなければならないとい
う問題点があった。
期を遅くするか否かなどを設定しなければならないとい
う問題点があった。
Ｃ問題点を解決するための手段〕
本発明は、前記問題点を解決するために、データ処理装
置内に、分周された信号に同期した態様で反転信号を生
成するストレッチ回路をもうけ、処理実行中に通知され
たシステムクロック遅延信号にｌづいて、周期を遅延さ
せて、システムクロックを伸張するようにしている。
置内に、分周された信号に同期した態様で反転信号を生
成するストレッチ回路をもうけ、処理実行中に通知され
たシステムクロック遅延信号にｌづいて、周期を遅延さ
せて、システムクロックを伸張するようにしている。
第１図は本発明の原理構成図を示す。図中、発振器１は
、水晶などを用いてクロックを発振させるものである。
、水晶などを用いてクロックを発振させるものである。
１／２分周回路２は、５０％デユーティを得るために発
振器１によって発振されたクロックを分周するものであ
る。
振器１によって発振されたクロックを分周するものであ
る。
メモリアクセス信号／ソフト設定信号回路３は、システ
ムクロックを遅延させるべきメモリなどがアクセスされ
た場合に、ハード的あるいはソフト的に通知された入力
信号Ｃ（システムクロック遅延信号）を保持するもので
ある。
ムクロックを遅延させるべきメモリなどがアクセスされ
た場合に、ハード的あるいはソフト的に通知された入力
信号Ｃ（システムクロック遅延信号）を保持するもので
ある。
ストレッチ回路４は、メモリアクセス信号／ソフト設定
信号回路３からの指示に対応した信号を発生させるもの
である。
信号回路３からの指示に対応した信号を発生させるもの
である。
クロック位相変更回路５−１．５−２は、位相例えば１
／４サイクル分の位相の異なうな２種のシステムクロッ
クＣＬＫＱおよびＣＬＫＥを発生させるものである。
／４サイクル分の位相の異なうな２種のシステムクロッ
クＣＬＫＱおよびＣＬＫＥを発生させるものである。
第１図に示す構成を採用し、入力信号Ｃをメモリアクセ
ス１８号／ソフト設定信号回路３に入力すると、当該メ
モリアクセス信号／ソフト設定信号回路３は、ストレッ
チ回路４を制御してこの入力信号Ｃが入力されている間
、所定クロック数だけ遅延させた信号を生成させる。こ
の所定クロック数だけ遅延された周期の長い信号は、ク
ロック位相変更回路５−１．５−２によって所定位相例
えば１／４サイクル分だけ位相の異なるシステムクロッ
クＣＬＫＱおよびＣＬＫＥが発生される。
ス１８号／ソフト設定信号回路３に入力すると、当該メ
モリアクセス信号／ソフト設定信号回路３は、ストレッ
チ回路４を制御してこの入力信号Ｃが入力されている間
、所定クロック数だけ遅延させた信号を生成させる。こ
の所定クロック数だけ遅延された周期の長い信号は、ク
ロック位相変更回路５−１．５−２によって所定位相例
えば１／４サイクル分だけ位相の異なるシステムクロッ
クＣＬＫＱおよびＣＬＫＥが発生される。
次に、第２図および第３図を用いて本発明の１実５缶例
構成および動作を詳細に説明する。
構成および動作を詳細に説明する。
第２図において、発振器１は水晶などを用いてクロック
を発振するもの、ＦＦ２−１はクロックを１／２分周し
て５０９Ａデユーテイの信号を生成するフリップフロッ
プ、ＦＦ３−１はストレッチ回路を構成するフリップフ
ロップ、ＦＦ４−１はストレッチする／しないの判定を
行うフリップフロップ、ＦＦ５−３およびＦＦ５−４は
クロック位相変更回路を構成するフリップフロップを表
す。
を発振するもの、ＦＦ２−１はクロックを１／２分周し
て５０９Ａデユーテイの信号を生成するフリップフロッ
プ、ＦＦ３−１はストレッチ回路を構成するフリップフ
ロップ、ＦＦ４−１はストレッチする／しないの判定を
行うフリップフロップ、ＦＦ５−３およびＦＦ５−４は
クロック位相変更回路を構成するフリップフロップを表
す。
次に、第３図に示すタイムチャートを用いて第２図図示
構成の動作を説明する。
構成の動作を説明する。
第３図図中■は、発振器１によって発生されたクロック
の信号波形を示す。
の信号波形を示す。
図中■は、クロック■をＦＦ２−１によって分周した信
号波形を示す。発振器１とＦＦ２−１との間、およびＦ
Ｆ２−１の出力端に接続されたバッファは、信号を夫々
パフファリングするものである。
号波形を示す。発振器１とＦＦ２−１との間、およびＦ
Ｆ２−１の出力端に接続されたバッファは、信号を夫々
パフファリングするものである。
図中■および■は、第２図図中ＦＦ５−３の出力端Ｑお
よびＦＦ５−４の出力端Ｑから夫々出力されるシステム
クロックＣＬＫＱおよびＣＬＫＥである。信号■（シス
テムクロックＣＬＫＱ）は、信号■（システムクロック
ＣＬ Ｋ Ｅ）よりも１／４クロック分だけ位相が進ん
でいる。これは、マイクロプロセッサ例えばＭＣ６８０
９Ｈに供給する２相のシステムクロックに対応するもの
である。
よびＦＦ５−４の出力端Ｑから夫々出力されるシステム
クロックＣＬＫＱおよびＣＬＫＥである。信号■（シス
テムクロックＣＬＫＱ）は、信号■（システムクロック
ＣＬ Ｋ Ｅ）よりも１／４クロック分だけ位相が進ん
でいる。これは、マイクロプロセッサ例えばＭＣ６８０
９Ｈに供給する２相のシステムクロックに対応するもの
である。
信号■および■のタイムチャート中の実線部分は、第２
図図中ＦＦ３号◎としてＬレベルを供給した場合（シス
テムクロックの遅延を行わない場合）のタイムチャート
を示す、この場合には、第２図図中ＦＦ３−１の出力端
から第２図図示のようにＨレベルの信号がＦＦ４−１の
入力端Ｊに供給されるため、システムクロックＣＬＫＱ
およびＣＬＫＥの周期の遅延が行われることなく、第３
図図中実線を用いて表すような信号が生成されるもので
ある。
図図中ＦＦ３号◎としてＬレベルを供給した場合（シス
テムクロックの遅延を行わない場合）のタイムチャート
を示す、この場合には、第２図図中ＦＦ３−１の出力端
から第２図図示のようにＨレベルの信号がＦＦ４−１の
入力端Ｊに供給されるため、システムクロックＣＬＫＱ
およびＣＬＫＥの周期の遅延が行われることなく、第３
図図中実線を用いて表すような信号が生成されるもので
ある。
一方、入力信号◎としてＨレベルをＦＦ３−１に供給し
た場合（システムクロックの遅延を行う場合）には、Ｆ
Ｆ３−１が信号■によって反転する信号をＦＦ４−１の
入力端子Ｊに供給するため、システムクロックＣＬＫＱ
およびＣＬＫＥの周期が第３図回中■および［Ｆ］のタ
イムチャート中の斜線を施した部分のように延長される
。これにより、アクセスタイムの遅いデバイスに対して
も対応する制御を行うことができる。
た場合（システムクロックの遅延を行う場合）には、Ｆ
Ｆ３−１が信号■によって反転する信号をＦＦ４−１の
入力端子Ｊに供給するため、システムクロックＣＬＫＱ
およびＣＬＫＥの周期が第３図回中■および［Ｆ］のタ
イムチャート中の斜線を施した部分のように延長される
。これにより、アクセスタイムの遅いデバイスに対して
も対応する制御を行うことができる。
尚、システムクロックＣＬＫＱおよびＣＬＫＥを遅延さ
せる入力信号■（システムクロンク遅延信号）は、アク
セスタイムの遅いデバイスがアクセスされた時にハード
的に検出して通知するようにすればよい、また、アクセ
スタイムの遅いメモリが専有するアドレス例えば１００
０番地から９０００番地までのいずれかのアドレスがア
クセスされた場合に、ソフト的にこれを検出して通知す
るようにしてもよい。
せる入力信号■（システムクロンク遅延信号）は、アク
セスタイムの遅いデバイスがアクセスされた時にハード
的に検出して通知するようにすればよい、また、アクセ
スタイムの遅いメモリが専有するアドレス例えば１００
０番地から９０００番地までのいずれかのアドレスがア
クセスされた場合に、ソフト的にこれを検出して通知す
るようにしてもよい。
（発明の効果〕
以上説明したように、本発明によれば、処理実行中に、
システムクロックを伸張する構成を採用しているため、
システムに接続されたアクセスタイムの遅いデバイスが
アクセスされた場合にのみシステムクロックの周期を遅
延させることが可能となり、システム全体のスループッ
トを向上させることができる。
システムクロックを伸張する構成を採用しているため、
システムに接続されたアクセスタイムの遅いデバイスが
アクセスされた場合にのみシステムクロックの周期を遅
延させることが可能となり、システム全体のスループッ
トを向上させることができる。
第１図は本発明の原理構成図、第２図は本発明の１実施
例構成図、第３図は第２図図示構成のタイムチャート、
第４図は従来回路例を示す。 図中、ｌは発振器、２は１／２分周回路、２−１．３−
１．４−１．５−３．５−４はフリップフロップ（ＦＦ
）、３はメモリアクセス信号／ソフト設定信号回路、４
はストレッチ回路、５−１．５−２はクロック位相変更
回路を表す。
例構成図、第３図は第２図図示構成のタイムチャート、
第４図は従来回路例を示す。 図中、ｌは発振器、２は１／２分周回路、２−１．３−
１．４−１．５−３．５−４はフリップフロップ（ＦＦ
）、３はメモリアクセス信号／ソフト設定信号回路、４
はストレッチ回路、５−１．５−２はクロック位相変更
回路を表す。
Claims (1)
- 【特許請求の範囲】 システム内にアクセス・タイムの遅いデバイスを組み込
んで処理を行うデータ処理装置において、マイクロプロ
セッサに供給するシステムクロックを伸張し得るよう構
成したシステムクロックストレッチ回路をもうけ、 該システムクロックストレッチ回路は、 発振器（１）によって発振されたクロックを分周する分
周器（２）と、 この分周器（２）によって分周された信号に同期した態
様で反転信号を生成するストレッチ回路（４）と、この
ストレッチ回路（４）によって反転された反転信号の位
相を所定量シフトした２種のシステムクロックを生成す
るクロック位相変更回路（５）とを備え、 システムが処理を実行する間に、通知されたシステムク
ロック遅延信号に基づいて、上記ストレッチ回路（４）
によって反転される反転信号の周期を遅延させて上記ク
ロック位相変更回路（５）から出力される２種のシステ
ムクロックを伸張するよう構成したことを特徴とするシ
ステムクロックストレッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61165412A JPS6320517A (ja) | 1986-07-14 | 1986-07-14 | システムクロックストレッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61165412A JPS6320517A (ja) | 1986-07-14 | 1986-07-14 | システムクロックストレッチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6320517A true JPS6320517A (ja) | 1988-01-28 |
| JPH0434169B2 JPH0434169B2 (ja) | 1992-06-05 |
Family
ID=15811920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61165412A Granted JPS6320517A (ja) | 1986-07-14 | 1986-07-14 | システムクロックストレッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6320517A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0612007A2 (en) * | 1993-02-15 | 1994-08-24 | Kabushiki Kaisha TEC | Parallel interface and data transfer system for printer using said interface |
| EP0626631A1 (en) * | 1992-04-17 | 1994-11-30 | Cirrus Logic, Inc. | Clock generator |
-
1986
- 1986-07-14 JP JP61165412A patent/JPS6320517A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0626631A1 (en) * | 1992-04-17 | 1994-11-30 | Cirrus Logic, Inc. | Clock generator |
| EP0612007A2 (en) * | 1993-02-15 | 1994-08-24 | Kabushiki Kaisha TEC | Parallel interface and data transfer system for printer using said interface |
| EP0612007A3 (en) * | 1993-02-15 | 1994-10-12 | Tokyo Electric Co Ltd | Parallel interface and data transmission system for pushers with this interface. |
| US5630029A (en) * | 1993-02-15 | 1997-05-13 | Kabushiki Kaisha Tec | Data transfer system for transferring data from a data transmission apparatus to a data reception apparatus via a parallel interface, and data transfer system for printer using this data transfer system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0434169B2 (ja) | 1992-06-05 |
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