JPS61226838A - マイクロプログラム生成回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 コノ発明は、プログラムコントローラを用いてマイクロ
プログラムを発生させるマイクロプログラム生成回路に
関するもので、実質的に短いサイクルタイムでマイクロ
プログラムを発生させる構成に係わる。

〔発明の概要〕

この発明は、プログラムコントローラを用いてマイクロ
プログラムを発生させるマイクロプログラム生成回路に
おいて、プログラムコントローラを動かすプログラムコ
ントローラのサイクルタイムに対応した第１のクロック
の周期をＮ分割するＮ個の夫々位相の違う第２のクロッ
クを生成し、それらクロックのタイミングでもってプロ
グラムコントローラにより発生されるアドレスを夫々の
マイクロプログラムメモリに供給し、夫々のマイクロプ
ログラムメモリから読み出されたマイクロ命令を第２の
クロックの夫々のタイミングで順次出力させることによ
り、プログラムコントローラに供給される第１のクロッ
クのＮ倍の周波数でマイクロプログラムを発生できるよ
うにしたマイクロプログラム生成回路である。

〔従来の技術〕

マイクロプログラムによりバスなどをコントロールする
ディジタルプロセッサにおいては、マイクロプログラム
が格納されたメモリにアドレスを供給して、マイクロ命
令を読み出さなければならない。簡単な場合には、カウ
ンタが用いられてアドレスが供給されるが、条件付分岐
や繰り返しなどの複雑な過程を含んだ場合には、シーケ
ンサを使用したプログラムコントローラによりアドレス
が生成される。

〔発明が解決しようとする問題点〕

しかし、一般にプログラムコントローラのサイクルタイ
ムは、他のディジタルＩＣやフリップフロップなどのサ
イクルタイムに比べて長く、１００ｎｓｅｃ程度とされ
ている。このため、プログラムコントローラが支障とな
り、ディジタルプロセッサ全体のサイクルタイムが短縮
できない問題点があった。

従って、この発明の目的は、従来と同程度のサイクルタ
イムのプログラムコントローラを用いて、実質的にサイ
クルタイムを短くできるマイクロプログラム生成回路を
提供することにある。

〔問題点を解決するための手段〕

この発明は、プログラムコントローラ２と例えば２個の
マイクロプログラムメモリ６．７とを設け、 プログラムコントローラ２を動かす第１のクロックの周
期を２分割した周期を有する第２のクロックを発生する
手段４と、 プログラムコントローラ２からのアドレス出力が貯えら
れるレジスタ３．５と、 ２個のマイクロプログラムメモリ６．７の出力を上記第
２のクロックに同期して時分割的に出力する手段９．１
０と、 を備えたことを特徴とするマイクロプログラム生成回路
である。

〔作用〕

プログラムコントローラ２のサイクルタイムに対応した
周期の第１のクロックがプログラムコントローラ２に供
給され、プログラムコントローラ２において、アドレス
が順次発生され、そのアドレスがレジスタ３を介される
ことにより、第１のクロックのタイミングでマイクロプ
ログラムメモリ６に供給されると共に、レジスタ５を介
されることにより、第１のクロックに対して１／２周期
遅れた第２のクロックのタイミングでマイクロプログラ
ムメモリ７に供給される。マイクロプログラムメモリ６
．７の夫々において、アドレスにより発生された所定ビ
ット数のマイクロ命令がゲート回路９及び１０の夫々に
供給され、マイクロプログラムメモリ６のマイクロ命令
が第１−のクロックのタイミングで出力端子１１に出力
され、マイクロプログラムメモリ７のマイクロ命令が第
２のクロックのタイミングで出力端子１１に出力され、
第１のクロックの２倍の周波数でマイクロプログラムが
出力端子１１に発生される。

〔実施例〕

以下、この発明の一実施例を図面を参照して説明する。

第１図は、プログラムコントローラ２に供給されるクロ
ックの２倍の周波数でマイクロプログラムが発生される
一実施例の構成を示すものである。

第１図において、ｌで示す入力端子からプログラムコン
トローラ２のサイクルタイムに対応した１００　ｎ５ｅ
ｃ程度の例えば第２図Ａに示されるクロックＣＫＩがプ
ログラムコントローラ２に供給される。

プログラムコントローラ２において、クロックＣに１に
より順次アドレスが発生され、例えば１０ビツトデータ
のアドレスデータがレジス、り３に供給される。

レジスタ３には、入力端子１からクロックＣＫＩが供給
されており、このクロックの立ち上がりのタイミングで
アドレスデータが取り込まれ、その後１クロック周期の
期間、出力が保持される。レジスタ３の出力がレジスタ
５に供給されると共に、マイクロプログラムメモリ６及
びマイクロブログラムメモリ８に供給される。

レジスタ５には、入力端子１からのクロックＣＫ１がイ
ンバータ４を介されることにより第２図Ｃに示すように
クロックＣＫＩに対して１７２周期遅れた形のクロック
ＣＫ２が供給されている。このため、このクロックＣＫ
２の立ち上がりのタイミングでアドレスデータが取り込
まれ、その後１クロツタ周期の期間、出力が保持され、
マイクロプログラムメモリ７にアドレスデータが供給さ
れる。即ち、マイクロプログラムメモリ６に供給される
同一のアドレスデータに対して１／２周期遅れた形で、
アドレスデータがマイクロプログラムメモリ７に供給さ
れる。

マイクロプログラムメモリ６．７．８の夫々には、複数
のマイクロ命令により構成されたマイクロプログラムが
夫々格納されている。また、マイクロプログラムメモリ
８は、プログラムコントローラ２を制御するマイクロプ
ログラムを発生させるもので、例えば条件付分岐や繰り
返しのマイクロ命令が格納されている。

マイクロプログラム６から第２図Ｂに示すように、レジ
スタ３からのアドレスと対応するマイクロ命令が読み出
され、（ＬＡｏ、ＬＬ・・・・・・・）が発生され、こ
のマイクロ命令がゲート回路９に供給される。

マイクロプログラムメモリ７から第２図りに示すように
、レジスタ５からのアドレスと対応するマイクロ命令（
■っＡｏ、ＩｔＡ＋・・・・・・・）が読み出される。

第２図Ｂ及び第２図りから明らかなように、マイクロプ
ログラムメモリ６のマイクロ命令に対して１／２周期遅
れた形で各クロック毎にマイクロプログラムメモリ７の
マイクロ命令がゲート回路１０に供給される。

マイクロプログラムメモリ８において、マイクロプログ
ラムがレジスタ３からのアドレスにより読み出され、条
件付分岐や繰り返し等の制御用のマイクロ命令がプログ
ラムコントローラ２に供給される。

ゲート回路９及びゲート回路１０の夫々は、アウトプッ
トコントロール端子を有しており、このアウトプットコ
ントロール端子がローレベルとされると、出力が発生さ
れる。ゲート回路９のアウトプットコントロール端子に
は、入力端子１からクロックＣＫＩが供給されており、
クロックＣＫＩがローレベルとなる間、マイクロプログ
ラムメモリ６からのマイクロ命令が出力端子１１に出力
される。

また、ゲート回路１０のアウトプットコントロール端子
には、インバータ４の出力端子からクロックＣＫ２が供
給されており、クロックＣＫ２がローレベルとなる間、
マイクロプログラムメモリ７からのマイクロ命令が出力
端子１１に出力される。

即ち、出力端子１１には、第２ｍ８に示すように、入力
端子１からのクロックＣＫＩの２倍の周波数、即ちプロ
グラムコントローラ２のサイクルタイムの１／２周期毎
にマイクロ命令が出力される。

第３図は、プログラムコントローラ２に供給されるクロ
ックの３倍の周波数でマイクロプログラムを発生させる
ことができるこの発明の他の実施例の構成の一部を示す
。

第３図において、１で示す入力端子からプログラムコン
トローラのサイクルタイムの１／３の周期、即ち３倍の
周波数のクロックが１７３分周器２Ｉに供給され、一実
施例と同様にプログラムコントローラのサイクルタイム
に対応したクロックＣＫＩとされる。

図示せずも、このクロックＣＫＩがプログラムコントロ
ーラに供給されると共に、第１のレジスタに供給される
。プログラムコントローラにおいて、クロックＣＫＩの
タイミングで発生されたアドレスが第１のレジスタに供
給され、クロックＣＫＩのタイミングで１クロック周期
の期間保持され、第１のマイクロプログラムメモリ及び
プログラムコントローラを制御するマイクロプログラム
メモリに供給される。

また、第１のレジスタにより保持されたアドレスが第２
のレジスタを介して第２のマイクロプログラムメモリに
供給されると共に、第３のレジスタを介して第３のマイ
クロプログラムメモリに供給される。第１〜第３のマイ
クロプログラムメモリ及びプログラムコントローラ制御
用のマイクロプログラムメモリの夫々には、マイクロプ
ログラムが夫々格納されている。

第１のマイクロプログラムメモリから読み出されたマイ
クロ命令が第１のゲート回路に供給され、第２のマイク
ロプログラムメモリから読み出されたマイクロ命令が第
２のゲート回路に供給され、第３のマイクロプログラム
メモリから読み出されたマイクロ命令が第３のゲート回
路に供給される。

また、プログラムコントローラ制御用のマイクロプログ
ラムメモリから読み出されたマイクロ命令がプログラム
コントローラに供給される。

入力端子１からのクロックが、第３図に示すようにカウ
ンタ２２に供給される。カウンタ２２は、２ビツトカウ
ンタであり、上位ビット出力がインバータ２３を介して
カウンタ２２のクリア端子に戻される構成とされている
。クリア端子がローレベルとさると、次のクロックでカ
ウンタ２２の出力が「０」とされる。このため、インバ
ータ２３の出力は、入力端子ｌからのクロックの３周期
のうちの最後の１周期がローレベルとされたものとなる
。

このインバータ２３の出力が前述の第１のマイクロプロ
グラムメモリの出力が供給されるゲート回路のアウトプ
ットコントロール端子に供給されると共に、Ｄ型フリッ
プフロンプ２４及び２５に供給される。

Ｄ型フリップフロップ２４には、入力端子１からクロ７
りが供給されており、Ｄ型フリップフロップ２４により
、インバータ２３の出力が１クロック遅らされて出力さ
れる。この出力が前述の第１のレジスタの出力が供給さ
れる第２のレジスタ及び第２のマイクロプログラムメモ
リの出力が供給される第２のゲート回路のアウトプット
コントロール端子に供給される。

また、Ｄ型フリンプフロップ２５には、入力端子１から
クロックが供給されており、Ｄ型フリップフロップ２５
により、インバータ２３の出力が１クロック遅らされて
出力され、この出力がＤ型フリソプフロフプ２６に供給
される。Ｄ型フリップフロップ２６にも、入力端子１か
らクロックが供給されており、Ｄ型フリ７プフロツプ２
６により更にｌクロック遅らされた出力が、前述の第１
のレジスタの出力が供給される第３のレジスタ及び第３
のマイクロプログラムメモリの出力が供給される第３の
ゲート回路のアウトプットコントロール端子に供給され
る。

即ち、ゲート回路の夫々は、アウトプットコントロール
端子がローレベルとされることにより、そのマイクロプ
ログラムメモリからのマイクロ命令を出力するようにな
されているため、３個のマイクロプログラムメモリの出
力がプログラムコントローラのサイクルタイムの１７３
の周期毎に順次出力される。

尚、この発明の一実施例及び他の実施例において、プロ
グラムコントローラに供給されるクロックの２倍及び３
倍の周波数でマイクロプログラムを発生させる構成につ
いて説明したが、この発明は、プログラムコントローラ
に供給されるクロックのＮ倍の周波数でマイクロプログ
ラムを発生させる場合にも容易に適用することができる
。

〔発明の効果〕

この発明は、プログラムコントローラのサイクルタイム
に対応した周期のクロックにより、プログラムコントロ
ーラにおいてアドレスを発生させ、そのアドレスをタイ
ミングをずらして複数のマイクロプログラムメモリに供
給し、その夫々から読み出されたマイクロ命令を時分割
的に出力させることにより、プログラムコントローラに
供給されるクロックのＮ倍の周波数でマイクロプログラ
ムを発生させることができる。従って、この発明に依れ
ば、サイクルタイムを１／Ｈに短縮することができ、デ
ィジタルプロセッサ全体のサイクルタイムを短縮化する
ことができる。

【図面の簡単な説明】

第１図は、この発明の一実施例のブロック図、第２図は
この発明の一実施例の動作説明に用いるタイムチャート
、第３図はこの発明の他の実施例の一部ブロック図であ
る。 図面における主要な符号の説明 １：入力端子、２ニブログラムコントローラ、３．５：
レジスタ、４：インバータ、６，７゜８：マイクロプロ
グラムメモリ、９．ｔｏ：ゲート回路、１１：出力端子
。

Claims (1)

1. 【特許請求の範囲】 プログラムコントローラとＮ個のマイクロプログラムメ
   モリとを設け、 上記プログラムコントローラを動かす第１のクロックの
   周期をＮ分割した周期を有する第２のクロックを発生す
   る手段と、 上記プログラムコントローラからのアドレス出力が貯え
   られるレジスタと、 上記Ｎ個のマイクロプログラムメモリの出力を上記第２
   のクロックに同期して時分割的に出力する手段と、 を備えたことを特徴とするマイクロプログラム生成回路
   。