JPS6029402B2 - クロツク制御信号発生装置 - Google Patents

Description

【発明の詳細な説明】 本発明はクロック制御信号を発生する装置に関する。

ディジタル情報処理システムは、個々の処理ステップを
制御する複数の制御信号を必要とする。

個々の処理ェレメント（レジスタ、論理回路など）は制
御信号により固定した順序で能動化される。先行技術に
よれば、クロツク制御信号は同期処理システムにおいて
集中的に発生され、個々の構成ェレメントへ分配される
。その場合、クロック発生器からの定期的パルスを機能
制御信号（プログラム命令及びシステム状態インディケ
ータ）と論理的に結合することによって、クロツク制御
信号が発生される。クロツク制御信号がユーザーへ分配
される時には生じる歪み及び時間遅延を最小にするため
、調節可能な遅延素子を有する線（又は線の長さ）が使
用される。しかしこのようなクロック制御信号発生方式
は、現今の高度に集積された回路チップより成るシステ
ムに適したものと言えない。

回路技術の進歩によって、単一チップ上に益々多数の機
能を集約することができるようになり、処理速度及び１
つの論理段から次の論理段への転送速度は著しく増大さ
れるに至った。従って、そのような回路の動作クロック
周波数は非常に高い。いくつかのチップを接続してシス
テムを形成する場合に得られるクロック周波数は、回路
チップ間に存在する相互接続の結果として実質的に低下
される。

その決定的要因は、中央で発生された制御信号による遅
延である。線が長くなり、異った（チップに依存した）
遅延を有する論理段が複数個集まると、全システムのク
ロック周波数は最も長い遅延を有する信号通路に合わせ
る必要があり、これに制限される。これは「現今の技術
において、チップ上の２つの論理段の間の典型的遅延が
数ナノ秒であるに対し、隣接チップへの線に対する駆動
器による遅延が１■欧ナノ秒である事実を考えれば明ら
かである。他の重要な局面は各チップで利用可能な接続
点の数である。

この数は回路チップの大きさ及び周辺に大きく左右され
る。回路密度を増大させた時に論理容量を効果的に利用
するためには、必要な接続地点の数が最小になるように
回路チップ上で実行される機能を選択しなければならな
い。先行技術において、高度に集積された回路チップか
ら複雑なシステムを製造する場合、１個の回路チップよ
り成り独立的かつ非同期的に動作するいくつかのサブシ
ステムを相互に接続することが提案されている（ドイツ
公開公報第２４一５７５５３号）。しかし非同期的動作
は制御ユニットの広範囲の管理を必要とする。例えば、
複数の回路チップが１つの共通バスによって相互接続さ
れる場合、新しい情報交換を行う度に、接続を達成する
ためのＩＪクヱスト手順を必要とする。それに要する時
間はデータ処理システムにおいて許容限度を越える場合
が多い。クロック制御信号の長い遅延及び異った遅延は
、特にマイクロプログラム化されたシステムで好ましく
ない影響を生じる。即ち、回路技術上はシステム動作周
波数の増大が可能であるにも拘らず、それが制限される
ことになる。マイクロ命令が処理されている間、集中的
に発生されたクロツク制御信号の分配による遅延は、許
容限度を越えて速度を決定的に遅延させる。その主たる
原因は制御記憶装置のサイクル・タイム及び論理段の遅
延である。本発明の目的は、同期的に動作するシステム
において、高度に集積された回路チップの特性に適合し
たクロック制御信号を発生する装置を提供することであ
る。

本発明は同期的に動作する複数個の回路チップの各々に
それ自体のクロツク制御信号発生器を設けることを提案
する。

この発生器は相互に対して全く同期して動作する。この
場合、各回路チップのためのクｏック制御信号は、それ
ぞれの制御信号発生器か引き出される。クロック制御信
号の分散発生方式は、信号が１つのチップから他のチッ
プへ伝達される時に生じる信号遅延を除去し、かつ線の
調節を無用にする。

更に、各チップ上のクロック制御信号の遅延は、そのチ
ップでのみ生じた信号遅延であり、従ってそのチップに
関して他のチップによる遅延変動を考慮する必要はない
。又、チップのために必要な接続地点の数も減少する。
又、エラーが生じた場合、個々のクロック制御信号発生
器の状態を表示するようにすれば、エラー原因の究明も
比較的簡単にできる。本発明はクロック制御信号を発生
し分配するためのシステムを提供するものである。これ
はチップに若干の追加的回路素子を設けることによって
達成される。高度に集積された回路において、この程度
の回路素子は実際上無視できるものである。最初に従来
型のディジタル情報処理システムについて第１図乃至第
３図を参照して説明する。

その場合、主としてクロック制御信号の分配方式に内在
する難点について言及する。このシステムの機能は単一
のマイクロ命令を用いて説明される。このマイクロ命令
はしジスタＲ１，Ｒ２に含まれる２個のオペランドを演
算ユニット中で加算し、その結果を第２オペランドの記
憶位置へ書き戻す（命令コード：ＡＤＤ Ｒ１，Ｒ２）
。このプロセスに必要なェレメントは第ＩＡ図に示され
る。

命令の実行に必要なクロック制御信号は第ＩＢ図に示さ
れる。ディジタル・システムにおける命令処理は、連続
的に実行されるいくつかのステップを必要とする。

第ＩＢ図には、全て同じ長さの時間間隔がＴｏ〜ＴＬ（
最後の時間間隔）として示される。図示された例におい
て、最大７つの時間間隔が必要であるが、命令によって
は７つより少ない時間間隔で足りる場合もある。時間間
隔Ｔｏ〜ＴＬはリング・カウンタ又は循環シフト・レジ
スタ（Ｔリング）の循環信号によって発生される。第Ｉ
Ｂ図クロック制御信号ＴＳはＴリングのクロツク信号と
デコーダの出力信号とを結合することによって発生され
る。クロック制御信号ＴＳは、命令の実行中システムの
ヱレメント（レジスタ、処理ユニットなど）及びェレメ
ント間に配置されたデータ・パスを制御する。時間間隔
Ｔｏ〜ＴＬはシステム・クロツク発生器のクロツク信号
に関して固定されている。

１つの実施例において、第ＩＢ図のクロック・パルス（
クロックＡ）は常に時間間隔Ｔ；の中央に現われる。

実際のデータ転送（例えばレジスタへのデータのゲート
）は、クロツクＡが印加された時間間隔Ｔｉで起る。第
ＩＡ図は命令（ＡＤＤＲ１，Ｒ２）を実行するのに必要
なプロセッサ・ェレメントの略図である。

システムの動作は第ＩＢ図のクロック制御信号を参照し
て説明される。先行する命令の最後の位相で（時間間隔
ＴＬ）、動作レジスタ１が制御記憶装置からロードされ
る。

命令（ＡＤＤ Ｒ１，Ｒ２）の時間Ｔｏでは、動作コー
ドは既に動作レジスタから読出されデコーダ４へ送られ
ている。デコーダ４は動作コードを解読しクロック制御
信号ＴＳｏ〜ＴＳＬを発生する。時間Ｔｏの間に、クロ
ツク制御信号ＴＳｏが命令（ＡＤＤ Ｒ１，Ｒ２）のた
めに発生される。この信号はオペランド・アドレスＯＰ
Ｉをアドレス・レジスタヘセツトせしめる。そのために
ＡＮＤゲート５ａが開かれ、動作レジスタ１のＯＰ部分
が局部データ記憶装置（ＤＢ）８のアドレス・レジスタ
７へ読出される。時間ＴＩではクロック制御信号ＴＳ，
によって局部データ記憶装置８の内容が出力レジスタ９
へ読出され、同じくＴＳ，によって開かれたＡＮＤゲー
ト１１を介してレジスタ１２へ送られる。同様にして、
オペランド・アドレスＯＰ２によって指定された局部デ
ータ記憶装置の内容Ｂは、クロツク制御信号ＴＳ２及び
ＴＳ３によりＢレジスタ１３へ転送される。レジスタ内
容Ａ及びＢは、クロック制御信号ＴＳ４及びＴＳ５によ
って演算論理ユニット１ ４で結合される。時間Ｔ５で
はその結果が局部データ記憶装置８の入力レジスタ１０
へ書込まれる。そのためＡＮＤゲート１５が開かれる。
更に時間Ｔ５において、クロツク制御信号ＴＳ５によっ
て条件コードがセットされる。最後の時間間隔ＴＬにお
いて、クロック制御信号ＴＳＬが入力レジスター０の内
容を局部データ記憶装置８のアドレスＯＰ２へ書込ませ
る（アドレスＯＰ２は依然としてアドレス・レジス夕７
に含まれている）。次いで次の命令が制御記憶装置２か
動作レジスタ１へ読出される。第ＩＡ図のブ。ックＣＩ
〜Ｃ４は、プロセッサ・ェレメントがどのように異った
回路チップ上で配分されているかを示す。クロック制御
信号ＴＳ。〜ＴＳＮ（従って、これら制御信号の機能ｆ
（ＴＳｉ））はチップＣＩ上で発生され、駆動器及び外
部接続線を介してチップＣ３及びＣ４へ転送させねばな
らない。クロック制御信号ＴＳｉの外に、ク。ック発生
器１６のクロツク信号（クロックＡ）は、調節された線
６（曲線部分によって示される）を介して個々のェレメ
ントへ送られる。クロック制御信号の機能は第２図に示
されるレジスタ段を参照して説明される。第２図はしジ
スタ１２，１３の構成段を示す。

このレジスタ段は当技術分野で知られているＤ形フリッ
プ・フロップの状態制御段である。クロックＡの反転信
号が論理１をとる時、ＮＡＮＤゲート２０の出力は、ィ
ンバータ２２及びフィードバック線を介して該ィンバー
タへ接続されたＮＡＮＤゲート２１によってラッチされ
る。ラッチされた状態は、反転信号が論理１を有する限
り維持される。従ってＮＡＮＤゲー２０へ印加されたデ
ータをラッチするためには、データ、クロック制御信号
ＴＳ、及び「十クロックＡ」の遅延信号（この遅延はイ
ンバータ２４によって行われる。）が同時に存在しなけ
ればならない。ＮＡＮＤゲート２３及び線２５は、それ
ぞれラッチ回路をリセット（低レベル−ＲＳの線）及び
セット（高レベル＋Ｓの線）するために使用される。ク
ロック制御信号が中央で発生され分配される方式では、
高度に集積されたチップの切換速度を活用するためにク
ロック発生器の周波数を増大させた場合、Ｄ形フリップ
・フロップの切換に必要な「クロツクＡ」ぴ「データ」
信号、及びクロツク制御信号ＴＳの一致（同時存在）は
むつかしくなる。

これをもっと詳細に説明するために、時間信号Ｔｏ〜Ｔ
Ｌ及びクロツク制御信号ＴＳｏ〜ＴＳＬの発生を第３Ａ
図に示す。第３Ｂ図はこれら種々の信号の相対的位置を
示す。時間信号Ｔｏ〜ＴＬはマイクロ命令実行のための
具体的な時間パターンを形成する。

これらの時間信号は遅延チェィンを介てクロック発生器
の定期的パルスから引出される。クロック発生器は、例
えば発振器及びそれに続くパルス形成段から構成されて
よい。第３Ａ図において、遅延チェィンは一連のマスタ
・フリツプ・フロツプ３０ａ〜３０１及びスレーブフリ
ツプ・フロツプ３１ａ〜３１１を接続したものと示され
る。例えば、これらフリップ・フロップは第２図に示さ
れるようなＤフリップ・フロップより構成される。各段
の出力信号は次の段への入力信号として送られる。最後
の段の出力信号は最初の段の入力信号として送られる。
リセット線ＲＳは、最後の段のマスタ・フリツプ・フロ
ツプ３０１を論理１へセットし、他の全ての段を０へセ
ットする。もしクロック発生器の信号（クロツクＡ）が
マスタ・フリツプ・フロップ３０ａ〜３０１へ直接に送
られ、遅延素子３２によって遅延されたクロツク信号（
クロツクＢ）がスレーブ・フリツプ・フロツプ３１ａ〜
３１１へ送られるなら‘ふ最後の段に含まれる論理１は
、フイードバツク・シフトレジスタにおけるようにチェ
ィン中を循環的に進められる。この場合、必要な時間信
号Ｔ。〜ＴＬはスレーブ・フリツプ・フロップの出力か
らタップされる。時間信号Ｔｉを発生するこのような構
成は、前に言及したＴリングを形成する。時間信号Ｔｉ
を発生する他の回路としては、例えば２進モジュロ・カ
ウンタがある。実行されている命令に従って、時間信号
Ｔ。

〜ＴＬはプロセッサの論理回路及びレジスタへ送られね
ばならない。クロツク制御信号ＴＳ，〜ＴＳＬを発生す
るために、実行されている命令に従って、時間信号Ｔｏ
〜ＴＬが動作コードを解読したデコーダ３６からの信号
と結合される。この結合はＡＮＤゲート３３ａ〜３３ｄ
によって略図的に表わされている。単純なクロック制御
信号ＴＳ；の外に、或る種のェレメント例えば複数の時
間間隔の間にアクチブであるようなェレメントに対して
はもっと複雑なクロック制御信号が必要である。

このようなェレメントの例は第ＩＡ図の演算論理ユニッ
ト１４、ＡＮＤゲート１ １，１５及びアドレス・レジ
スタ７である。クロック制御信号のそのような組合せは
、例えば第３Ａ図のＯＲゲート３４ａ，３４ｂによって
発生される。クロック制御信号は対応する駆動器３５ａ
〜３５ｆを介して被制御ェレメントへ印加される。もし
必要ならば、駆動器は複数の制御信号のために共通に使
用されてよい。論理ェレメント（ＡＮＤゲート３３ａ〜
３３ｄ及びＯＲゲート３４ａ〜３４ｂ）における遅延、
駆動器３５ａ〜３５ｆにおける遅延、及び信号ＴＳｉを
ユーザー（例えばレジスタ段）へ送る線に生じた遅延の
結果として、クロツク制御信号は変位△（第３８図）を
伴ってユーザーへ達する。第３Ｂ図の上部は第３Ａ図に
おけるＴリングの入力パルス及び出力パルスの相対的位
置を示し、第３Ｂ図の下部にはユーザーにおけるクロッ
ク信号（クロックＡ）及びクロック制御信号ＴＳ，の遅
延が示されている。第２図において、ＮＡＮＤゲート２
０を切換えるためには、クロック制御信号ＴＳ及びクロ
ック信号（クロックＡ）の対応するパルスが一致しなけ
ればならない。変位△はクロツク信号３５の下部に来る
程大きいものであってはならない。他方、クロツク制御
信号の遅延が大きければ、クロック信号（クロツクＡ）
の周波数を減少させる以外に方法はない。しかしその結
果、回路技術によって可能となった全システムの実際の
動作周波数は十分に活用されない。更に、例えばレジス
タがセットされても、制御パルスの重複がそのレジスタ
をラツチするには不十分であるようなメタ安定状態が生
じる。そのような不確定状態はエラー条件を導入し、そ
れを除くためには他の切襖手段を必要とする。各々の論
理段におけるデータの遅延は、回路チップ上で機能密度
及び内部動作速度が増大したためにもはや重要な問題で
はない。

第４図は時間損失によって動作周波数が据われないデー
タ処理システムの略図である。

クロック制御信号ＴＳｉを必要とする回路チップ４１ａ
〜４１ｄの各々には、別個のＴリング４２ａ〜４２ｄが
配置されている。これらＴリングによって発生された時
間信号Ｔｏ〜ＴＬはチップ上の制御地点（例えばレジス
タ４５ａの段）へ直接に送られる。時間信号からクロッ
ク制御信号を形成するために必要な情報は、動作コード
‘こつにて中央デコーダ４４から個々のチップ上の制御
地点へ線４３を介して送られる。時間信号Ｔｉの論理関
数であるクロック制御信号が或る制御地点で必要であれ
ば、局部的なＴリングの時間信号が同じ回路チップ上に
配列された論理回路を通される。

その例は、入力Ｔ，及びＴ２を有するチップ４１ｂ上の
ＯＲゲート５２である。このようにして制御されるレジ
スタ段のレイアウトが第５図に示される。

ェレメント２０′から２４′までの部分は第２図に示さ
れるものと同様であるが、単一のクロック制御信号ＴＳ
の代りに、時間信号ＴＩ及びデコーダ４４の出力信号（
デコード１）が印加される点が異なる。他のクロツク制
御信号が必要となる場合に備えて、追加的なＡＮＤゲー
ト２０ａが設けられている。

第３Ａ図に示される如く、複数の時間信号Ｔｉを結合す
ることによって得らたクロック制御信号ＴＳが第２図の
レジスタ段へ印加される場合、クロック制御信号を発生
するために、中央のチップ（例えば第ＩＡ図のＣ１）に
おいてＯＲゲート３４Ａ，３４Ｂの如き若干の論理ェレ
メントが必要であった。第５図に示されるように追加の
ＡＮＤゲート２０ａがレジスタ段に設けられれば、ＯＲ
ゲート３４Ａ，３４Ｂの如きェレメントは他の適当なチ
ップ上に配置するか又は全く省略することができる。Ａ
ＮＤゲート２０ａは時間信号Ｔ２及び第２の解読信号（
デコード２）が存在する時にデータを受取る。ＡＮＤゲ
ート２０ａの出力はドットＯＲ結合２５によってＡＮＤ
ゲート２０′の出力へ接続される。第４図の構成におい
ては、クロック制御信号は被制御回路と同じ特性（例え
ば１段当りの遅延時間が同じ）を有する回路によって発
生されるので、制御地点までの信号遅延は非常に小さい
。

加えて上記のようなシステム配置により、個々のチップ
内の遅延を考えれば十分であり、異った特性を有するい
くつかのチップが相互接続される時の最悪事態を考える
必要はない。動作コードを解読する中央デコーダ４４（
第４図）からの制御信号は大した遅延を生じない。

何故ならば、その制御信号は命令の全ての実行サイクル
の間に制御地点で利用できるからである。第ＩＢ図に示
されるように命令の実行を部分的に重複させれば（命令
の最後の段階における書込み及び解読）、命令実行の初
期に制御信号を確実に利用することができる。各チップ
のＴリングは発振器から同一のパルス・トレイン（クロ
ツクＡ）を受取るので、各Ｔリングは相互に対し必ず同
期して動作する。

パルス・トレインを個々の回路チップへ転送する線４６
は、各回路チップに同一の遅延が生じるように調節され
ている。全体のシステムを同時にスイッチオフさるため
に、ク。ックＡは一括して停止される。このためにＡＮ
Ｄゲート４７，４８が使用される。外部停止信号が与え
られると、クロックＡの信号は実行されている命令の位
相ＴＬにおいてのみ停止される。マシン停止信号はクロ
ックＡの信号を直ちに停止させる。Ｔリングの初期の同
期化は線４９信号によってなされる。

このリセット信号によって、全てのりングが位相ＴＬの
状態へ強制される。このリセット信号は、最大数の時間
信号Ｔｉよりも少ない時間信号で足りる命令実行の間に
おいても印加される。例えば、１つの動作を実行するた
めに４つの位相（Ｔｏ〜Ｔ３）が必要であるとすれば、
この条件はＴｉ＝Ｌの時点でＡＮＤゲート５ １ ａで
検出され、リセット信号が線４９を介してＴリングへ印
加される。時間信号Ｔ；及び動作コードの１部がＡＮＤ
ゲート５１ａの入力へ印加されるので、次の命令の実行
位相の始めに全てのＴリングが再びＴｏヘセツトされる
。異った数の時間信号Ｔｊを必要とする他の命令につい
ても同様のことが言える。時間信号Ｔｊについては、リ
セット信号はＡＮＤゲート５１ｂで発生される。エラー
が生じていない動作中、全てのＴリングは任意の時点で
同じ位置を有する。

従って偶発的なエラーはＴリングの変位位置を調べるこ
とによって検出することができる。第４図に示されるシ
ステムの他の優れた点は、動作コードが中央デコーダ４
４で集中的に解読されるのではなく、制御地点が置かれ
ている他の回路チップヘデコード回路網が配分されてい
ることである。

そのような分配方式デコーデイングの利点は、回路チッ
プの接続地点が節減されることである。完全にデコード
された制御信号をチップへ分散させる代物こ、デコード
されていない又は部分的にデコードされた制御信号を分
散させるようにすれば、非常に少ない線で足りる。高度
に集積された回路へ追加的デコード回路網を設けること
は可能である。そのような分配形デコ−ドは第４図の局
部デコーダ５０ａ，５０ｂとして示される。時間要件が
厳しくない実施例においては、個々の回路チップへＴリ
ングを配置する必要はない。

その場合、特定の回路チップにのみＴリングを設け、隣
穣したチップに対しては短い線を介して時間信号を印力
０するようにすれば十分であろう。

【図面の簡単な説明】

第ＩＡ図は先行技術に従って複数の回路チップ上でマイ
クロ命令を実行するシステムを示し、第ＩＢ図は第ＩＡ
図のシステム中で特定のマイクロ命令を実行する場合の
クロック制御信号のタイミング図を示し、第２図は第Ｉ
Ａ図のシステムで使用されるレジスタ段の詳細図を示し
、第３Ａ図は先行技術に従ってクロック制御信号を発生
する装置の詳細を示し、第３Ｂ図は第ＩＡ図のシステム
で使用されるクロック制御信号の避けられない遅延を示
す図であり、第４図はクロック制御信号を分散的に発生
する本発明のマイクロプログラム化システムの略図を示
し、第５図は第４図のシステムと共に使用されるレジス
タ段の実施例を示す。 ４１ａ，４１０，４１ｃ，４１ｄ，４１ｅ・・・・・・
回路チップ、４２ａ，４２ｂ，４２ｃ，４２ｄ・・・…
Ｔリング、４４・・・中央デコーダ、４５ａ，４５ｂ，
４５ｃ・・・レジスタ、５０ａ，５０ｂ…局部デコーダ
、５２・・・ＯＲゲート。 ＦＩＧ．ＩＡ ＦＩＧ．ＩＢ ｌ：ｌＧ．２ ＨＧ．５ ＦＩＧ．３Ａ ＦＩＧ．３８ 円Ｇ．４

Claims (1)

【特許請求の範囲】
1. １ クロツク制御信号を受取るべき被制御地点（例えば
   ４５ａ〜４５ｃ）を夫々有する回路チツプ（例えば４１
   ａ〜４１ｄ）を複数個含んで構成されたマイクロプログ
   ラム制御式デジタル処理装置に於て、上記各回路チツプ
   上に個別的に配置されており、起動されたとき一定数の
   クロツク・タイミング信号を発生する時間信号発生回路
   （例えば４２ａ〜４２ｄ）と、上記各時間信号発生回路
   に結合されており、クロツク信号を供給して上記すべて
   の時間信号発生回路を同一位相で駆動するマスタ・クロ
   ツク回路（例えばＯＳＣ）と、上記各時間信号発生回路
   に結合されており、マイクロ命令中の動作コードを受取
   つて少くとも１部解読した結果及び上記クロツク信号か
   らクロツク制御信号を発生し、上記各回路チツプの被制
   御地点へ供給する解読回路（例えば４４）と、上記動作
   コード制御信号に応答して上記各時間信号発生回路を初
   期状態にセツトするためのリセツト信号（例えばＲＳ）
   を発生し、タイミング・サイクル中の任意時点での必要
   に応じて上記時間信号発生回路が供給するクロツク・タ
   イミング信号を上記一定数（最大数）供給前に打切る回
   路（例えば５１ａ，５１ｂ）と、より成りクロツク制御
   信号を各回路チツプ毎に同期的に発生し且つ打切ること
   を特徴とするクロツク制御信号発生装置。