JPS5917460B2 - 計算機の制御装置 - Google Patents

Description

【発明の詳細な説明】 本発明は制御装置を動作させるためのプログラムを形成
する一組のマイクロ命令の制御の下に種種の動作が遂行
されるようになつたマイクロプログラム計算機に関係す
る。

制御装置は任意のディジタル計算機の核心である。

従来において、制御装置は固定されており、云い換えれ
ば、制御装置は計算機を常に同じ方法で制御した。

しかしながら、制御装置は最近大きな発展をとげた。最
初には制御装置は計算機内に勝手な方法で分布させられ
た能動素子および受動素子を含む論理回路網からつくら
れていた。

近年、読出専用制御記憶装置の拡張された利用と一致し
て、計算機を制御するのに必要とされる情報は論理回路
網から除外されそして記憶装置モジュールに集中させら
れており、これは制御情報を含む部分だけを置き換える
ことにより制御装置の変更を容易ならしめた。

このようにしてマイクロプログラミングの概念が確立さ
れた。

マイクロプログラム式計算機においては、一組の命令は
一連の基本的命令からなり、これらの基本的命令の各１
つは計算機の１つの不変量を構成する。各基本的命令の
実行はマイクロプログラミングのための記憶装置に記憶
された一連のマイクロ命令の介入および計算機の動作を
指令する制御回路の組を作動するための順次的読出しを
必要とする。

ポートランまたはコボルなどの高レベルの言葉でプログ
ラマにより普通に書込まれる型のいわゆるマイクロ命令
は多数の子め定めた順序で遂行することを必要とする。
代つて、各基本的命令は一連のマイクロ命令を用いて実
行される。この型の計算機組織は計算機に対し与えられ
るマイクロ命令が限られた数にありそして予め定めた組
の基本的命令に厳格に相関させられるという欠点を有す
る。

すなわち、マイクロ命令の付加または変更はそれらを記
憶する読出専用記憶装置の付加または変更を必要とする
。これらの計算機のいわゆる「内部デコア （ＤｅｃＯｒｅ）ｌと呼ばれているもの、すなわち、組
をなす基本的命令を拡張して、前もつて予知されていな
い種々のマクロ命令（大命令）を実行するようにし、或
いは新しくてかつより効果的な基本的命令の組によりマ
イクロ命令を実行するようにするのを困難かつ厄介にす
る。

近年、このような欠点を除去するためにマイク口命令を
読出一書込記憶装置に記憶することが提案されている。

計算機そのものの制御記憶装置の変更を可能ならしめる
ため、２つ以上の読出一書込記憶装置を利用し、結局制
御装置を少くとも部分的に２倍化することが提案されて
いる。このようにして、第１の制御記憶装置またはマイ
クロプログラム記憶装置への一組のマイクロプログラム
の記録は、計算機の動作を制御するために第２の制御記
憶装置および関連した制御回路を用いることによつて遂
行することができる。

この方法は効果的であるが、非常に費用がかかりそして
非常に大きな計算機に対してだけしか便利ではない。こ
れらの欠点は本発明により除去されるのであり、本発明
は、計算機に対する制御方式の構成であつて普通は読出
専用記憶装置（ＲＯＳと称す）であるただ１つのマイク
ロプログラム記憶装置と、主記憶装置すなわちプログラ
ム命令、処理されるべきデータおよび１つのプログラム
を実行するのに必要な全ての情報を含む同じ記憶装置か
らマイクロ命令を直接読出すための論理制御回路とを含
むものを提供する。

本発明の第１の態様に従えば、１つのマイクロプログラ
ム支持部から他のマイクロプログラム支持部への切換え
は静的モードで行われ、云い換えれば、各マイクロプロ
グラムは予め固定した支持部に一体的に記録され、そし
て制御は１つのマイクロプログラムの終りおよびもう１
つのマイクロプログラムの初めにおいてだけ一方の支持
部から他方の支持部に切換わる。

更に詳細には、全ての基本的命令の解釈に対し共通であ
りかつ読出専用記憶装置に記録されている解釈段階「ア
ルフア］は実行されるべき各基本的命令に対し固有のマ
イクロプログラムのアドレスを指し、そしてこのアドレ
スはそのマイクロプログラムの支持部を指定する一片の
情報に関係づけられている。

本発明のもう１つの態様によれば、動作の融通性および
速度の観点からみた他の利点が、解釈段階「アルフア」
の発展中ならびに実行段階「ベータ」の期間中に１つの
マイクロプログラムからもう１つのマイクロプログラム
に動的に切換る装置を設けることによつて得られる。

従つて、主記憶装置に記憶されたルーチンまたはマイク
ロプログラム区分と一諸にＲＯＳに記憶されたルーチン
またはマイクロプログラム区分を用いることが可能とな
る。本発明によれば、これは１つのビツトがアドレスさ
れた支持部を指定するようになつている適正な形式を有
するマイクロ命令アドレスの利用により最も一般的な方
法で得られる。

更に詳細には、これは、必要なマイクロ命令アドレスを
示すと共にマイクロ命令の物理的支持部を指定する飛越
しマイクロ命令を利用することによつて得られる。

本発明の更に別の態様に従えば、マイクロプログラムは
主記憶装置に記憶されたマイタロプログラム区分を照合
することによつて拡張され得る。

これはマイクロプログラム記憶装置の限られた部分の物
理的交換によつて得られ、そして交換されたものに続く
全ての記憶装置位置の変更を必要としない。主記憶装置
の１つのマイクロ命令への参照は、マイクロ指令を発生
するための、マイクロ命令のアドレツシング、読出し、
或るレジスタ中への転送を要求する。

これらの動作を遂行するため、計算機は順次的な多数の
マイクロ命令により制御されねばならない０本発明の更
に別の態様によれば、これらのマイクロ命令は必要なと
きＲＯＳを置き換える順序回路により好都合に発生され
る。

以下図面を参照しながら本発明を説明する。

第１図は計算機の制御装置１およびクロツク装置を示す
。説明を明瞭ならしめるためまず最初にクロツク装置２
を考察するのが便利である。

このクロツク装置２は実質上クロツク回路２０およびク
ロツク回路網２１からなる。クロツク回路２０は好都合
には中間タツプを備えた遅延線からなり、順次的なりロ
ツタパルスを循環的に発生するため外部始動信号または
この遅延線の端子部のいずれかによりトリカーされるワ
ンシヨツト回路から信号を供給される。

別の方法として、基本周波数を発生するため高周波発振
回路を利用し、これから分周器を用いて一連のクロツク
パルスを得る方法が公知である。

このクロツク回路の動作は各サイクルの終りに停止端子
に加えられる指令により中断される。クロツクパルスの
いくつかは出力導線Ｔｌ，Ｔ２，Ｔ３・・・・・・ＴＮ
を通して計算機の種々の点に転送され、そこでそれらは
予め定めたアンドゲートの動作可能化（開放）を循環的
に制御する。他のクロツクパルスＴＣ，，ＴＣ２・・・
・・・ＴＣＮがクロツク装置の一部であるクロツク回路
網２１に加えられる。

クロツク回路網２１は制御装置から複数の信号またはマ
イクロ指令Ｃｌ，Ｃ２，Ｃ３・・−・・ＣＮを受け、そ
して複数のアンドゲートおよび必要な場合には複数のフ
リツプフロツプによりクロツクパルスＴＣｌないしＴＣ
Ｎの制御の下に、適当にタイミングをとられかつ適当な
持続時間を有する一連のマイクロ指令を供給し、これら
は、図示されていない適当な制御回路網により、制御装
置、動作部分および記憶装置部分を含めた計算機の適当
な点に分配される。

第１，２および３図において、円により普通は示されて
いる条件づけ要素の入力に指し示されている矢印は、別
のように指定されていない限り、クロツクパルスＴ，な
いしＴＮまたはクロツク化されたマイクロ指令ＣＴｌな
いしＣＴＮが矢印により示された接続を通して供給され
ることを示す。

クロツクパルスとクロツク整時されたマイクロ指令との
差は、クロツクパルスはクロツク装置の各サイクル（機
械サイクル）に無条件に供給されるのに対し、クロツク
整時されたマイクロ指令は対応するマイクロ指令Ｃ１な
いしＣＮが存在する機械サイクル中にたけ供給されるこ
とである。制御装置１は実質上読出専用記憶装置（ＲＯ
Ｓと記す）２、この記憶装置に対する出力レジスタ（読
出専用レジスタ、略してＲＯＲと記す）３、解読器４、
ＲＯＳアドレスレジスタ（ＲＯＳＡＲと記す）５、ＲＯ
Ｓアドレスを記憶するための補助レジスタ（ＲＯＳＡＲ
Ｉと記す）６、およびＲＯＳアドレスに増分を付加する
ための計数装置７からなる。記憶装置２はマイクロプロ
グラムの形に組織された例えば１８ビツトを有するマイ
クロ単語を含むように設計され、これらのマイクロ単語
は計算機の動作を制御しそして基本的命令により読出さ
れる。

円９ないし１６はアンドゲートの組を表わし、これらの
アンドゲートの組はそれらに関連した接続線への信号の
転送を制御する。

各組９ないし１６は前述したようにクロツクパルスＴ１
またはクロツク整時されたマイクロ指令ＣＴｊにより制
御される。

詳細には、アンドゲートの組１２，１３，１６はクロツ
クパルスにより制御され、これに対してアンドゲート９
，１０，１１，１４および１５はクロツタ整時されたマ
イクロ指令により制御される。

各組は、１本の線で示されかつ以後「チヤンネル」と呼
ばれる導線の組の複数の適当な信号をその入力に受けそ
して動作可能化（開放）させられたときこれらの信号を
その出力に通す。２進形で予め固定したＲＯＳ（記憶装
置２）アドレスを表わす一組の信号がどのアンドゲート
の組によつても条件づけられないチヤンネル８に転送さ
れる。

計算機の動作を開始するため、このアドレスは例えば制
御コンソールで適当なスイツチを予設定することおよび
始動ボタンを押下げて導線「始動」を通しクロツク装置
の動作を開始させることによりこのチヤンネルに供給さ
れる。

このようにしてチヤンネル８に存在するアドレスはレジ
スタ５に入れられ、そしてアンドゲートの組１２がクロ
ツクパルスにより動作可能化されるやいなや１つのマイ
クロ単語が読出されそしてゲートの組１６を通してレジ
スタ３に入れられる。

現在はレジスタ３の出力導線に存在する同じマイクロ単
語は解読器４により解読され、この解読された信号はゲ
ートの回路網４Ａを通してクロツク回路網２１に転送さ
れ、そしてそこからクロツク整時されたマイクロ指令と
して出てくる。レジスタ５に含まれたＲＯＳアドレスは
種々の方法で更新することができる。まず最初に、それ
をアンドゲートの組１３を通してレジスタ６に入れ、そ
してそこから動作可能化されたアンドゲートの組１４を
通して計数装置７に供給し、そこでそれを例えば１だけ
増すことができる。

次いでこの更新されたアドレスはチヤンネル１７および
アンドゲートの組１１を通してレジスタ５に入れられる
。別の方法として、このアドレスをレジスタ３に記録さ
れたマイクロ単語により得られる適当な量Ｋだけ増しそ
してチヤンネル１８およびゲート１５を通して計数装置
７に供給することもできる。

更に別の方法として、記憶装置２から読出されかつレジ
スタ３に含まされたマイクロ単語からＲＯＳの新しいア
ドレスを得ることもできる。チヤンネル１８およびゲー
ト１０を通してレジスタ５に適当な数のビツトを転送す
ることができる。更に別のアドレツシングの可能性は、
第２図に示されているように計算機の演算部分に含まれ
た種々のレジスタのうちの１つであるレジスタＡのの内
容をレジスタ５に入れるのを可能ならしめるゲートの組
９により凱御されるチヤンネル１９により与えられる。
レジスタＡの内容は以後の説明から知られるように演算
部分の他のレジスタから、または外部周辺装置から、お
よび主記憶装置からも発せられ、従つて記憶装置２は一
般的に云つて計算機内またはそれに接続された任意の情
報源によりアドレスされ得る。上述した制御装置の並列
形式は簡単に注目するに値する。

ＲＯＳアドレスのビツトの長さはアドレスされねばなら
ない記憶装置（ＲＯＳ）この記憶位置の数により左右さ
れ、そして記憶装置２から読出されるマイクロ単語の長
さと無関係である。

例えば、ＲＯＳアドレスは１５ビツトの長さを有し、従
つて約３２０００の異なる記憶位置をアドレスすること
ができる。

これはＲＯＳアドレスを入れるのに用いられるチヤンネ
ルの全てが１５本の導線からなり、レジスタ５および６
は１５のビツト・セルを有することを意味する。

これに対して、レジスタ３は、マイクロ単語を形成する
ビツトと同数のビツト位置（セル）を有する。

而して、マイクロ命令アドレスをレジスタ３からのマイ
クロ単語より得る場合には、１８ビツトのうちの１５ビ
ツトがマイクロ命令アドレスとしてチヤンネル１８とデ
ート１０を通つてレジスタ５にロードされる。さらに本
発明によれば、このマイクロ命令アドレスと同時に、該
アドレスがＲＯＳアドレスであるか主記憶装置アドレス
であるかを指定する情報ビツトをチヤンネル１８とゲー
ト１０′を通つてレジスタ５と並列的に関連した関連レ
ジスタ（フリツプフロツプ）２４にロードする。したが
つて、チヤンネル１８は、マイク口命令アドレス用の１
５ビツトと上記指定情報ビツトとを並列転送するために
１６乃至１８ビツト位置を有する。なお第１図から理解
されるように、フリツプフロツプ２４には、ゲート９′
とチヤンネル１９を介して演算部のレジスタＡからもあ
るいは導線８′を介してコンソールキーからも、上記指
定情報ビツトがロードされ得る。

いずれの場合でも、フリツプフロツプ（関連レジスタ）
２４は、マイクロプログラムアドレツシング用のレジス
タ５と並列的に関連し、ゲート９あるいはチヤンネル８
を介してレジスタ５にロードされるマイクロ命令アドレ
スがＲＯＳアドレスであるかまたは主記憶装置アドレス
であるかを指定する情報ビツトをロードする。主記憶装
置からのマイタロ命令の呼出しはそのアドレツシング、
読出しおよび転送を必要とし、従つて、その動作は多数
の以後のマイクロ命令により制御されねばならない。

これらのマイクロ命令は前述した制御装置の部分に適当
に持続されたハードウエア順序回路に発生されることは
既に述べた。第１図は本発明による制御装置全体のプロ
ツクダイヤグラムを示し、従つて、これもハードウエア
順序回路および制御装置へのそれに関連した接続線なら
びに本発明を有効ならしめるのに必要な変更からなる。

ハードウエア順序回路はプロツク２５で示されている。

後にハードウエア順序回路の好適な実施例が第４図を参
照して説明される。この時点では、ハードウエア順序回
路は好都合には例えば２ビツト型２進計数器で構成され
ることを心に留めれば充分である。

ハードウエア順序回路２５は各機械サイクルに適当な入
力導線２２に供給されるクロツクパルスＴにより進まさ
れる。しかしながら、クロツクパルスはフリツプフロツ
プ２４がセツトされているとき、すなわち、その出力が
「１」のレベルにあるときだけ有効である。この出力は
ハードウエア順序回路２５に対する動作可能化信号とし
て作用する。

ＲＯＲＭと名づけられる補助レジスタ２７が設けられ、
これは主記憶装置からの情報をアンドゲートの組２８お
よびチヤンネル２９を通して受ける。

レジスタ２７はマイクロ命令の文字を有する情報を受け
るために設けられ、従つて、それがマイクロ命令と同じ
長さの２進情報を記憶できるようにするためその並列形
式が記憶装置２のものと同じであるのが便利である。

記憶装置２に含まれた特定の命令がマイクロ指令の発生
に必須のものではない冗長検査ビツト、例えばパリテイ
検査ビツトのときにだけ、レジスタ２７はマイクロ命令
の実効的な有効長に等しいところの比較的短い容量を有
する．。

レジスタ２７はアンドゲートの組３０を通してレジスタ
３の入力導線に接続され、従つて、単にアンドゲートの
組３０を動作可能化させるだけでレジスタ２７に含まれ
た情報をレジスタ３に転送することができる。

パートウェア順序回路２５の出力導線３１はアンドゲー
トの組３２を通して指令発生回路網４Ａに接続されてい
る。

指令発生回路網４Ａは好都合には複数のオアゲートから
なる。これはその入力導線にハードウエア順序回路の出
力ならびに解読回路網４の出力を受ける。後に第４図を
参照してハードウエア順序回路およびそれと制御装置と
の接続が詳細に説明される。

「演算部分」第２図は計算機の演算部分のプロツクダイ
ヤグラムを示し、これをここで簡単に単に説明を完全な
らしめる目的だけで説明する。

計算機の演算部分は実質上２つのレジスタバンク３３，
３４、レジスタＡ１および演算回路網３５からなる。

レジスタバンク３３は例えばそれぞれ１８ビツトを有す
る１６のレジスタからなり、入力導線３７を通してマイ
クロ指令のコードによりアドレスされる。

このようなアドレツシングにより、そして同時にこのレ
ジスタバンクの入力にあるゲートの組３８またはこのレ
ジスタバンクの出力にあるゲートの組３９のいずれかを
制御することにより、チヤンネル４５から出てくる一片
の−情報をアドレスされたレジスタに記録することがで
き、そして二者択一的または同時に、アドレスされたレ
ジスタに既に含まれた情報またはそれに記録されつつあ
る情報をレジスタＡに記録することができる。

レジスタＡの内容は分配用チヤンネル４０に供給され、
そしてゲートの動作を介して選択的に演算回路網３５に
供給される。レジスタＡの内容はチヤンネル４１および
ゲート４２を通してレジスタバンク３４にも送られる。

レジスタバンク３４もそれぞれ１８ビツトを有する１６
のレジスタからなり、そして入力４３を通してマイクロ
指令のコードによりアドレスされる。アドレスされたレ
ジスタの内容は常に分配用チヤンネル４４に存在し、そ
してそこから選択的にゲートを通して演算回路網３５に
供給される。レジスタバンク３４内のアドレスされたレ
ジスタには種々の情報源から発せられた情報を入れるこ
とができる。レジスタＡに含まれたデータをチヤンネル
４１およびアンドゲート４２を通してレジスタバンク３
４に転送する方法は既に説明した。もう１つの可能な情
報源は外部周辺装置を源とするデータチヤンネルである
。このようなチヤンネルが「データ入力」として示され
、そしてこれはゲートの組１４５により制御される。主
記憶装置から第３図のチヤンネル１２８に来るデータは
演算部分により処理されるべくアンドゲートの組４６を
通してレジスタバンク３４に転送される。

読出専用マイクロプログラム記憶装置である記憶装置２
は記録のためデータをレジスタバンク３４に送る。

このためレジスタ３の出力とレジスタバンク３４との間
に接続チヤンネル４７（第１および２図）が設けられて
いる。このチヤンネルはゲートの組４８により制御され
る。ゲートの組５０により制御されたチヤンネル４９（
記入）を通して任意の予め定めた情報片をレジスタバン
ク３４に入れることもできる。

チヤンネル４９には操作員により制御されるコンソール
により発生された情報片が供給される。レジスタバンク
３３および３４は各レジスタバンクにおいて一時に１つ
のレジスタだけをアドレスするため並列に制御すること
ができる。

レジスタバンク３３の場合これはレジスタＡにより明示
されるが、しかし同じことがレジスタバンク３４に対し
てもあてはまり、このレジスタバンク３４は計算機の演
算上の構造の点で各たびごとに単一のレジスタＢとして
みてよい。

レジスタＡおよびＢは処理されるべく演算回路網に与え
られる２つのデータに対し必要である同，−時的な物理
的支持部を与える。

演算回路網は分配チヤンネル４０および４４ならびに多
数のゲートによりレジスタＡおよびＢに接続されている
。

これらのゲートは好都合には処理されるべきデＪータの
形式（２進法、パツク１０進法、またはアンパツク１０
進法）、遂行されるべき演算の型、レジスタおよび演算
回路網の並列形式に従つて組の形に組織される。

考察している例では、レジスタおよび演算回路４網３５
は例えば１８ビツトの並列形式を有する。

これは単一のバイトまたはバイトの１ゾーンに対して演
算を行う可能性を排除することなしに２つのバイトに対
して予め定めた演算を並列に遂行できるようにする〇こ
のため、演算回路網３５の入力を分配チヤンネル４０お
よび４１に接続するゲートは参照番号５１ないし５８で
それぞれ示されている組に分割されている。

各組を表わすプロツクは転送されるビツトの順序番号を
つけられている。同様に、演算回路網の出力はゲートの
組６０ないし６３を介して収集チヤンネル５９に接続さ
れている。演算回路網の出力はアンドゲート６４ないし
６７を通して解読器６８にも接続され、この解読器６８
は動作可能化されたゲートに対応するビツトの組に対し
てだけ特定の出力コード、例えば「全てＯ」または「全
て１」のコードに応答する。解読器の出力の信号ＮＺ２
は「検証済み条件」の信号であり、これは必要なときに
動作回路網により遂行された動作を適当な検査に供する
のに用いられる。動作回路網は好ましくは集積回路技術
を用いて公知の電気回路により構成される。

このような動作回路網の詳細な説明は電子計算機の設計
に関し入手できる広く知られた文献に見ることができ、
それらのうちにはマクグロウ・ビルにより発行されたア
ール・エス・レズレイ著の「デイジタル計算機および制
御技術」第４部の権威ある文献を引用することができる
。加うるに、本出願人により１９７３年７月１０田こ出
願されたイタリヤ特許出願２６３９７Ａ／１９７３（対
応日本国出願：特願昭４９一７８６１５）は、演算回路
網が機能的に独立の種種の回路網からなるようになつて
いる特定の実施例を示し、更に詳細に知りたければこの
出願を参照すればよい。

演算回路網は一般に下記の型の演算を遂行せねばならな
い。

すなわち、２進法または１０進法の演算、論理積、論理
和、排外的論理オζ比較などの論理操作、データシフト
演算、１単位以上の増分または減少分の付加である。必
要な演算の型は制御装置から受信されるマイクロ指令の
組７０により定められる。

演算部分の説明を完全ならしめるため、収集チヤンネル
５９はチヤンネル４５に接続されていること、従つて、
演算回路網３５により遂行された演算の結果として収集
チヤンネル５９に存在するデータはバンク３３の適当な
１つのレジスタに転送されて記録され、そしてそこれら
レジスタＡに送られ、次いで、必要な場合は主記憶装置
に記録するためまたはチヤンネル６９およびゲートの組
８４を通して外部周辺装置に転送するためバンク３４に
送られることを注日すべきである。

チヤンネル６９は主記憶装置に接続されている（第３図
）。ゲートの組８４の出力にあるチヤンネル８５は情報
の交換を制御する制御回路網により計算機から周辺装置
へ情報を転送するためのものであり、その説明は本発明
の理解と無関係である。演算部分は分配チヤンネル４０
および４４を収集チヤンネル５９に直接接続するためゲ
ートの組８７および８８により制御される２つの側路チ
ヤンネル８３および８６も有する。

加うるに、図示されていない多数のフリツプフロツプが
設けられてけた上げ入力およびけた上げ出力、および特
別化された解読器により行われた検査の結果などの特定
の条件を記録する。

「主記憶装置部分」 第３図は計算機の記憶装置部分のプロツクダイヤグラム
を示す。

実質上、記憶装置部分は、１８ビツトの並列形式を有す
る例えば磁心記憶装置からなる主記憶装置１２２、アド
レツシングレジスタＳＩｌデータレジスタＤＩおよび多
数の通信チヤンネルからなる。

アドレツシングレジスタＳｌはチヤンネル４０（第２お
よび３図）からアンドゲートの組１２４を通してレジス
タＡに記憶されているコード化情報を受ける。レジスタ
Ａは前述したように第２図に示された動作部分に含まれ
ている。レジスタＳＩは予知される最大記憶容量と適合
する容量を有する。例えば、１８ビツト位置を有するレ
ジスタは約２５６０００の記憶位置をアドレスすること
ができ、そしてこれは上述した計算機の並列型式と適合
する。

記憶装置に書込まれるべきデータはアンドゲートの組１
２５により制御されるチヤンネル６９を通してレジスタ
ＤＩに転送され、前述したように演算部分のレジスタＢ
から供給される。

レジスタＤＩに記録されたデータはチヤンネル１２３を
通してアドレスされた記憶位置に書込まれる。

主記憶装置から読出されたデータはチヤンネル１２７に
送られ、そしてゲートの組１２６を通してレジスタＤに
入れられ、そしてそこからチヤンネル１２８を通して既
に演算部分の説明で述べたレジスタＢに供給される。

ゲートの組１３４により制御されるレジスタ５の出力に
ある付加的なチヤンネル１２９は主記憶装置をアドレス
するのに設けられている。

このチヤンネルを通してマイクロ命令アドレスがレジス
タＳＩに入れられ、ＲＯＳ（記憶装置２）位置の代りに
主記憶装置の位置をアドレスするのを可能ならしめる。
レジスタＤＩの出力はチヤンネル１２８を介してレジス
タＢに接続されていると共にチヤンネル２９およびゲー
トの組２８を介してレジスタ２７（第１図）に接続され
、それ故レジスタＤＩの内容は制御装置によりマイクロ
命令として用いられ得る。

云い換えれば、これは主記憶装置から制御装置への情報
の直接の交換および制御装置から主記憶装置へのアドレ
スの直接の交換を行えるようにする。

これは従来はなし得なかつたことであり、その理由は制
御装置は情報の交換を行うゲートの組の制御のためにの
み動作させられたからである。「ハードウエア順序回路
」計算機の構造を一般的に説明したので、ここでハード
ウエア順序回路および関連した回路の実施例を更に詳細
に調べることが可能である。

第４図は第１図のハードウエア順序回路の好適な実施例
を示す。

これは実質上２つの相互接続されたフリツプフロツプ２
０１および２２２からなる。レジスタ５と並列的に関連
するフリツプフロツプ２４には、読出されるべきマイク
ロ命令がどこにあるか（ＲＯＳ２かまたは主記憶装置１
２２か）を指定するビツトがロードされる。

すなわち、アンドゲート９′，１０′および導線８７に
接続された入力２０２から指定ビツトがマイクロ指令Ｃ
Ｔｌに応答してロードされる。アンドゲート９′を介す
る場合は、チヤンネル１９の特定ビツト位置を通つてレ
ジスタバンク３３（レジスタＡ）から指定ビツトが供給
される。アンドゲート１０／を介する場合は、チヤンネ
ル１８の付加的特定ビツト位置を通つてレジスタ３から
指定ビツトが供給される。導線ざを介する場合は、コン
ソールから指定ビツトが供給される。フリツプフロツプ
２４の直接出力導線２０３は２入力型アンドゲート２０
４の入力、ワンシヨツト回路２０５の入力、インバータ
２０６の入力、および、ハードウエア順序回路の出力２
１１ないし２１４を附勢するアンドゲート２０７ないし
２１０の入力に接続されている。

ワンシヨツト回路２０５の出力はフリツプフロツプ２０
１および２２２のりセツトの入力に接続されている。イ
ンバータ２０６の出力は記憶装置（ＲＯＳ）２からレジ
スタ（ＲＯＳ）３へ信号を入れるのを制御するゲートの
組１６（第４図）の制御入力２７２に接続されている。
クロツクパルスＴ２を受ける第２の入力を有するアンド
ゲート２０４の出力はフリツプフロツプ２０１のクロツ
ク入力を制御する。

機械サイクルの初めに、適正なマイクロ命令だけに応答
して発生されるマイクロ指令ＣＴｌがフリツプフロツプ
２４へ信号を入れるのを可能ならしめ、そしてこのフリ
ツプフロツプの内容が２進法の「１」であるときには、
導線２０３の２進レベルはレベル「１」に切換るかまた
はレベル目」に留まり、そしてインバータ２０６を通し
てゲートの組１６を禁止する。

このようにして記憶装置２はアドレスされたマイクロ命
令をレジスタ３に入れるのを妨げられる。

同時に、効果的に導線２０３の２進レベルが「Ｏ］から
「１」に切換る場合、すなわち、ＲＯＳアドレスがマイ
クロ命令主記憶装置アドレスにより置き換えられる場合
、ワンシヨツト回路２０５に加えられた信号の立上り縁
部はそれをトリカーし、その結果それは短かいパルスを
発生し、これはフリツプフロツプ２０１および２２２を
りセツトする。ワンシヨツト回路２０５による両フリツ
プフロツプ２０１および２２２の同時的りセツトは、マ
イクロ命令の読出されねばならない支持部が効果的に変
えられたときにだけ、更に具体的には、フリツプフロツ
プ２４をりセツト状態におきその出力を「Ｏ」レベルに
おくＲＯＳマイクロ命令からフリツプフロツプ２４をセ
ツト状態におきその出力を「１」レベルにおく主記憶装
置に記憶されたマイクロ命令に制御が切換えられたとき
生じることを注意すべきである。

事実、ワンシヨツト回路２０５がその入力にそれをトリ
カーする立上り縁部を受けるのは支持部の実効的な変更
がある情況においてだけである。

同時に、クロツクパルスＴ２はアンドゲート２０４を通
してフリツプフロツプ２０１のクロツク入力に転送され
るが、しかしながら、このフリツプフロツプの状態を変
えず、なぜならこのパルスはりセツト信号が既に存在す
るとき到達するからである。りセツト信号の持続時間は
クロツクパルスよりも適当に長く、それを範囲に含む。
フリツプフロツプ２０１および２０２の両方がりセツト
状態にあるので、それぞれの反転出力２１５および２１
７は２進レベル［１」にあり、直接出力２１６および２
１８はレベル「Ｏ」にある。従つて、出力２１５および
２１７および導線２０３に接続された入力を有しかつこ
れらの入力の全てがレベル「１」にあるアンドゲート２
０７はその出力をレベル「１」に切換える。第４図から
、遂に、アンドゲート２０８，２０９，２１０の出力は
レベル「Ｏ」に留まることが容易に知られる。

導線２１１に存在する信号は論理回路網４Ａに供給され
て多数のマイクロ指令を発生させる。図面に詳細には示
されていない論理回路網４Ａは実質上複数のオアゲート
からなりそして回路網４および導線２１１ないし２１４
から受信された信号に応答してマイクロ指令を発生させ
る。

導線２１１の信号に応答して発生されたマイクロ指令は
主記憶装置のアドレスのうちレジスタ５により指定され
たアドレスの読出しを制御する。これは、具体的には、
このようにして発生されたマイクロ指令がゲートの組１
３４（第３図）を動作可能化して、レジスタ５の内容を
レジスタＳＩに入れること、記憶装置を読出すための付
加的なマイクロ指令が発生されること、およびもう１つ
のマイクロ指令がゲートの組１２６を動作可能化して記
憶装置から読出されたデータをレジスタＤＩに入れるこ
とを意味する。

この時点で、記憶装置読出しサイクルは単一の機械サイ
クルと一致する必要はなく、より長くて例えば２機械サ
イクルであつてもよいことを注目するのに好都合である
。

従つて、基本的機械サイクル中には記憶装置のアドレツ
シングだけが行われ、これに対して、ゲートの組１２６
を動作可能化するマイクロ指令は次のサイクルに発生さ
れる。次のサイクルにおいて、フリツプフ礪ンプ２４の
状態はマイクロ指令ＣＴｌが発生されないという理由で
変えられない。アンドゲート２０４を通してフリツプフ
ロツプ２０１に送られたクロツクパルスＴ２はこのフリ
ツプフロツプをセツトし、この間フリツプフロツプ２２
２はりセツト状態に留まる。第４図からレベル「１」の
信号が導線２１２に現われ、導線２１１，２１３，２１
４は「Ｏ」レベルに留まることが明らかに知られる。

導線２１２の信号は異なる目的、すなわちゲートの組２
８（第１図）を動作可能化して情報をレジスタＤＩから
チヤンネル２９を通してレジスタ２７に転送するため他
のマイクロ指令を発生する。

必要な場合、ゲート２８の動作可能化にはその段階内に
おいてゲートの組１２６の動作可能化が先行させられる
。次の機械サイクルの初めにおいて、タロツクパルスＴ
２はハードウエア順序回路を進ませてフリツプフロツプ
２０１をりセツトしそしてフリツプフロツプ２２２をセ
ツトする。第４図から導線２１３にレベル「１」の信号
が現われることが知られよう。このようにして新しいマ
イクロ指令の組が発生され、これは前に主記憶装置から
読出されて今はレジスタ２７に記憶されているマイクロ
命令のレジスタ３への記入を制御する。

主記憶装置から読出されたマイクロ命令はこのようにし
てこの機械サイクル中に実行される。

同じマイクロ命令は、更に、次のマイクロ命令．を読出
すためにアドレスを更新するのに必要な情報を供給し、
そしてこのためマイクロ指令を発生する。例えば、アド
レス１だけ増す必要がある場合、適当に整時されたマイ
クロ指令が発生され、これ．はゲートの組１３（第１図
）を動作可能化してレジスタ５に記録されたアドレスを
レジスタ６に入れ、これはゲートの組１４を動作可能化
してレジスタ６に記録されたアドレスを計数回路網７を
通して転送し、この回路網をしてアドレスに１とい・う
量を加算し、そしてこれは最終的にゲートの組１１を動
作可能化してチヤンネル１７を通しレジスタ５内にこの
更新されたアドレスを再び転送する。

このマイクロ命令の制御の下に実行される動作は１機械
サイクルを必要とする。

この場合機械サイクルの終りにこのマイクロ命令により
発生されるクロツク整時されたマイクロ指令はフリツプ
フロツプ２０１をセツトし、これに対し、フリツプフロ
ツプ２２２は既にセツト状態にある。新しい機械サイク
ルの初めに生ずるすぐ後に続くクロツクパルスＴ２は後
に両フリツプフロツプをりセツトする。この時点でハー
ドウエア順序回路は前述したのと同じ状態にあり、そし
てフリツプフロツプが常にセツト状態にあるときはそれ
は、主記憶装置からレジスタ５に含まれかつ前の機械サ
イクルにより更新されたアドレスにおいて次のマイクロ
命令を読出す動作を開始させる。

逆に、遂行されるべき動作が記憶装置読出しの場合に生
ずるように１機械サイクルより多いサイクル、例えば２
機械サイクルを必要とするときは、フリツプフロツプ２
０１をセツトするマイクロ指令は発せられず、ハードウ
エア順序回路は順次的に進まされる。

事実、次の機械サイクルの初めにクロツクパルスＴ２が
フリツプフロツプ２０１をセツトし、これに対し、フリ
ツプフロツプ２２２は既にセツト状態にある。

第４図に示された接続からレベル「１」の信号が導線２
１４に現われることが容易に知られる。従つて新しい組
のマイクロ指令が発生され、これは動作の完結を制御し
、例えば主記憶装置から読出されたデータをレジスタＤ
に入れ、そしてそこからチヤンネル１２８およびゲート
の組４６を通してバンク３４の適当なレジスタに入れる
のを可能ならしめる。

必要な場合、レジスタ３４に入れられたデータを同じ機
械サイクル中にチヤンネル４４、チヤンネル８３、ゲー
トの組８７、チヤンネル５９、チヤンネル４５およびゲ
ートの組３８を通してバンク３３の１つのレジスタに入
れることができる。

次の機械サイクルでクロツクパルスＴ２が到達した時点
でフリツプフロツプ２０１および２２２はりセツト状態
になり、それ故、フリツプフロツプ２４がまだセツト状
態にあるときにはハードウエア順序回路の介入が繰返さ
れ、この場合にはレジスタ５に含まれている更新された
アドレスを用いそして主記憶装置から次の命令を読出す
。このようにして、一連のマイクロ命令の実行はたとえ
それらが主記憶装置に記録されているときでも可能なら
しめられる。更に注目されることは、主記憶装置に記録
されているマイクロ命令は記憶装置（ＲＯＳ）２に記録
されているマイクロ命令と同じ型式を有することである
。

主記憶装置に記録されたマイクロ命令の実行は、勿論、
より長い実行時間を必要とし、なぜなら各マイクロ命令
の実行段階は常に少くとも１機械サイクルを必要とする
（本例では２機械サイクル）マイクロ命令の呼出し段階
を先行させていなければならないからである。

この制限があるにもかかわらず、本発明は特に便利であ
り、なぜなら本発明はマイクロプログラム計算機に実用
上無制限の数のマイクロ命令を与えるのを可能ならしめ
るからである。

適当なプログラムにより、磁気テープ、デイスク、穿孔
カード、または計算機に接続された周辺装置により処理
される任意の型の支持手段に前もつて記憶された任意の
希望するマイクロプログラムを別の用途のため随意に主
記憶装置に入れることができることは明らかである。

ここで、記憶装置２に記録された一連のマイク口命令か
ら主記憶装置に記録された一連のマイク口命令へ移る方
法およびその逆に移る方法、すなわち、アリツプフロツ
プ２４を効果的にセツトおよびりセツト状態におく方法
の説明が残つている。

これは飛越しマイクロ命令により容易に得られ，る。云
い換えれば、記憶装置２に記録されていると仮定するこ
とのできる１つのマイタロ命令がマイクロ命令の新しい
アドレスおよびそれを含む支持部を指定する。例えば、
マイクロ命令の型式は下記のようなものである。

ビツト０−３ニフアンクシヨンコード。

これらのビツトはゲート１０および１０′を制御するマ
イクロ指令を発生するのに用いられる。ビツト４−マイ
クロ命令の支持部。

これはアト・レスされたマイクロ命令が記憶装置２に記
録されているか或いは主記憶装置に記録されているかを
指定する。ビツト５−１８ニマイクロ命令アドレス。

これらのビツトはマイクロ命令のアドレスを指定する。
アドレスビツトが記憶装置２または主記憶装置の記憶位
置の全てをアドレスするのを可能ならしめる必要はなく
、単にそれらのいくつかだけをアドレスするのを可能な
らしめればよい。ビツトＯ−３により発生されたマイク
ロ指令により、ビツト４はフリツプフロツプ２４に記録
され、ビツト５ないし１８はレジスタ５の一部に記録さ
れる。

次の機械サイクル中にフリツプフロツプ２４の内容に従
つてハードウエア順序回路により記憶装置２がアドレス
されるか或いは主記憶装置から次のマイクロ命令を読出
す動作が開始される。

この飛越しマイクロ命令を主記憶装置に含ませることも
でき、従つて主記憶装置から記憶装置２または主記憶装
置のもう１つのアドレスを照合できることは明らかであ
る。上述した動作によるマイクロ命令支持部からもう１
つのものへの移り換りは非常に迅速であるが幾分融通性
がなく、なぜなら主記憶装置と飛越しマイタロ命令との
間に直接的照合が確立されるからである。

云い換えれば、どのマイクロプログラムおよび一連のマ
イクロプログラムが主記憶装置に記録されているかおよ
びそれらがどこに位置しているか、すなわちどれがそれ
らの有効的アドレスであるかを前もつて知る必要がある
。これは主記憶装置内の情報の組織を厄介で融通性のな
いものにする。

従つて、主記憶装置に記録されたマイクロ命令が読出さ
れたとき、それをパラメータまたは間接的な形でアドレ
スするのが便利である。

この場合、飛越し命令により供給されるアドレスは直接
には用いられずに、これはバンク３３の１つのレジスタ
のアドレス（そこでは必要なマイクロ命令の実効アドレ
スが生じる）、および勿論のこととしてこのマイクロ命
令の支持部（主記憶装置または記憶装置２）を指定する
情報を供給する。

この場合、飛越しマイクロ命令には主記憶装置のアドレ
スのうちバンク３３の前記予め定めたレジスタに記録さ
れている予め定めたアドレスから読出しを行うための１
つのマイクロ命令または一連のマイクロ命令が先行して
いる。

この内容は読出されるべきマイクロプログラムの実効ア
ドレスである。

この読出されたマイクロ命令（またはこの一連のマイク
ロ命令）の次に続くマイクロ命令は正しい飛越しマイク
ロ命令であり、これはレジスタ５に入れられるべきアド
レスおよびフリツプフロツプ２４に入れられるべきビツ
トがバンク３３の前記予め定めたレジスタから読出され
てゲート９および９′を通して入れられねばならないこ
とを指定する。

記憶装置２に書込まれるべき情報は「時間的に先のもの
として」記憶装置２という支持部から主記憶装置という
支持部への移り換りの可能性を予知することができるが
、このような情報に「時間的に後のもの」を導入するこ
とも可能である。

実際上、記憶装置２は普通は複数のモジユール要素によ
り構成され、減らされた数の記憶装置に対してそれぞれ
１つずつモジユール要素が設けられ、容易に交換可能で
ある。マイクロプログラムの区分が拡張されるべきとき
は、その区分を含むモジユール要素を特定のマイクロ命
令を含むもう１つの要素で置き換えることが可能である
。上述した特定のもの地位をゆするために取り除かれる
シーケンスのマイクロ命令はマイクロプログラム区分の
拡張部を構成するものと共に主記憶装置に記録される。
異なるマイクロプログラムの連結のためこれが可能でな
い場合、上述の特定したマイクロ命令（記憶装置読出し
、および飛越し）はモジユール要素の空間位置に割当て
られ、そしてこのモジユール要素内の補助的飛越しマイ
クロ命令によりそれらを呼出す。

また、この場合、モジユール要素の置き換えは必要な結
果を得られるようにする。

【図面の簡単な説明】

第１図は本発明によるマイクロプログラム計算機の匍脚
装置の概略プロツクダイヤグラム、第２図はこのマイク
ロプログラム計算機の動作部分の概略プロツクダイヤグ
ラム、第３図は主記憶装置部分の概略プロツクダイヤグ
ラム、第４図は本発明による順序回路の好適な形態を示
す図で、図中、１は制御装置、２はクロツク装置、２は
読出専用記憶装置（ＲＯＳ）、３は出力レジスタ（ＲＯ
Ｒ）、４は解読器、４Ａは指令発生回路網、５はＲＯＳ
アドレスレジスタ（ＲＯＳＡＲ）、６は補助レジスタ（
ＲＯＳＡＲＩ）．７は計数装置、９はアンドゲート、２
０はタロツク回路、２１はクロツク回路網、２４はフリ
ツプフロツプ、２５はハードウエア順序回路、２７は補
助レジスタ、３３および３４はレジスタバンク、Ａはレ
ジスタ、３５は動作回路網、６８は解読器、ＳＩはアド
レツシングレジスタ、ＤＩはデータレジスタ、１２２は
主記憶装置、２０１および２２２はフリツプフロツプ、
２０４はアンドゲート、２０５はワンシヨツト回路、２
０６はインバータを示す。

Claims (1)

1. 【特許請求の範囲】 １ 主記憶装置、主記憶装置アドレッシングレジスタ、
   主記憶装置出力レジスタ、および複数のワーキングレジ
   スタを有する計算機にあつて、マイクロプログラム記憶
   装置と前記主記憶装置とに記録されたマイクロ命令を読
   出すためのマイクロプログラム化された制御装置におい
   て、マイクロプログラム記憶装置と、 マイクロプログラムアドレッシングレジスタと、前記マ
   イクロプログラム記憶装置から読出されたマイクロ命令
   を記憶するためのマイクロ命令レジスタと、前記マイク
   ロ命令レジスタに記憶されたマイクロ命令を解読して一
   連のマイクロ指令を発生するための解読器と、前記マイ
   クロプログラムアドレッシングレジスタと並列的に関連
   し、実行中の特定マイクロ命令により特定のマイクロ指
   令が発生されたとき、アドレスされたマイクロ命令とそ
   の後続マイクロ命令とが記憶されている記憶装置を指定
   する情報をロードする関連レジスタと、前記マイクロプ
   ログラムアドレッシングレジスタから前記マイクロプロ
   グラム記憶装置に至る第１のアドレッシングチャンネル
   と、前記マイクロプログラムアドレッシングレジスタか
   ら前記主記憶装置アドレッシングレジスタに至る第２の
   アドレッシングチャンネルと、前記マイクロプログラム
   記憶装置から前記マイクロ命令レジスタに至る第１の出
   力チャンネルと、前記主記憶装置出力レジスタから前記
   マイクロ命令レジスタに至る第２の出力チャンネルと、
   前記関連レジスタによつて作動され、前記チャンネル群
   を選択的に可能化および禁止化するための連続的な複数
   のマイクロ指令組を発生する論理的順序回路と、を具備
   する制御装置。