JPS5830608B2 - マイクロプログラムケイサンキ - Google Patents

Description

【発明の詳細な説明】 本発明は制御装置を管理するためのプログラムを形成す
る一組のマイクロ命令の制御の下に種々の動作が遂行さ
れるようになったマイクロプログラム計算機に関する。

マイクロプログラム計算機においては、フォートランと
かコボルなどの高レベルの言語でプログラマ−により普
通書込まれるものの型のいわゆるマイクロ命令は多数の
機械命令を予め定めた順序で遂行することを必要とする
。

各機械命令は一般に読出専用記憶装置であるマイクロプ
ログラム記憶装置に含まれた一連のマイクロ命令により
実行される。

この型の計算機組織は計算機に対し与えられる機械命令
が限られた数でありそして予め定めた組のマイクロプロ
グラムまたはマイクロプログラム記憶装置に含まれてい
る予め定めた組のマイクロ命令に厳格に相関させられね
ばならないという欠点を有する。

マイクロフログラム記憶装置に含まれた一組のマイクロ
プログラムにより遂行される機械命令の組は計算機のい
わゆる「内部デコー（ＩｎｔｅｒｉｏｒＤｅｃｏｒ ）
Ｊ 、すなわち、考察中の特定の計算機で実行可能な
機械命令の組合せ」を構成する。

マイクロ命令の付加または変更はマイクロプログラム計
算機内においてこれらのマイクロ命令を記録する読出専
用記憶装置の付加または変更を必要とする。

これは計算機の「内部デコー」を拡張するのを困難で面
倒にする。

１９７３年９月２６日に本出願人により出願されたイタ
リヤ特許出願２９３８６Ａ／７３（対応日本出願が１９
７４年９月２５日に出願されている）において、マイク
ロプログラミング記憶装置および計算機の主またはワー
キング記憶装置の両方からマイクロプログラムを呼戻す
ことができるようになったマイクロプログラム計算機が
記載されている。

上記のものは前もっては予知されない機械命令を実行す
ることのできる新しいマイクロプログラムの付加を可能
ならしめる。

しかしながら、これは問題を完全には解決せず、なぜな
らいかにして各機械命令をマイクロプログラムと相関さ
せるかを定める必要があるからである。

機械命令はオペレーションコード、演算数のアドレスお
よびそれらの長さなどの一組の情報からなることは知ら
れている。

各機械命令に対して異ナルファンクションまたはオペレ
ーションコードは遂行されるべきオペレーションが何で
あるかを指定する。

オペレーションコードは機械命令の実行を達成するマイ
クロプログラムアドレスを供給するため解読装置により
用いられ得る。

従って、新しいマイクロ命令の付加は付加的な機械命令
の実行を達成する新しいマイクロプログラムのアドレス
を供給するため新しい解読器の変更または付加を必要と
する。

上に指摘した不利を克服するために、本発明は「許可さ
れた機械命令」および「禁止された機械命令」を識別し
、マイクロプログラミング記憶装置に含まれたマイクロ
プログラムにより「許可された機械命令」を実行し、場
合によってはマイクロプログラミングルーチンにより「
禁止された機械命令」のうちでい（つかの「付加的機械
命令」および全てを識別し、そして主記憶装置に入れら
れた付加的マイクロフログラムによりこのような付加的
機械命令を実行するようになった計算機の動作装置を制
御するための改良された装置を提供する。

優利に時間の損失を避けるため、「許可された機械命令
」対「禁止された機械命令」の予備的確認がオペレーシ
ョンコードを変換する補助的記憶装置により遂行されそ
してマイクロプログラミングルーチンによる検査は「禁
止された命令」が識別された場合にだけ遂行される。

更に、優利に時間の損失を避けるため、付加的機械命令
確認に対するマイクロプログラミングルーチンはこのよ
うな予備的検査の結果が肯定のものである場合にだけ付
加的機械命令が企図されてこれらのルーチンが完全に遂
行されることを迅速に検証するためマイクロプログラム
の第■の部分を含む。

本発明の詳細な説明に進む前に上記の概念を明確にする
のが好都合である。

知られているように、機械命令は一般にオペレーション
コードまたはファンクションコードと共に演算の行われ
るべきデータの位置に関する情報および究極的な付加的
情報を含む。

機械的命令は関係するデータの量に従って比較的に長い
かまたは比較的に短い。

しかしながら、単一の計算機で用いられるオペレーショ
ンコードの全ては同じ長さを有する。

オペレーションコードは一般に命令の型および遂行され
るべきオペレーションの型を指示スる。

−たびオペレーションコードの長さが定められてしまえ
ば、成る数の異なるオペレーションコードおよび関連し
た機械命令をもつことができる。

しかしながら、計算機では、計算機がマイクロプログラ
ミング装置を設けられる対象となる機械命令を特徴づけ
るのに成る数のビットで表わし得るオペレーションコー
ドの全ては有効に用いられずに、一般にはそれらの一部
だけが用いられる。

最初のものは「許可された」オペレーションコードとし
て定義されそして関連した命令は「許可された」命令と
して定義される。

他のビット組合せは「禁示された」または「不法の１も
のとして定義されるオペレーションコードを特徴づける
。

主記憶装置を支持部として用いてマイクロプログラムの
数を増すことができる場合、機械命令の数を増すことが
できる。

付加的機械命令は「禁止された」または「不法の」オペ
レーションコードにより特徴づけられる。

このような「不法の」オペレーションコードは確認され
ねばならず、そしてそれらが付加的機械命令に関係して
いる場合適当なマイクロプログラムを呼戻さなければな
らない。

本発明の１つの好ましい特徴によれば、補助記憶装置は
各「許可された」オペレーションコードに対応する「許
可された」ディジタル単語を記憶すると共に「禁止され
た」オペレーションコードに対応する少くとも１つの「
禁止された」デイジタル単語を記憶する。

オペレーションコードに対する返答として、対応するデ
ィジタル単語が前記補助記憶装置から読出される。

情報の含まされた部分のうち異なる部分において各ディ
ジタル単語はこの単語に関連したオペレーションコード
が許可または禁止される。

本発明のもう１つの特徴によれば、禁止されたディジタ
ル単語に含まれた情報は「除外ルーチン」と呼ぶことに
するマイクロプログラミングルーチンを要求する。

このようなルーチンはそれを呼戻した理由の全てを前も
って決定する。

この介入に対する理由が「禁止されたファンクションコ
ード」の提示によるものであることが明らかならしめら
れた場合、このルーチンは成る特権を与えられた主記憶
装置位置の内容を考える。

このような特権を与えられた主記憶装置位置には禁止さ
れた機械命令の実行を可能ならしめる成るマイクロプロ
グラムが主記憶装置に付加されたか否かを指定する情報
が記憶される。

このような機械命令は「付加された」命令として定義さ
れ、関連したファンクションコードは「付加された」フ
ァンクションコードとして定義される。

付加されたコードが存在しない場合、導入されたコード
はいずれの場合でも禁止されたものとして考えられそし
てマイクロプログラミングルーチンは必要な機械命令の
実行が不可能なことを使用者に対して指摘する監視プロ
グラムの介入を必要とする。

付加されたコードが存在する場合、検査中のファンクシ
ョンコードが付加されたものの１つであることがあり得
、マイクロプログラミングルーチンは別のマイクロプロ
グラミングルーチンを呼戻す。

この最後のものは主記憶装置内に置くことができ、そし
て付加されたコードの確認およびその実行を達成する。

導入されたコードが付加されたもののうちで知られない
場合、上記別のマイクロプログラミングルーチンも必要
な機械命令の実行が不可能なことを使用者に対して指摘
する監視プログラムの介入を要求する。

このようにして、計算機の内部デコーの拡張がそれに対
する何らの物理的変更を必要とすることなしに可能なら
しめられる。

以下図面を参照しながら本発明を説明する。

本発明の好ましい実施例は機能的に云って下記のように
分割され得る回路を含む。

タイミング装置 マイクロプログラム化された制御装置 動作装置 ワーキング記憶装置 説明を明確ならしめるため、まず最初にタイミング装置
を考察するのが便利である。

第１図はこのようなタイミング装置の概略ブロックダイ
ヤグラムを示す。

これは実質上クロック回路２０とクロック回路網２１と
からなる。

クロック回路２０は好都合には中間タップを有する遅延
線からなり、これは順次的なりロックパルスを循環的に
発生するため外部起動信号またはこの遅延線の端末部に
よりトリガーされるワンショット回路により給電される
。

別の方法として、基本周波数を発生するため高周波発振
器を使用し、これから一連のクロックパルスを分周器を
用いて得る方法が知られている。

クロック回路の動作は各サイクルの終りに「停止」端子
に加えられる指令により中断される。

クロックパルスのいくつかは出力導線Ｔ１．Ｔ２゜Ｔ３
・・・・・・・・・・・・ＴＮを介して計算機の異なる
複数の点に加えられ、そこでこれらは予め定めたアンド
ゲートの動作可能化を循環的に制御する。

他のクロックパルスＴＣ１，ＴＣ２，・・・・・・・・
・・・・ＴＣｎがクロック装置の一部であるクロック回
路網２１に加えられる。

クロック回路網は制御装置から複数のマイクロ指令を受
け、そして複数のアンドゲート、および必要な場合は複
数のフリップフロップにより、クロックパルスＴＣ１な
いしＴＣｎの制御の下に、適当に整時されかつ適当な持
続時間ＴＣ１ないしＴＣｎを有する一連のマイクロ指令
を供給し、これらのマイクロ指令は図示されていない適
当な制御回路により制御装置、動作部分および記憶部を
含む計算機の適当な複数の点に分配される。

第２，３，４図において、普通は円により表わされてい
る条件づげ要素の入力につげられている矢印は特に別の
ように指定されない場合クロックパルスＴ１ ないしＴ
Ｎまたはクロック整時されたマイクロ指令ＣＴ１ないし
ＣＴＮが矢印により示された接続線を通して供給される
。

クロックパルスとクロック整時されたマイクロ指令との
間の差異は、クロックパルスはクロック装置の各サイク
ル（機械サイクル）において無条件に供給され、これに
対して、クロック整時された指令は対応するマイクロ指
令Ｃ１ないしＣが存在する機械サイクルにおいてだけ供
給される点にある。

第２図は計算機の制御装置を示す。

この制御装置は実質上読出専用記憶装置ＲＯ３で構成さ
れてよいマイクロプログラムメモリ２と、この記憶装置
に対する出力レジスタ（ＲＯＲ（読出専用レジスタ）と
記す）３と、解読器４と、ＲＯＳアドレスレジスタ（Ｒ
Ｏ８ＡＲと記す）５と、ＲＯＳアドレスを記憶するため
の補助レジスタ（ＲＯ８ＡＲＩと記す）６と、ＲＯＳア
ドレスに増分を付加するための計数装置７とからなる。

記憶装置２は、計算機の動作を制御しかつ基本的機械命
令により読出されるマイクロプログラムの形に組織され
た例えば１８ビツトを有するマイクロ単語を含むように
設計されている。

円９ないし１６はアンドゲートの組を表わし、これらの
アンドゲートの組はそれらに関連した接続線への信号の
転送を制御する。

各組は前述したようにクロックパルスＴｉ またはクロ
ック整時すれたマイクロ指令ＣＴｊにより制御される。

各組は、１本の線により表わされかつ以後「チャンネル
」と呼ぶことにする一組の導線の複数の信号をその入力
に受けかつ動作可能化されたときこれらの信号をその出
力に解放する。

２進形で予め定めたＲＯＳアドレスを表わす一組の信号
がどのアンドゲートの組によっても条件づげられないチ
ャンネル８に送られる。

計算機の動作を開始するため、このアドレスは、例えば
制御コンソールで適当なスイッチをプリセットしそして
「起動」ボタンを押して導線「起動」を通しクロック装
置の動作を開始することによってこのチャンネルに入れ
られる。

このようにしてチャンネル８に存在するアドレスはレジ
スタ５に入れられ、そしてアンドゲートの組１２がクロ
ックパルスにより動作可能可されるや否や記憶装置（Ｒ
Ｏ８）２がア、ドレスされ、１つのマイクロ単語が読出
され、そしてゲートの組１６を通してレジスタ３に入れ
られる。

今はレジスタ３の出力導線に存在する同じマイクロ単語
は解読器４により解読され、解読された信号はオアゲー
トの回路網４Ａを通してクロック回路網に転送され、そ
してそこからクロック整時されたクロック指令として出
てくる。

レジスタ５に含まれたＲＯＳアドレスは種々の方法で更
新され得る。

まず第１に、これをアンドゲートの組１３を通してレジ
スタ６に入れ、そしてそこから動作可能化されたアンド
ゲートの組１４を通して増分付加回路網７に供給し、そ
こでそれを例えば１だげ増すことができる。

更新されたアドレスは次いでチャンネル１７およびアン
ドゲートの組１１を通してレジスタ５に再び入れられる
。

別の方法として、このアドレスをレジスタ３に記録され
たマイクロ単語に得られる成る適当な量にだげ増し、そ
してチャンネル１８およびゲート１５を通して増分付加
装置７に供給することができる。

もう１つの別の方法として、ＲＯ８の新しいアドレスを
ＲＯ８から読出されかつレジスタ３に含まされたマイク
ロ単語から得ることができる。

適当な数のビットをチャンネル１８およびゲート１０を
通してレジスタ５に転送することができる。

更に別のアドレッシングの可能性がゲートの組９により
制御されるチャンネル１９により与えられ、このゲート
の組９は第３図に示されたように計算機の動作部分に含
まれたい（つかのレジスタのうちの１つのレジスタであ
るレジスタＡの内容をレジスタ５に入れるのを可能なら
しめるものである。

前記レジスタの内容は後記の説明から知られるように動
作部分の他のレジスタまたは外部周辺装置のいずれかか
らおよび主記憶装置から発することができ、従って、Ｒ
Ｏ８は一般的に云って計算機内またはそれに接続された
任意の情報源によりアドレスすることができる。

上述した制御装置の並列型式は簡単に注目するに値する
。

ＲＯＳアドレスのビット長はアドレスされねばならない
ＲＯ８記憶装置位置の数により左右され、ＲＯ３から読
出されたマイクロ単語の長さと無関係である。

例えばＲＯＳアドレスは１５ビツトの長さを有し、従っ
て約３２０００の異なる記憶位置をアドレスすることが
できる。

これはＲＯＳアドレスを入れるのに用いられるチャンネ
ルの全てが１５本の導線を有することおよびレジスタ５
および６が１５のビットセルを有することを意味する。

他方、レジスタ３はマイクロ単語を形成するビットと同
数の個々のビット位置、例えば１８０ビット位置を有す
る。

これは、ＲＯＳアドレスがレジスタ３に含まれた１つの
マイクロ単語から得られる場合１８ビツトのうちの１５
ビツトだけがアドレスとして用いられてチャンネル１８
に転送されることを意味する。

本発明によれば、マイクロプログラム記憶装置（ＲＯ８
）２はマイクロプログラムの進展中主記憶装置からマイ
クロプログラムマイクロ命令を読出すという可能性と関
係する。

このため、マイクロ命令のアドレスと関連して、前記ア
ドレスがＲＯＳアドレスであるか主記憶装置アドレスで
あるかを指定するビットである２進情報が制御装置に供
給される。

このビットはレジスタ５に関係づけられたフリップフロ
ップ２４（第２図）に記憶される。

第２図から知られるように、このフリップフロップには
アンドゲート９１を通してチャンネル１９を形成するも
ののうちに含まれた導線に供給された１つのビットが入
れられる。

別の方法として、これに４チヤンネル１８およびアンド
ゲート１０′を通してレジスタ３に含まれたマイクロ命
令の特定のビットを入れることもできる。

更に、フリップフロップ２４の内容をコンソールキーに
より導線８′を通して入れることもできる。

フリップフロップ２４の記入モードは後述される。

主記憶装置からのマイクロ命令の読出しはそのアドレッ
シング、読出し、および転送を必要とし、従ってその動
作は多数の後読マイクロ命令により制御されねばならな
い。

これらのマイクロ命令は既に述べた制御装置の部分に適
当に接続されたハードウェア順序回路により発生される
。

第２図は本発明による制御装置全体のブロックダイヤグ
ラムを示し、従ってこれはノ・−ドウエア順序回路およ
びそれに関連した制御装置への接続線ならびに本発明を
有効ならしめるのに必要な変更を含む。

ハードウェア順序回路はブロック２５で示されている。

ハードウェア順序回路の好ましい実施例は１９７３年９
月２６日に本出願人により出願されたイタリヤ特許出願
２９３８７Ａ／７３（対応日本出願が１９７４年９月１
７日に出願されている）に記載されている。

この時点において、本発明の目的のためには、ハードウ
ェア順序回路は好都合には例えば２ビツト型２進計数器
から構成され得ることを注意すれば充分である。

ハードウェア順序回路は各機械サイクルにおいて適当な
入力導線２２に供給されるクロックパルスＴにより進ま
される。

しかしながら、クロックパルスはフリップフロップ２４
がセットされているとき、すなわちそれに含まれたピン
）Ｍ／Ｒが「１」のレベルにあるときにだけ効果を有す
る。

フリップフロップ２４の出力はハードウェア順序回路２
５に対する動作可能化信号として作用する。

ハードウェア順序回路内の各進展状態は出力導線３１に
一組の信号を発生する。

このような信号はゲートの組３２を通して論理回路網４
Ａに供給されて一組のマイクロ指令を発生し、これらの
マイクロ指令はタイミング装置に転送される。

このような整時されたマイクロ指令はマイクロ命令の文
字を有する成る情報の主記憶装置からの読出しを行う。

このような情報はチャンネル２９およびアンドゲートの
組２８を通して補助レジスタ（ＲＯＲＭと記される）２
７に再記録される。

レジスタ２７はゲートの組３０を通してレジスタ３０入
力導線にも接続され、従って単にアンドゲートの組３０
を動作可能化するだけでレジスタ２７に含まれた情報を
レジスタ３へ転送することが可能である。

主記憶装置から取り出された情報はレジスタ３に含まさ
れたとき、これは真にマイクロ命令として作用する。

論理回路４Ａはその最も簡単な形では複数のオア論理要
素またはゲートから構成され、そしてこれは解読回路網
４を通してのレジスタ３により発生されたマイクロ指令
のタイミング装置への転送、またはハードウェア順序回
路ならびに変換用補助記憶装置２０の出力導線により発
生されたマイクロ指令の転送を行うが、これについては
後述される。

フリップフロップ２４、ハードウェア順序回路２５、補
助レジスタ２７、および、動作部分および主記憶装置と
の図示された接続線は上記した特許出願に充分に連関さ
れているように主記憶装置に記憶されたマイクロプログ
ラムの取出しおよび実行を可能ならしめる。

ここで、許可されたオペレーションコードおよび禁止さ
れたオペレーションコードが管理される方法を考察する
必要がある。

本発明の好ましい実施例によれば、記憶装置２と小型の
変換用記憶装置２０が関連づげられる。

好ましくは、記憶装置２０は記憶装置２と同じ並列形式
を有し、そしてこれは同じ回路技術によりなされる。

従って、記憶装置２０に記憶されたマイクロ単語は長さ
が２０ビツトである。

記憶装置２０は例えば２５６の記憶位置を有し、各記憶
位置は長さが２０ビツトの変換用ディジタル単語を有す
る。

記憶装置２０内の変換用ディジタル単語は８ビツト型ア
ドレスレジスタ３５によりアドレスされる。

レジスタ５内に記憶された信号からの記憶装置２０のア
ドレッシングは整時されたマイクロ指令から作動される
ゲートの組３６を介して制御される。

これらの変換用ディジタル単語は機械命令の取出し段階
評よび実行段階中に用いられ、これらの段階はそれぞれ
取出しマイクロフログラムおよび実行マイクロプログラ
ムにより行われて記憶装置２に記憶されたマイクロ命令
を変更するための適当な制御を遂行すると共に機械命令
を実行するのに必要なマイクロプログラムのアドレスを
供給するための適当な制御を遂行する。

この目的のため、変換用ディジタル単語がゲートの組３
７および３８を通して解読回路網４Ａに供給される。

２つのゲート３７および３８は、変換用ディジタル単語
が複数の整時されたマイクロ指令の制御の下に全体的に
または部分的にそして以後の瞬間に供給されることを一
般的に示すため表わされている。

記憶装置２をアドレスするために変換用ディジタル単語
の少くとも一部をチャンネル３９およびゲートの組４０
を通してレジスタ５に入れることができる。

レジスタ３５には計算機のレジスタＢから送られた情報
がゲートの組４１を通して入れられる。

このレジスタＢは機械命令のオペレーションコードが入
れられるものである。

別の方法として、本発明のもう１つの特徴によれば、レ
ジスタ３５にチャンネル４２およびゲートの組４３を通
して変換用ディジタル単語からの情報を入れることがで
きる。

事実、最も一般的な方法では機械命令に関連した取出し
および実行を達成するのに必要な全ての情報を例えば２
０ビツトよりも大きい長さを有するただ１つの変換用デ
ィジタル単語に含ませるけれども、記憶装置２０の改良
された利用を達成するために、各情報を２つの変換用デ
ィジタル単語に分配するのが好ましい。

下記の説明からより一層明らかとなるように、各ディジ
タル単語の最初のビットは関連したファンクションコー
ドが許可されたコードであるか禁止されたコードである
かを示す。

このようなビットは導線４４およびオアゲート４５を通
して導線４６に転送される。

導線４６からこれは誤り信号発生論理回路、すなわち、
より一般的には例外信号発生論理回路（図示せず）に供
給される。

このビットが「０」にセットされたとき、これはオペレ
ーションコードが禁止されたものでありそして対応する
マイクロ命令が記憶装置２に存在するマイクロプログラ
ムにより実行され得ないことを意味する。

この例外信号はプログラム実行を停止または適当な手順
を開始する指示を計算機に対して供給する。

禁止されたディジタル単語の残りのビットの全ては禁止
されたオペレーションコードを翻訳する目的に対し用い
られない。

それらは消耗されてしまうであろう。

従って、許可されたオペレーションコードに対応する変
換用ディジタル単語に対しこのようなビットを関係づけ
そして１つの許可されたディジタル単語の成る数のビッ
トを用いて禁止されたディジタル単語をアドレスするこ
とによりこのようなビットを読出すのが便利であり、こ
のようにして許可されたディジタル単語の長さを拡張す
ることができる。

許可されたディジタル単語およびその拡張部分に属する
情報の全てを記憶するのに適している記憶装置２０の出
力に１つのレジスタを設けるのを避けるため、好ましく
はこの拡張部分に含まれた情報はマイクロプログラムの
第２の段階、例えば実行段階に関係させられ、そしてこ
のような第２の段階の初めにおいて記憶装置２０から読
出される。

第２の段階の初めに例外信号を発生するのを避けるため
最初のビットはマスクされねばならない。

記憶装置２０を読出すためにゲートの組３６を動作可能
化する整時されたマイクロ指令はセット指令をフリップ
フロップ４４に供給し、このフリップフロップの出力は
オアゲート４５０入力に接続されている。

第１の変換用ディジタル単語が読出されたとき、フリッ
プフロップ４７はセットされ、反転された出力は論理レ
ベルｒＯＪになる。

従って、オアゲート４５の出力は読出されたディジタル
単語の最初のビットの値によって左右される。

第２のマイクロ指令によりディジタル単語の拡張部分が
読出されたとき、フリップフロップ４７はリセットされ
、反転出力は「１」になる。

オアゲート４５の出力は「１」になるかまたは「１」に
留まり、そして読出された単語の最初のビットはマスク
される。

オペレーションロードの遂行に関係する制御装置１の動
作の一般的説明は下記の通りである。

基本的には制御装置は計算機に対するプログラム内で指
定された機械命令を実行する一組の命令を遂行する。

機械命令を遂行するため、機械命令のオペレーションコ
ードは記憶装置２に含まれたマイクロ７０グラムを用い
てゲートの組４１を通しレジスタ３５に入れられる。

レジスタ３５に記憶されたオペレーションコードは記憶
装置２０内の対応する２０ビット取出し変換用ディジタ
ル単語のアドレスとして用いられる。

この命令取出しディジタル単語の最初の１２ビツトはゲ
ートの組３７および３８を通して解読回路網４Ａに供給
される。

他の８ビツトはマイクロプログラムの第１の段階、例え
ば命令取出し段階の期間中チャンネル４２に維持される
。

他の８ビツトはマイクロプログラムの第２の段階、例え
ば実行段階の期間中用いられるべく記憶装置２０内に記
憶されたもう１つのディジタル単語を選択するためのア
ドレスとして用いられる。

記憶装置２０から読出された最初の変換用ディジタル単
語は解読回路網４Ａを条件づげることにより記憶装置２
から読出された命令取出しマイクロ命令の情報内容を補
足する。

記憶装置２に記憶されたマイクロプログラムの取出し段
階中にマイクロプログラムそのものの指令によりゲート
の組４３は開かれそしてレジスタ３５は遂行されつつあ
る機械命令と関連した記憶装置２０内にもつ１つの単語
のアドレスを記憶する。

ゲートの組３６が開かれるやいなやこの第２の単語は記
憶装置２０から読出されそして制御装置により用いられ
て解読回路網を条件づげるか或いはチャンネル３９およ
びゲートの組４０を介して記憶装置２を適当にアドレス
する。

各オペレーションコードに対する記憶装置に記憶された
最初のディジタル単語の好ましい形式は下記の通りであ
る。

ビット０゜存在／不存在、すなわち云い換えれば、許可
された或いは禁止された命令コード。

このビットはレジスタ３５に入れられたオペレーション
コードが計算機の内部デコー（以後Ｉ／Ｄと表わす）に
含まれたものの１つであるときは１に等しい。

このピントはオペレーションコードがＩ／Ｄに含まれて
いないときはＯに等しい。

ピッ）１−３ｏ形式。

各ビットは計算機が特定の状態にあるとき機械命令が翻
訳され実行されねばならないか否かを識別する。

例えば、初期モードで全ての機械命令が実行される。

監祝モードでは成る命令は実行されてはならない。

分岐命令中は成る１つのビットが分岐が絶対的なもので
あるか或いは相対的なものであるかを指定する。

ピッ）４−５ｏ命令の長さ。

このビットは文字中の機械命令の長さを定め、その結果
マイクロプログラムはどれだけ多くの文字が主記憶装置
から読出されるべきであるかを知ると共に更にとのヲー
キングレジスタに文字が記憶されねばならないかを知る
。

ビット６−８゜フィールド検証。

機械命令はしばしばオペレーションコードによってばか
りではなくて他のフィールド、例えばオペレーションコ
ードの補数によっても定められるので、計算機は成るフ
ィールドが検証された内容を有するならば成るオペレー
ションコードを有する成る命令を実行する。

異なるフィールドを有する機械命令は不法と考えられ、
或いはそれらが付加的機械命令として識別されたときに
だけ実行される。

これらのビットはビット０により与えられる情報を補数
化する。

ビット９゜セグメントバイオレーション （ｖｉｏｌａｔｉｏｎ ） （実行バイオレーション）
。

ビット９が１にセットされたときは、機械命令は飛越し
を達成しそして計算機は飛越しアドレスがまだ適当な記
憶装置セグメント内にあることを検証しなげればならな
い。

記憶装置セグメンテイションの概念はよく知られている
。

すなわち、命令およびデータは成る共通の特性に従って
群に分けられた記憶装置内に記憶される。

代表的なのは２セグメントの組織であり、一方のセグメ
ントは読出されて実行されるべきであるが（例えば命令
）消去はされはしない情報に対するものであり、もう一
方は読出されまたは消去されそして再書込みされるべき
であるが翻訳されはしない情報（例えばデータ）に対す
るものである。

例えば変換用テーブルなどの他のデータは単に読出され
、翻訳されたり消去されたりはしない。

ビット１０ｏセグメントバイオレーシヨン（書込ミバイ
オレーション）。

このビットが１にセットされたときは、機械命令は主記
憶装置内における書込み動作を要求し、そして計算機は
記憶装置アドレスが書込みが許可されている適当なセグ
メントに向けられていることを検証しなげればならない
。

ビット１１゜アドレスシラフル（５ｙｌｌａｂｌｅ）を
有する命令。

このビットが１にセットされたときは、命令のフィール
ドは演算数アドレスではなくて真のアドレスおよび他の
情報が含まれている記憶装置ゾーンのアドレスである。

ピッ）１２１９ｏ記憶装置２０内の第２のディジタル単
語のアドレス。

各オペレーションコードに対しての記憶装置内に記憶さ
れた第２のディジタル単語の好ましい形式は下記の通り
である。

ビット０゜このビットはオペレーションコードがいずれ
かの実行単語を直接にアドレスしたときこのオペレーシ
ョンコードが不法のものであるとして認定されるように
０にセットされる。

ビット１−３゜形式ビット。

これらのビットは機械命令が関連したオペレーションの
群内に成る特定のオペレーション、例えば減算（２進ま
たは１０進）および加算（２進または１０進）を必要と
することを指示する。

ビット４−１９゜実行段階指示情報。

これらのビットは実行マイクロプログラムの最初のマイ
クロ命令をアドレスする。

変換用記憶装置２０はオペレーションコードの許可され
たもの或いは禁止されたものとしての即座の識別を可能
ならしめる。

オペレーションコードが許可されたものであるときは全
ての情報が供給され、これはマイクロプログラムにより
このオペレーションコードに対応する機械命令を遂行す
るのに必要である。

オペレーションコードが禁止されたものであるときは導
線４６に発生された例外信号が計算機に例外指示を与え
、例外を検査するためのマイクロプログラムのアドレス
をレジスタ５に入れ、結局このオペレーションコードを
検査するためのルーチンを呼掛ける。

これは計算機についての概略を通しての全説明がなされ
た後に後記説明において明確にされる。

第３図は計算機の動作部分のブロックダイヤグラムを示
し、これをここで概略的に単に説明を完全なものにする
目的だけをもって説明する。

これは実質上２つのレジスタバンク５０，５１゜ワーキ
ングレジスタＡ１および動作回路網５２からなる。

レジスタバンク５０は例えばそれぞれ１８ビツトを有す
る１６のレジスタからなり、そして入力導線５３を介し
てマイクロ指令のコードによりアドレスされる。

このようなアドレッシングにより、かつ同時にこのレジ
スタバンクの入力におけるゲートの組５４またはその出
力におけるゲートの組５５のいずれかを制御することに
より、チャンネル５６から来る情報片をアドレスされた
レジスタに記録することができ、そして二者択一的また
は同時に、ア＋゛レスされたレジスタに既に含まれてい
る情報または記録されつつある情報をレジスタＡに記録
することもできる。

レジスタＡの内容は分配チャンネル５γに供給され、そ
してゲートの動作を介して選択的に動作回路網５２に供
給される。

レジスタＡの内容はチャンネル５８およびゲート５９を
通してレジスタバンク５１にも送られる。

このレジスタバンク５１もそれぞれ１８ビツトを有する
１６のレジスタから構成され得、そして入力６０を介し
てマイクロ指令のコードによりアドレスされる。

アドレスされたレジスタの内容は常に分配チャンネル６
１に存在しそしてそこから選択的にゲートを通して動作
回路網に供給される。

レジスタバンク５１のアドレスされたレジスタには種々
の情報源から発せられた情報を入れることができる。

レジスタＡに含まれたデータをチャンネル５８およびア
ンドゲート５９を通してバンク５１に転送する方法は既
に説明された。

もう１つの可能な情報源は外部周辺源から発するデータ
チャンネルである。

このようなチャンネルは「データ人力」として識別され
そしてゲートの組６２により制御される。

主記憶装置からチャンネル１２８（第４図）に入来する
データは動作部分により処理されるべくアンドゲートの
組６３を通してレジスタバンク５１に転送される。

また、読出専用のマイクロプログラム記憶装置である記
憶装置２は記録のためデータをバンク５１に送る。

このためレジスタ３（第２図）の出力とレジスタバンク
５１との間に接続チャンネル６４（第２図および第３図
）が設けられている。

このチャンネルはゲートの組６５により制御される。

ゲートの組６７により制御されるチャンネル６６（記入
）を通して任意の予め定めた情報片をレジスタバンク５
１に入れることもできる。

チャンネル６６には操作員により制御されるコンソール
スイッチにより発生された情報片を入れることができる
。

レジスタ５０および５１はバンクの各１つ内において一
時に一つだけのレジスタをアドレスするように並列に制
御され得る。

バンク５０の場合これはレジスタＡにより証拠づげられ
るが、同じことがバンク５１に対してもあてはまり、こ
のレジスタ５１は計算機の動作構造の点から毎度ただ１
つのレジスタＢであるとみられる。

レジスタＡおよびＢは処理されるように動作回路網に与
えられる２つのデータに対し必要な同時的な物理的支持
手段を与える。

動作回路網は分配チャンネル５７および６１ならびに多
数のゲートによりレジスタＡおよびＢに接続されている
。

これらのゲートは、好都合には、処理されるべきデータ
の形式（２進法、パッケイジされ或いはパッケイジされ
ない１０進法）、遂行されるべきオペレーションの型、
レジスタおよび動作回路網の並列型式に従って組の形に
組織される。

考察した例ではレジスタおよび動作装置５２は例えば１
８ビツトの並列型式を有する。

これは単一のバイトまたはバイトのゾーンのいずれかに
作用する可能性を排除することなしに２つのバイトに対
して予め定めたオペレーションを並列に遂行するのを可
能ならしめる。

このため動作回路網５２０入力を分配チャンネル５７お
よび６１に接続するゲートは参照番号７０，７１，７２
，７３でそれぞれ示されている組に分割されている。

各組を表わすブロックは転送されるビットの順序番号を
付されている。

同様に、動作回路網の出力はゲートの組７５および７６
を通して収集チャンネルγ４に接続されている。

動作回路網の出力はアンドゲート７７および１８を通し
て解読器７９に接続され、この解読器７９は動作可能化
されたゲートに対応するビットの組に対してだけ「全て
Ｏ」または「全て１」のコードなどの固有の出力コード
に応答する。

この解読器の出力の信号ＮＺ２は「検証された条件」の
信号であり、これは必要なときに動作装置により遂行さ
れたオペレーションを適当な検査に供するのに用いられ
る。

動作装置は公知の電気回路、好ましくは集積回路技術を
用いて構成される。

このような動作回路網の詳細な説明は電子計算機の設計
に関し入手できる普及している文献に見出すことができ
、それらのうちにはマクグロウーヒルにより発行された
アール・ニス・レズレイ著の権威ある文献「ディジタル
計算機および制御技術」第４部がある。

加うるに、本出願人により１９７３年７月１０日に出願
されたイタリヤ特許出願２６３９７Ａ／７３は動作装置
が機能的には独立の複数の異なる回路網からなるような
特定の具体例を記載し、更に詳細に知りたくばこの出願
を参照することができる。

動作回路網は一般に下記の型のオペレーションを遂行す
る。

すなわち、２進法または１０進法での演算、論理積、論
理和、排他的論理和、比較などの論理操作、データシフ
ト動作、１単位またはそれ以上の単位だけの増分または
減少分の付加である。

必要なオペレーションの型は制御装置から受信されたマ
イクロ指令の組８０により定められる。

動作部分の説明を完全にするため、収集チャンネル７４
はチャンネル５６に接続されていること、従って装置５
２により遂行されたオペレーションの結果として収集チ
ャンネルに存在するデータはバンク５０の適当な１つの
レジスタに転送されて記録され、そしてそこからレジス
タＡに送られ、次いで必要なときは主記憶装置への記録
のため、或いはゲートの組８２およびチャンネル８１を
通しての外部周辺装置への転送のためバンク５１に送ら
れるということを注意すべきである。

事実、チャンネル６９（第３図および第４図）は主記憶
装置に接続され、そしてゲートの組８２σつ出力のチャ
ンネル８１は情報の交換を制御する制御回路網により情
報を計算機から周辺装置に転送するための信号路を与え
るようにされている。

その説明は本発明の理解には必要ない。

動作装置は分配チャンネル５７および６１を収集チャン
ネル７４に直接に接続するためのゲートの組８７および
８８により制御される２つの側路チャンネル８３および
８６を有する。

加うるに、図示されていない多数のフリップフロップが
設けられてげた上げ入力およびげた上げ出力、特別化さ
れた解読器により行われた検査の結果などの特別の条件
を記録する。

主記憶装置部分 第４図は計算機の記憶装置部分のブロックダイヤグラム
を示す。

実質上記憶装置部分は１８ビツトの並列型式を有する例
えば磁心記憶装置からなる主記憶装置１２２と、アドレ
ッシングレジスタＳＩと、データレジスタＤＩと、多数
の通信チャンネルとからなる。

アドレッシングレジスタＳＩはチャンネル５７（第３図
）からアンドゲートの組１２４を通して、レジスタＡに
記憶されたコード化情報を受ける。

レジスタＡは前述したように第３図に示された動作部分
に含まれている。

レジスタＳＩは予知される最大記憶容量に適合する容量
を有する。

例えば１８ビツト位置を有するレジスタは約２５６００
０の記憶装置位置をアドレスすることができ、そして上
述した計算機の並列型式と一致する。

記憶装置に書込まれるべきデータはアンドゲートの組１
２５により制御されるチャンネル６９を通してレジスタ
ＤＩに転送され、そして前述したように動作部分のレジ
スタＢから供給される。

レジスタＤＩに記録されたデータはチャンネル１２３を
通して記憶装置位置アドレスに書込まれる。

記憶装置から読出されたデータはチャンネル１２７に送
られそしてゲートの組１２６を通してレジスタＤＩに送
られ、そしてそこからチャンネル１２８を通して動作部
分の説明で既に述べたレジスタＢに供給される。

ゲートの組１３４により制御されるレジスタ５の出力に
ある付加的チャンネル１２９は記憶装置をアドレスする
ために設けられている。

このチャンネルを通してマイクロ命令アドレスをレジス
タＳＩに入れることができ、そしてこのマイクロ命令ア
ドレスはＲＯ８（記憶装置２）位置の代りに主記憶装置
の位置をアドレスするのを可能ならしめる。

レジスタＤＩの出力はチャンネル１２８を通してレジス
タＢに接続されると共にチャンネル２９およびゲートの
組２８を通してレジスタ２７に接続され、その結果レジ
スタＤＩの内容は制御装置によりマイクロ命令として用
いられる。

計算機のオペレーション この好ましい実施例をより充分に理解するために記憶装
置２０を用いるマイクロプログラム化された制御装置に
よる機械命令取出しの例を以下に説明する。

命令取出しを開始するため、マイクロプログラムの第１
のマイクロ命令の定めたアドレスがチャンネル８を通し
てレジスタ５に入れられる。

このマイクロプログラムは実行されるべき特定のプログ
ラムに属するデータを計算機のワーキングレジスタ５０
および５１に入れる。

このプログラムは必要な計算を完了するので実行されね
ばならない多数の機械命令を含む。

−たびこのプログラムに属するデータ（例えば、実行モ
ードすなわち本来のモード（ｎａｊｉｖｅ ｍｏｄｅ）
または競争モード（ｅｍｖｌａｔｉｏｎ ｍｏｄｅ）な
らびにプログラムの最初の命令のアドレス）が入れられ
てしまうと、プログラムの最初の機械命令の取出しが始
まる。

制御装置はレジスタ５に命令取出しマイクロプログラム
の最初のマイクロ命令のアドレスを入れる。

機械命令の最初の文字、例えばオペレーションコードが
主記憶装置が読出され、適当なワーキングレジスタＢに
入れられ、レジスタＢに転送され、そしてゲートの組４
１を通してレジスタ３５に転送される。

ゲート３６が動作可能化されるや否やこのオペレーショ
ンコードに対応する第１のディジタル単語が記憶装置か
ら読出され、そしてゲートの組３γおよび３８を通して
転送されたとき、機械命令の残りのものを取出すため記
憶装置２に記憶されたマイクロプログラムと協力するの
に利用できる。

更に詳細には、記憶装置２０からの単語は解読回路網４
Ａに送られてマイクロ指令を発生するためのパラメータ
として用いられ、このマイクロ指令はこのような単語の
内容および記憶装置２に記憶されたマイクロ命令の両方
により定まる。

この構成の１つの利点は型式に無関係に計算機の内部デ
コーに含まれたマイクロ命令の全てを翻訳するのにただ
１つの命令取出しマイクロプログラムが用いられ得るこ
とである。

云い換えれば、機械命令が異なるバイト長および異なる
翻訳を必要とする異なるフィールドを有しようとも、命
令の全てを取出しそしてそれらを実行される条件におく
のにただ１つのマイクロプログラムが用いられる。

このディジタル単語から解読された情報が得られるやい
なや、記憶装置２に記憶されたマイクロプログラムは加
うるにいくつかの制御を実行する。

まず、機械命令が実行され得ることを確保するために変
換用ディジタル単語のビット０が検査される。

変換用ディジタル単語が１にされたときはマイクロプロ
グラムは命令取出し段階を進める。

機械命令の種々のバイトが主記憶装置から読出されて適
当なレジスタに入れられる。

このオペレーションは機械命令の全てが取出されてしま
うまで変換用ディジタル単語に含まれた情報の制御の下
に続けられる。

この期間中に実行バイオレーション検査、書込みバイオ
レーション検査などの特定の検査をマイクロプログラム
により課することもできる。

機械命令の取出し期間中、マイクロプログラムの適当な
マイクロ命令がゲートの組４３を動作可能化して変換用
ディジタル単語の８ビツトをレジスタ３５に入れる。

これらのビットは第２のディジタル単語に対するアドレ
スとして作用し、この第２のディジタル単語はゲートの
組３７および３８を通して解読回路網４４に送られるも
のである。

加うるに、第２のディジタル単語のビットの１６がチャ
ンネル３９およびゲートの組４０を通してレジスタ５に
転送される。

これらのビットは記憶装置２に記憶されたマイクロプロ
グラムの第２の段階の最初のマイクロ命令のアドレスと
して作用し、この段階は好ましくは実行段階と一致させ
られる。

第２のディジタル単語の残りの４ビツトは解読回路網４
により用いられてマイクロプログラムにより発生された
マイクロ指令をパラメータ情報で補足する。

上記のことは主記憶装置から読出されたオペレーショ：
、１−ｔ−ドが許可さｈたオペレーションコードである
場合にあてはまる。

読出されたオペレーションコードカ「禁止されたオペレ
ーションコード」である場合、このオペレーションコー
ドを含む機械命令に対する適当な（呼込み及び実行）マ
イクロプログラムはマイクロプログラムメモリからは得
られないが、しかしく内部デコーの拡張化のため）主記
憶装置に書込まれて記憶されていることがある。

この場合、このようなオペレーションコードが主記憶装
置から読出されてレジスタ３５に入れられたとき、これ
は「禁止されたディジタル単語」が含まれている補助記
憶装置２０の一部をアドレスする。

結局記憶装置２０からの読出しは導線４６にレベル０の
信号を発生する。

不規則性の例示の信号であるこのような信号はレジスタ
５にマイクロプログラミングアドレス（これを便宜上マ
イクロプログラム＃２と表わすことにする）を入れる。

このようなマイクロフログラムは、全ての例示信号のう
ちでその介在を生じさせた特定の例外信号を分析し識別
する仕事を有する。

例えば、この識別は下記のようにして遂行され得る。

すなわち、導線４６の信号と図示されていない例外につ
いての他の同様の導線の信号とがバンク５００１つのレ
ジスタ内のそれぞれ予め定めた２進位置に入れられる。

「マスク」と呼ぶことにする特定の２進内容を有する以
後のマイクロ命令がバンク５１の適当な１つのレジスタ
に入れられる。

「禁止されたオペレーションコード」を出現させるため
用いられる「マスク」の２進内容は例えば「禁止された
オペレーションコード」をもつ信号に寄与した２進位置
を除き全てＯのものにされ得る。

マスクの記入はチャンネル６４を通して遂行される。

以後のマイクロ命令は例外信号および動作回路網５２内
のマスク間で遂行された論理和を指令する。

「禁止されたオペレーションコード」に対スる例外が存
在しないときは（論理レベル１）、動作回路網５２の出
力は全て論理レベル１にあり、解読回路網７９は論理レ
ベル１の信号ＮＺ２を供給し、これは図示されていない
条件に関するフリップフロップに記憶される。

「禁止されたオペレーションコード」に対スル例外が存
在するときは（論理レベル０）、動作回路網５２は１つ
を除いて全て論理レベル１にあり、解読回路網７９は論
理レベル０にある信号ＮＺ２を供給し、これは既に述べ
た条件のフリップフロップに記憶される。

以後のマイクロ命令は条件付き飛越しを指令する。

すなわち、条件に関するフリップフロップがセットされ
たときは、マイクロ命令アドレスの１単位の増分付加（
ゲート１１の動作可能化）がなされ、このフリップフロ
ップがリセットされたときは新しいアドレスがゲート１
０または２単位以上の増分付加（ゲート１５および１１
）を介して与えられる。

一つの場合マイクロプログラム情適当なマスクにより他
の例外信号の検査を進め、他の場合マイクロプログラム
は「禁止されたオペレーションコード」により例外の管
理に対する新しいマイクロプログラム（＃３）を呼び込
む。

このマイクロプログラム（＃３）は、先ず「禁止された
機械命令」の中に（関連マイクロプログラムが主記憶装
置に記憶されている）付加命令があるかどうかの情報が
記憶されている所定の（主記憶装置内）記憶位置の読出
しを指令し、マイクロプログラムルーチン（＃４）の開
始する主記憶装置アドレスの読出しを指令する。

マイクロプログラムルーチン（＃４）は、当該「禁止さ
れたオペレーションコード」カ関連マイクロプログラム
が主記憶装置に記憶されている付加的命令のオペレーシ
ョンコードであるかどうかを確認する。

当該「禁止されたオペレーションコード」カ付加的命令
コードと認められたとき、マイクロフログラムルーチン
（＃４）はその付加的命令用の実行マイクロプログラム
を主記憶装置から呼び込む。

実質上マイクロプログラム（＃３）は、主記憶装置内の
予め定められた記憶位置の内容を読出してこれをワーキ
ングレジスタ（バンク５０または５１）内に記憶する。

マイクロプログラム（＃３）はさらに、適当な比較マス
クによってワーキングレジスタの内容の中の特定ビット
を検査し、そのビットの論理状態に従い条件付き飛越し
を行って割込みルーチンを開始させるかあるいは別のマ
イクロプログラムルーチン（＃４）を参照する。

なおマイクロプログラムルーチン（＃２）、（＃３）、
（＃４）はマイクロプログラムメモリ（ＲＯ３）２また
は主記憶装置１２２のいずれに収容してもよいが、処理
速度を速くするにはマイクロプログラムメモリ２に記憶
しておくのが好ましい。

付加的コードが存在しないことが検証されたときは、プ
ログラム命令は遂行され得す、そして前記プログラムを
中断して監視プログラムを呼戻すことにより不規則性が
指摘される。

逆に、付加的コードが存在することが検証されたとさは
、必要とする命令がこれらの付加的命令内に含まれてい
るか否かを検証しなげればならず、そして検査中に進め
られるマイクロプログラミングルーチンが呼戻される（
ルーチン＃４）。

詳細には、主記憶装置内に存在するこのマイクロプログ
ラミングルーチンのアドレッシングのためにフリップフ
ロップ２４（第２図）がセットされ、そして保存された
記憶装置位置内のルーチン＃４の実効アドレスを見つげ
出すことにより記憶装置アドレッシングが間接形で遂行
される。

このマイクロプログラミングルーチンは、レジスタ３５
に含まれかつバンク５０またはノくンク５１のいずれか
の１つのレジスタにも記憶されているオペレーションコ
ードヲ、付加的ナオペレーションコード（対応する命令
の遂行を達成するマイクロフログラムアドレスとそれぞ
れ関連づけられている）の表と比較する。

オペレーションコードが識別されたときは、記憶装置ル
ーチンから離れて有効な命令取出しおよび実行マイクロ
フログラムの遂行を開始する。

逆に、オペレーションコードが識別されないときは、付
加的オペレーションコードの表の全てが調査されてしま
った後に監視プログラムの介入が呼戻される。

上述した翻訳機構は組織的に用いられるのではなくて「
禁止されたオペレーションコード」が現われた場合にの
み用いられることに注意すべきである。

逆に、「許可されたオペレーションコード」の確認は即
座のものであり、従って相対的機械命令が非常に短い動
作時間に遂行される。

更に注意すべきことは、加算オペレーションコードの場
合例外の原因および付加的オペレーションコードの存在
に対する一般的検査は記憶装置２内に存在するマイクロ
プログラムにより遂行され、従ってこれらのマイクロプ
ログラムは非常に迅く実行可能なことである。

また、付加的オペレーションコードの確認はワーキング
記憶装置に存在する前記マイクロプログラムを介してマ
イクロプログラムにより遂行され、従って動作時間は比
較的に短い。

同様に付加的命令の実行はマイクロプログラムによりな
され、結果として、前記マイクロプログラムが主記憶装
置内に存在しようとも動作時間は比較的に短い。

これは内部デコーの拡張に対する既知の装置と比較した
場合相当の利点を与え、そこでは内部デコーに含まれて
いない機械命令をこのような禁止された機械命令を複数
の他の許可された機械命令に変換するプログラム（従っ
て機械命令のレベルにある）により遂行することができ
る。

最後に注目すべきことは付加的機械命令の取出し、従っ
て内部デコーの拡張が計算機の何らの構造上の変更も必
要としないことである。

事実オペレーションコードの付加は補助的記憶装置２０
に何らの変更も必要とせず、また主記憶装置内のマイク
ロプログラムの付加はマイクロプログラミング記憶装置
の変更を必要としない。

付加的マイクロプログラムの間接アドレッシングは記憶
装置２の堅く固定した内容から主記憶装置内にあるマイ
クロ７０グラムの位置を切離す。

記憶装置２と主記憶装置との間に存在するただ１つの制
限は記憶装置２内に存在するマイクロプログラムにより
指示される保存された記憶装置位置が変更され得るそし
て前もって予知される特定のファンクションのために保
存されねばならないことである。

【図面の簡単な説明】

第１図は本発明による計算機のタイミング装置の概略ブ
ロックダイヤグラム、第２図は本発明による計算機の制
御装置の概略ブロックダイヤグラム、第３図は本発明に
よる計算機の動作部分の概略ブロックダイヤグラム、第
４図は本発明による計算機の主記憶装置の概略ブロック
ダイヤグラムで、図中、２は読出専用記憶装置（ＲＯ８
）、３は読出専用レジスタ（ＲＯＲ）、４は解読器、４
Ａは論理回路網、５はＲＯＳアドレスレジスタ（ＲＯ８
ＡＲ）、６は補助レジスタ、７は計数装置、９はアンド
ゲート、２０はクロック回路、２１はクロック回路網、
２４はフリップフロップ、２５はハードウェア順序回路
、２７は補助レジスタ、２０は記憶装置、３５はアドレ
スレジスタ、４５はオアゲート、５０および５１はレジ
スタバンク、５２は動作回路網、Ａはレジスタ、７９は
解読器、１２２は主記憶装置、ＳＩはアドレッシングレ
ジスタ、ＤＩはデータレジスタを示す。

Claims (1)

1. 【特許請求の範囲】 １ 許可された機械命令を実行するためのマイクロプロ
   グラムを含む複数のマイクロプログラムを収容するマイ
   クロプログラムメモリを備えたマイクロプログラム型制
   御装置と、主記憶装置と、前記主記憶装置内に存在する
   付加的機械命令実行用のマイクロプログラムおよび付加
   的機械命令実行用ではないマイクロプログラムの中から
   マイクロプログラムを呼び出して実行するための第１の
   装置と、機械命令のオペレーションコードを確認し前記
   オペレーションコードが許可されたオペレーションコー
   ドであるか禁止されたオペレーションコードであるかの
   分類を行うための第２の装置とが設けられ、 前記制御装置は、禁止されたオペレーションコードの確
   認と前記禁止されたオペレーションコードを検査するマ
   イクロプログラムの実行と前記禁止すれたオペレーショ
   ンコードが前記付加的機械命令のオペレーションコード
   の中の１つであることの確認とに応答し、前記オペレー
   ションコードに関連する付加的機械命令用の実行マイク
   ロプログラムを呼び出すよう前記第１の装置に作用する
   ことを特徴とする、実行可能な機械命令の組が拡張可能
   なマイクロプログラム型計算機。