KR930009754B1 - 마이크로컴퓨터 - Google Patents

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Abstract

내용 없음.

Description

마이크로컴퓨터
제 1 도는 본 발명의 일실시예를 도시하는 블럭도.
제 2 도는 제 1 도의 동작 설명을 위한 선도.
제 3 도 내지 제 6 도는 본 발명의 기본 원리의 설명을 위한 것으로서, 제 3 도 및 제 5 도의 압축전의 선도.
제 4 도 및 제 6 도는 압축후의 선도.
제 7 도는 본 발명과 종래예를 대비 설명하기 위한 도면.
제 8 도는 압축 사이클 도입 전과 도입 후의 명령 디코드 PLA를 도시하는 선도.
* 도면의 주요부분에 대한 부호의 설명
1 : 프로그램 ROM 2 : 데이타 버퍼
3 : 명령 레지스터 4 : 명령 디코더
5 : 프로그램 카운터 6 : RAM 어드레스 레지스터
본 발명은 마이크로컴퓨터, 특히 명령 실행 사이클의 압축을 행하는 경우 등에 사용하기에 가장 알맞은 마이크로컴퓨터에 관한 것이다.
일반적으로 랜덤 액세스 메모리(RAM)를 내장하는 싱글칩(single chip)형의 마이크로컴퓨터에서는, 명령의 실행과 명령의 페치(fetch ; 읽어냄)는 오버 랩(overlap) 하고 있다. 이것을 소위 파이프라인(pipeline) 처리라고 호칭하고 있다. 이 명령의 실행 시간과 명령의 페치 시간이 동일하면 100% 오버 랩할 수가 있으나, 대부분의 경우 명령의 페치 시간쪽이 짧기 때문에, ROM을 억세스하지 않는 시간이 있다.
각 명령은 기본 명령 사이클을 단위로 하여 실행되고, 바이트 단위의 프로그램 애리어(program area)를 갖는 4비트 마이크로컴퓨터이면, 1바이트 명령은 1명령 사이클, 2바이트 명령은 2명령 사이클, 3바이트 명령은 3명령 사이클이 각각 필요하며 통상의 루틴에서는 1바이트를 읽어낼 때마다 프로그램 카운터를 1개, 1명령 사이클마다 증가시키는 것이 이제까지의 방법이었다.
그러나, 상술하는 바와 같은 종래법의 경우, ROM을 액세스하지 않는 낭비되는 시간이 많고 또한 2명령 사이클, 3명령 사이클을 구별하기 위한 명령 디코더의 머신스테이트(machine state) 신호(머신 사이클을 구별하는 신호)가 많아지고, 더우기 사이클 수가 많은만큼 그 사이클에 필요한 제어 신호를 발생하는 회로가 많아지는 등의 결점이 있었다.
본 발명은 이러한 점을 감안하여 이루어진 것으로, 명령 실행 시간을 단축할 수가 있고, 더우기 명령 디코드에 필요한 머신스테이트 신호를 줄여서 명령 디코더를 소형화할 수가 있는 마이크로컴퓨터를 제공하는 것을 목적으로 한다.
본 발명에 의한 마이크로컴퓨터는, 프로그램 리드 온리 메모리(1)와, 이 메모리(1)로부터의 명령을 해독하는 명령 디코더(4)와, 이 명령 디코더(4)로부터의 제어 신호에 응답하여 기본 명령 사이클마다 인크리먼트되는(점프 명령 등의 경우를 제외함) 프로그램 카운터(5)와, 상기 프로그램 리드 온리 메모리(1)로부터의 데이타를 기억하는 기억 수단(2), (6)을 구비하고 압축 명령시, 상기 프로그램 카운터(5)를 상기 기본 명령 사이클의 도중에서 인크리먼트하도록 구성하고 있다.
프로그램 리드 온리 메모리(1)로부터의 명령을 해독하는 명령 디코더(4)로부터의 제어 신호에 의해, 압축 명령이 없는 통상의 동작시는 프로그램 카운터(5)를 기본 명령 사이클마다 인크리먼트하고, 압축 명령시에는 프로그램 카운터(5)를 기본 명령 사이클의 도중에서 인크리먼트하므로서, 명령 실행 시간이 단축된다.
이하, 본 발명의 일실시예를 도면을 참조하여 설명한다.
먼저, 본 발명의 기본 원리를 제 3 도 내지 제 6 도를 참조하여, 종래법과 대비하면서 설명한다.
제 3 도 및 제 4 도는 LDA(8비트의 OP-코드(Operation Code : 연산코드)) RAM(오퍼랜드(Operand ; 연산 대상)로 8비트의 어드레스 데이타)의 경우, 즉 RAM으로 표시되는 8비트의 RAM 어드레스에서 어큐뮤레이터에 데이타를 옮기는 명령의 경우로, 제 3 도가 압축전(종래법), 제 4 도가 압축후(본 발명에 의함)이다.
제 3 도에서는, 최초의 클럭 M1에서 OP코드(LDA)를 페치하고, 클럭 M2 내지 M1에서 표시되는 제 1 명령 사이클의 최후의 클럭 M1에서 RAM 어드레스를 페치하고, 다음의 클럭 M2 내지 M1에서 표시되는 제 2 명령 사이클의 클럭 M0에서 RAM 데이타를 읽고, 다음 클럭 M1에서 어큐뮤레이터에 데이타를 옮긴다. 이때, 프로그램 카운터 PC는 클럭 M1에서 1개씩 인크리먼트된다.
한편, 제 4 도에서는 최초의 클럭 M1에서 OP코드(LDA)를 페치하고, 제 1 명령 사이클중의 클럭 M3에서 RAM 어드레스를 페치하고, 다음 클럭 M0에서 RAM 데이타를 읽고, 다음 클럭 M1에서 어큐뮤레이터로 데이타를 옮긴다. 이때, 프로그램 카운터 PC는 클럭 M1에서 1개씩 인크리먼트되는 것은 상술한 바와 같으나, 여기에서는 제 1 명령 사이클내의 도중에 있는 클럭 M3에서도 1개 인크리먼트된다. 즉, 이것은 압축 명령이 있었음을 의미하고 있다.
따라서, 제 3 도에서는 제 1 명령 사이클의 전기간에 걸쳐서 RAM 어드레스의 읽기가 행해진데 대해서, 제 4 도에서는 제 1 명령 사이클의 대략 반을 사용해서 RAM 어드레스의 읽기가 행해지고, 나머지 공백 시간에 다음 명령을 페치할 수가 있다. 이와 같이 하여 제 4 도에서는 2바이트 1명령 사이클의 압축이 가능해진다.
제 5 도 및 제 6 도는 CALL(8비트의 OP코드) PH(오퍼랜드에서 8비트의 어드레스 데이타(하이 어드레스)) PL(오퍼랜드에서 8비트의 어드레스 데이타(로우 어드레스))의 경우, 즉 PH, PL로 표시되는 2바이트의 주소의 점프선에 서브 루틴 호출(subroutine call)하는 명령의 경우로, 제 5 도가 압축전(종래법), 제 6 도가 압축후(본 발명에 의함)이다.
제 5 도에서 최초의 클럭 M1에서 명령 즉 OP코드(CALL)를 페치하고, 클럭 M2 내지 M1에서 표시되는 제 1 명령 사이클의 최종 클럭 M1에서 순간치 데이타(PH)를 페치하고, 다음의 클럭 M2 내지 M1에서 표시되는 제 2 명령 사이클의 최종 클럭 M1에서 순간치 데이타(PL)를 페치하고, 합계 3명령 사이클에서 서브 루틴 호출한다. 이때, 프로그램 카운터 PC는 클럭 M1에서 1개씩 인크리먼트된다.
한편 제 6 도에서는 최초의 클럭 M1에서 명령 즉 OP코드(CALL)를 페치하고, 클럭 M2 내지 M1에서 표시되는 제 1 명령 사이클내의 클럭 M3에서 순간치 데이타(PH)를 페치하고, 다음 클럭 M1에서 순간치 데이타(PL)를 페치하고, 합계 2명령 사이클로 서브 루틴 호출한다. 이때, 프로그램 카운터 PC는 클럭 M1에서 1개씩인 크리먼트되는 것은 상술하는 바와 같으나 여기에서는 제 1 명령 사이클내의 도중에 있는 클럭 M3에서도 1개 인크리먼트된다. 즉, 이것은 압축 명령이 있었음을 뜻한다.
따라서, 제 5 도에서는 제 1 명령 사이클로 순간치 데이타(PH)를 읽고, 제 2 명령 사이클에서 순간치 데이타(PL)를 읽고 있었는데 대해서, 제 6 도에서는 제 1 명령 사이클중에 순간치 데이타(PH)와 (PL)를 읽고, 다음의 제 2 명령 사이클에서는 다음의 명령을 페치할 수가 있다. 이와 같이하여 제 6 도에서는 3바이트 2명령 사이클의 압축이 가능해진다.
제 1 도는 본 발명의 한 실시예를 도시하는 것으로, 이 도면에 있어서, (1)은 프로그램 ROM, (2)는 데이타 버퍼, (3)은 명령 레지스터, (4)는 예컨대 프로그램 가능 논리 배열(programmable logic array ; PLA)로 구성된 명령 디코더, (5)는 프로그램 카운터, (6)은 RAM 어드레스 레지스터, (7) 내지 (9)는 게이트용의 전계 효과 트랜지스터(FET)이다.
다음에 본 회로 동작을 제 2 도를 참조하여 설명한다.
프로그램 ROM(1)에서의 데이타는 명령을 실행하기 위해서, 최초의 제 2a 도에 도시하는 최초의 클럭 M1시의 FET(8)를 거쳐서 명령 레지스터(3)에 입력되고, 또다시 명령 디코더(4)에 입력된다. 그래서, 명령이 해독되고, 그 명령이 통상의 압축을 필요로 하지 않는 1바이트 1명령 사이클이면, 명령 디코더(4)에서는 압축 명령일때만이 발생하는 특정의 제어 신호 PCUP가 프로그램 카운터(5)에 공급되지 아니하므로, 프로그램 카운터(5)는 자동적으로 클럭 M1와 M2의 경계에서 페치후 인크리먼트되어서 다음의 명령 페치에 대비하고, 다음의 클럭 M1에서 다음의 명령을 페치한다. 제 2b 도는 이때의 프로그램 카운터(5)의 동작을 나타내고 있다.
한편, 페치한 명령이 LDA RAM과 같은 2바이트 1명령 사이클의 압축 명령이면, 클럭 M3에서 프로그램 ROM(1)에서의 다음의 데이타를 FET(7)를 거쳐서 데이타 버퍼(2)에 페치하고, FET(9) 및 데이타 버스를 거쳐서 RAM 어드레스 레지스터(6)에 입력시킨다. 그래서 그 데이타는 그 명령 사이클의 후반에서 사용된다.
여기에서, (클럭 M3과 M0의 경계에서)명령 디코더(4)로부터의 압축 명령을 나타내는 특정한 제어 신호 PCUP를 프로그램 카운터(5)에 공급하고, 다음의 클럭 M1에서 다음의 명령이 페치할 수 있도록 인크리먼트시키고, 프로그램 ROM(1)의 액세스하는 어드레스와 프로그램 카운터(5)의 표시하는 어드레스 값에 모순이 생기지 않도록 한다. 즉, 명령 코드를 포함하지 않는 2바이트, 3바이트째의 데이타를 메모리 액세스의 공백 시간을 이용하여 데이타 버퍼에 기억시키거나, 그때에, 통상의 명령 사이클보다 많이 ROM 액세스를 하고 있으므로, 이와 같은 실행이 압축되는 명령에서는, 프로그램 카운터(5)를 1개씩 증가시켜서 프로그램의 실행이 정확하게 이루어지도록 하고 있다. 제 2 c 도는 이때의 프로그램 카운터(5)의 동작을 표시하고 있다.
상술한 바에서 이해할 수 있는 바와 같이 압축이 되는 경우, 2바이트, 3바이트째에는 OP코드를 포함하지 않고, 명령 사이클의 후반에서 사용되는 데이타가 어드레스일 필요가 있다. 그러나, 거의 모든 4비트 마이크로컴퓨터의 명령 셋트의 2바이트, 3바이트째는 어드레스가 연산에 사용되는 데이타이므로, 문제없고, 대부분이 압축되게 된다.
제 7 도는 압축 명령에 의한 명령 사이클수의 삭감과 처리 속도의 향상을 모식화한 것으로, 이 도면에 있어서, 좌측부분은 2바이트 1명령 사이클의 압축의 경우(제 3 도. 제 4 도 해당), 우측부분은 3바이트 2명령 사이클의 압축의 경우(제 5 도, 제 6 도 해당)이다. 즉, 2바이트 1명령 사이클의 압축의 경우, 종래 제 7a 도에 도시하는 바와 같이 2명령 사이클로 이루어지는 실행 시간을 필요로 하였으나, 본 발명에 의하면 제 2b 도에 도시하는 바와 같이 명령 사이클이 1개 줄고, 실행 시간도 1/2로 단축되어 있음을 알 수가 있다. 또한, 3바이트 2명령 사이클의 압축의 경우, 종래 제 7a 도에 도시하는 바와 같이 3명령 사이클로 이루어지는 실행 시간을 필요로 하고 있었으나, 본 발명에 의하면 제 2b 도에 도시하는 바와 같이 명령 사이클이 1개 줄고, 실행 시간도 2/3로 단축되어 있음을 알 수가 있다.
제 8 도는 압축 명령에 의한 명령 디코더(PLA)의 머신 스테이트 수의 삭감과 축소를 설명하기 위한 것으로, 여기에서는 3바이트 명령의 경우이다.
제 8a 도는 압축 사이클 도입전을 도시하고, 제 8b 도는 압축 사이클 도입 후를 각각 도시하고 있다. 각 도면에 있어서, 세로의 선은 AND 항에 의한 선택 라인을 표시하고, M1은 머신스테이트 1선택 입력, M2는 머신스테이트 2선택 입력, M3은 머신스테이트 3선택 입력을 각각 나타내고 있다. AND 항의 세로선이 선택되면, 이것에 대해서 교차하는 OR항의 가로의 선, 즉 제어 신호 라인에 제어 신호가 출력된다.
제 8a 도 및 제 8b 도의 대비에서도 알 수 있듯이, 압축된 결과 명령 디코더에 필요한 머신스테이트 입력수가 감소하고, 2명령 사이클, 3명령 사이클의 명령의 경우에 필요한 2사이클째, 3사이클째에 출력하는 OR항에서의 제어 신호가 필요없게 되므로, 명령 디코더의 AND항을 대폭적으로 삭감할 수 있고, 명령 디코더를 소형으로 할 수 있다.
상술한 바와 같이 본 발명에 의하면, 종래 2바이트 명령은 2명령 사이클, 3바이트 명령은 3명령 사이클이 필요했던 명령 처리 사이클을, 2바이트 명령은 1명령 사이클로, 3바이트 명령은 2명령 사이클로 압축하도록 하였으므로, 명령 실행 시간이 단축된다.
또한, 명령 디코더를 구성하는 PLA의 AND 항중의 머신스테이트를 식별하는 입력을 부여하는데 필요한 신호선이 줄고, 제 2, 제 3 명령 사이클시에 필요한 제어 신호를 출력하는 OR 항을 선택하는 AND 항이 대폭적으로 감소하고, 명령 디코더의 소형화(면적의 축소)가 가능해진다.

Claims (1)

  1. 프로그램 리드 온리 메모리(1)와, 이 메모리로부터의 명령을 해독하는 명령 디코더(4)와 비명령 압축시 상기 명령 디코더(4)로부터의 제어신호에 응답하여 기본 명령 사이클마다 인크리먼트되는 프로그램 카운터(5)와, 압축 명령시에 상기 프로그램 리드 온리 메모리로부터의 데이타를 기억하는 기억 수단(2, 6)을 구비하고, 압축 명령시 상기 기억수단(2, 6)의 데이타를 처리함과 동시에 상기 명령 디코더(4)로부터의 소정의 제어 신호에 의해 상기 프로그램 카운터(5)를 상기 기본 명령 사이클의 도중에서 인크리먼트하도록 한 것을 특징으로 하는 마이크로컴퓨터.
KR1019850009098A 1984-12-29 1985-12-04 마이크로컴퓨터 KR930009754B1 (ko)

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