JPH0241053B2

JPH0241053B2 -

Info

Publication number: JPH0241053B2
Application number: JP56155188A
Authority: JP
Inventors: Kazutoshi Eguchi
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1981-09-30
Filing date: 1981-09-30
Publication date: 1990-09-14
Also published as: JPS5856164A; US4502115A

Description

【発明の詳細な説明】

本発明は可変長のデータを取り扱うマイクロプ
ログラム制御方式のデータ処理装置に関する。マイクロプログラム制御方式のデータ処理装置
において、主メモリの或る領域に格納されている
或るデータ長（可変長）のデータ列を、主メモリ
の他の領域に移動する処理が必要となる場合があ
る。この場合、データ列のデータ長またはそのデ
ータ列の置かれる主メモリのアドレスがバイト単
位で指定されるデータ処理装置にあつては、処理
すべきデータを１バイト単位でリード／ライトす
るのが一般的であつた。このため、指定されたデ
ータ長のデータ列を処理するのに要するメモリア
クセスの回数が著しく多くなり、処理速度が遅く
なる欠点があつた。本発明は上記事情に鑑みてなされたものでその
目的は、特に主メモリ内のデータ列を或る領域か
ら別の或る領域へ移動するようなリード／ライト
処理において、データ列の置かれる主メモリのア
ドレスの境界情報（全語境界、半語境界、バイト
境界）およびデータ長に基づいて全語アクセス、
半語アクセスまたはバイトアクセスのうちいずれ
かを最適なメモリアクセスを実行することによつ
てメモリアクセス回数が減少でき、もつてデータ
処理速度の高速化が図れるデータ処理装置の提供
することにある。以下、本発明の一実施例を図面を参照して説明
する。第１図はマイクロプログラム制御方式のデ
ータ処理装置の概略構成を示すものである。図
中、１，２は主に被演算データが往来するデータ
バス（以下、それぞれＡバス、Ｂバスと称する）、
３は主に演算結果が往来するデータバス（以下、
Ｓバスと称する）、４は各種制御信号が往来する
コントロールバス（以下、Ｃバスと称する）であ
る。１０はたとえば10進演算を行なう演算制御部
であり、１１はアダーである。２０は後述する主
制御部５０によつて起動されるデータ処理部であ
り、２１はスタートレジスタ（第３レジスタ）で
ある。スタートレジスタ（以下、STARと称す
る）２１にはデータ処理部２０の処理動作を指定
するスタートマイクロ命令が保持される。２２は
TAR２１に保持されているマイクロ命令を実行
し、データ処理部２０の各部を制御するナノプロ
グラム制御部（以下、NPCと称する）である。
２３は処理すべきデータが格納されるデータフア
イル、２４はデータフアイル２３から１バイト単
位で取り出されるデータ保持されるレジスタであ
る。２５は最大４バイト（全語）のデータが保持
される処理結果レジスタ（以下、RSLRと称す
る）、２６はレジスタ制御部である。レジスタ制
御部２６はメモリライトの種類（全語書き込み、
半語書き込み、バイト書き込み）に対応してレジ
スタ２のデータをRSLR２５の必要なバイト位置
に保持せしめるようになつている。第２図および第３図はそれぞれRSLR２５およ
びレジスタ制御部２６の構成を示すものである。
第２図において、１００〜１０７は４ビツトのレ
ジスタである。レジスタ１００，１０２，１０
４，１０６にはレジスタ２４の１バイト出力の上
位４ビツト（DRS０〜DRS３）が入力され、レ
ジスタ１０１，１０３，１０５，１０７にはレジ
スタ２４の１バイト出力の下位４ビツト（DRS
４〜DRS７）が入力されるようになつている。
またレジスタ１００〜１０７にはレジスタ制御部
２６からイネーブル信号CERS０〜CERS７（論
理“１”で有効）が与えられるようになつてい
る。しかしてレジスタ１００〜１０７はそれぞれ
対応するイネーブル信号CERS０〜CERS７が論
理“１”である場合に、クロツク信号RSLTに同
期して入力データ（４ビツト）をラツチする。一
方、第３図において、１１０はカウンタである。
カウンタ１１０は有効（論理“１”）なイネーブ
ル信号CECNRが与えられている期間中、クロツ
ク信号CSCLKに同期してアツプカウント動作を
行なう。カウンタ１１０には有効（論理“１”）
なロード信号CCNRLに応じてオール“０”デー
タがロードされるようになつている。１１１は
ROM（Read Only Memory）である。ROM１
１１は、カウンタ１１０のカウント出力の下位２
ビツト（カウンタ１１０が２ビツトの２進カウン
タである場合にはカウント出力の全ビツト）およ
び前記スタートマイクロ命令で指定される処理の
種類を示す情報＊との連結された情報をROMア
ドレスとし、対応する位置からあらかじめ記憶さ
れている８ビツトの情報を前記したイネーブル信
号CERS０〜CERS７としてレジスタ１００〜１
０７に出力する。再び第１図を参照すると、２７は主としてメモ
リアクセスの種類を決定するアクセス種類決定部
（以下、単に決定部と称する）である。第４図は
決定部２７の構成を示すもので、２００はセレク
タである。セレクタ２００は後続するアダー２０
２の出力またはＢバス２上の２ビツトのデータの
いずれか一方を選択する。ここでＢバス２上の２
ビツトのデータは、指定された領域の最初にアク
セスすべきメモリアドレスの下位２ビツトADR
３０〜ADR３１に対応するものである。２０１
はセレクタ２００の選択出力が保持されるアドレ
ス境界情報レジスタ（第２レジスタ）、２０２は
アダーである。アダー２０２はアドレス境界情報
レジスタ（以下、BNDRと称する）２０１の出
力BNDADRと後続するレジスタ２０７の出力と
の加算を行ない、次にアクセスすべきメモリアド
レスの境界情報（アドレス境界情報）すなわちメ
モリアドレスの下位２ビツトを算出するようにな
つている。２０３はROMである。ROM２０３はBNDR
２０１の出力BNDADR（アドレス境界情報）と
後述するDLR２１１の出力DL（データ長）との
連結情報をROMアドレスとし、対応する位置か
らあらかじめ記憶されているメモリアクセスの種
類（全語アクセス、半語アクセス、バイトアクセ
ス）を示すコマンド（リターン信号CERTNを含
む）を出力するようになつている。２０４は
ROM２０３の出力が保持されるレジスタ、２０
５はレジスタ２０４の出力をＣバス４（の特定ラ
イン）に出力する出力ゲート（以下、Ｇと称す
る）である。２０６はROMである。ROM２０
６はROM２０３と同様にBNDR２０１の出力
BNDADRとDLR２１１の出力DLとの連結情報
をROMアドレスとし、対応する位置からあらか
じめ記憶されている次のメモリアドレスを計算す
るための数値データALPを出力するようになつ
ている。後述する主メモリ３０に対するアドレス
がバイト単位で指定される本実施例では、上記数
値データALPは１回のメモリアクセスで処理さ
れるデータバイト数を示している。更にこの数値
データALPは、データ列のデータ長がバイト単
位で指定される本実施例では、１回のメモリアク
セスで処理されるデータ長をも示している。ここ
で本実施例におけるROM２０３，２０６の共通
のROMアドレスに対するROM出力の具体例を
下記表に示す。

【表】この表において、BW（Byte Word）、HW
（Half Word）、およびFW（Full Word）はそれ
ぞれバイト（１バイト）アクセス、半語（２バイ
ト）アクセス、全語（４バイト）アクセスを示
し、Ｒはリターン信号CERTNの出力を示す。な
お、データ長DLに関し、実際に処理すべきデー
タは、本実施例ではDL＋１バイトである。２０
７はROM２０６の出力すなわち数値データALP
が保持されるレジスタ、２０８はレジスタ２０７
の出力（ALP）またはレジスタ２０７の反転出
力（補数）のいずれか一方を選択するセレクタ、
２０９はレジスタ２０７の反転出力をＡバ
ス１に出力するＧ（出力ゲート）である。２１０は後続するアダー２１２の出力またはＢ
バス２上のデータのいずれか一方を選択するセレ
クタである。ここでＢバス２上のデータは指定さ
れたデータ列のデータ長DL₀である。２１１はセ
レクタ２１０の選択出力が保持されるデータ長レ
ジスタ（第１レジスタ）、２１２はアダーである。
アダー２１２はデータ長レジスタ（以下、DLR
と称する）２１１の出力DLとセレクタ２０８の
出力との加算を行ない、処理すべき（未処理の）
データ長を算出するようになつている。再び第１図を参照すると、３０は主メモリ、４
０は主メモリ３０を制御するメモリ制御部であ
る。５０はデータ処理装置全体を制御する主制御
部、５１は主制御部５０の中心を成すマイクロプ
ログラム制御部（以下、MPCと称する）である。
５２はMPC５１の指示およびＣバス４上の情報
に応じてメモリアクセス等の指示をメモリ制御部
に与えるアクセス指示部である。５３は主メモリ
３０からの読み出しデータまたは主メモリ３０へ
の書き込みデータが保持されるメモリデータレジ
スタ（以下、MDRと称する）、５４は主メモリ
３０に対対するメモリアドレスが保持されるメモ
リアドレスレジスタ（以下、MARと称する５で
ある。なお、演算制御部１０、メモリ制御部４
０、および主制御部５０から成る構成を主処理部
と称する。次に本発明一実施例の動作を、たとえば主メモ
リ３０の1000番地から始まる領域に格納されてい
る11バイトのデータ（DL₀＝10）を、主メモリ３
０の2003番地から始まる領域に移動する場合を例
にとつて説明する。いま、主メモリ３０の1000番
地からのデータ列は、すでにデータフアイル２３
に格納されているものとする。また、上記データ
列のデータ長DL₀（DL₀＝10）および当該データ
列の書き込み先先頭アドレス（2003番地）の下位
２ビツト（この場合は“11”）は、Ｂバス２を経
由して主制御部５０からデータ処理部２０の決定
部２７に与えられ、それぞれセレクタ２１０，２
００を介してDLR２１１、BNDR２０１に保持
されているものとする。このような状態で第５図
のマイクロプログラム処理手順に示されているよ
うに、MPC５１はスタートマイクロ命令
STARTを実行する。このスタートマイクロ命令
STARTはMPC５１の制御によりデータ処理部
２０のSTAR２１に保持され、データ処理部２
０が動作を開始する（ステツプＡ）。すなわち
NPC２２がSTAR２１の保持内容に対応するナ
ノプログラムを実行する。次にマイクロプログラ
ムはBAL（Branch ＆ Link）マイクロ命令に
より処理ルーチンに分岐する（ステツプＢ）。こ
の間データ処理部２０では、データフアイル２３
に格納されているデータ列のうち必要な部分がレ
ジスタ制御部２６の制御によつてRSLR２５の必
要なバイト位置に格納される。このレジスタ制御
部２６の動作について、以下に詳細に説明する。データ処理部２０内では１バイト単位でデータ
が処理されるよになつており、データフアイル２
３に格納されているデータ列は１バイトずつレジ
スタ２４に取り出された後、レジスタ制御部２６
の制御によりRSLR２５の必要なバイト位置に格
納される。レジスタ制御部２６はNPC２２の制
御のもとにメモリライトの種類、およびスタート
マイクロ命令STARTで指定された処理の種類に
応じてRSLR２５を制御する。すなわちレジスタ
制御部２６において、ROM１１１はカウンタ１
１０のカウント出力（の下位２ビツト）およびス
タートマイクロ命令で指定される処理の種類を示
す情報＊との連結された情報で示されるROMア
ドレスに応じて、対応する位置からイネーブル信
号CERS０〜CERS７を出力する。しかして
RSLR２５内のレジスタ１００，１０２，１０
４，１０６には、対応するイネーブル信号CERS
０，CERS２，CERS４，CERS６が有効（論理
“１”）である場合に、クロツク信号RSLTに同期
してレジスタ２４の出力の上位４ビツト（DRS
０〜DRS３）がラツチされる。同じくレジスタ
１０１，１０３，１０５，１０７には、対応する
イネーブル信号CERS１，CERS３，CERS５，
CERS７が有効（論理“１”）である場合に、ク
ロツク信号RSLTに同期してレジスタ２４の出力
の下位４ビツト（DRS４〜DRS７）がラツチさ
れる。ここでレジスタ１００，１０１の出力は32
ビツトデータ（Ｓバス３）のビツト０〜ビツト７
に対応し、…、レジスタ１０６，１０７の出力は
ビツト24〜31に対応している。ところで１回のメモリライト動作に対応するレ
ジスタ制御部２６の動作は、メモリライトの種類
によつて異なる。すなわち、レジスタ制御部２６
は、バイト書き込みであれば、カウンタ１１０の
カウント出寮（の下位２ビツト）が“00”で処理
を終了し、半語書き込みであれば、カウンタ１１
０のカウント出力（の下位２ビツト）が“01”で
処理を終了し、全語書き込みであれば、カウンタ
１１０のカウント出力（の下位２ビツト）が
“11”で処理を終了する。このカウンタ１１０は
NPC２２によつて制御され、初期状態において
オール“０”データがロードされた後、メモリラ
イトの種類に応じてクロツク信号CSCLKに同期
して必要回数だけカウントアツプされる。前述し
たように１回のメモリライト動作で１バイトのデ
ータを書き込む（バイト書き込み）場合で、かつ
マイクロスタート命令STARTでデータのメモリ
内移動が指定されている場合、ROM１１１の出
力すなわちCERS０〜CERS７は全て有効となる
ようになつている。したがつてレジスタ２４の出
力（１バイト）はレジスタ１００，１０１、レジ
スタ１０２，１０３、レジスタ１０４，１０５、
およびレジスタ１０６，１０７にラツチされる。
すなわち、32ビツト構成のRSLR２５の４つのバ
イト位置には、同一のバイトデータ（この例で
は主メモリ３０の2003番地に書き込むべきデー
タ）が保持される（第６図イ参照）。ここで半語書き込みおよび全語書き込みの場合
についても説明する。半語書き込みの場合、前述
したようにレジスタ制御部２６の動作はカウンタ
１１０のカウント出力（の下位２バイト）が
“01”で終了する。明らかなようにカウント出力
が“00”のときのROM１１１の出力はバイト書
き込みと同じであり、RSLR２５の内容は第６図
イに示される通りとなる。次にカウンタ１１０の
カウント出力が“01”となると、ROM１１１の
出力が変化し、信号CERS２，CERS３，CERS
６，CERS７だけが有効となるようになつてい
る。この結果、データに続いてデータフアイル
２３からレジスタ２４に取り出される１バイトデ
ータはRSLR２５のビツト８〜ビツト15、およ
びビツト24〜ビツト31の２つのバイト位置にラツ
チされる。したがつてRSLR２５の内容は、第６
図ロに示されるように上位・下位の半語（２バイ
ト）がそれぞれ同じ値（データおよびデータ
から成る半語）となる。また、全語書き込みの場
合、前述したようにレジスタ制御部２６の動作は
カウンタ１１０のカウント出力（の下位２バイ
ト）が“11”で終了する。明らかなようにカウン
ト出力が“01”までのRSLR２５の内容は第６図
イ，ロと同じである。そして、カウンタ１１０の
カウント出力が“10”となると、ROM１１１の
出力のうち信号CERS４，５だけが有効となるよ
うになつている。この結果、データに続いてデ
ータフアイル２３からレジスタ２４に取り出され
る１バイトデータはRSLR25のビツト16〜ビツ
ト23のバイト位置にラツトされる（第６図ハ参
照）。そして、カウンタ１１０のカウント出力が
“11”となると、ROM１１１の出力が変化し、
信号CERS６〜CERS７だけが有効となるように
なつている。この結果、データに続く１バイト
データはRSLR２５のビツト24〜ビツト31のバ
イト位置にラツチされる。したがつて、RSLR２
５の内容は、第６図ニに示されるようにデータ
〜データからなる４バイト（全語）のデータと
なる。なお本実施例において、バイト書き込みの
場合は、第６図イに示されるRSLR２５の４つの
バイト位置の下位の２つのバイト位置のメモリア
ドレスに対応する部分の１バイトデータが、主メ
モリ３０に対する書き込みデータとして用いられ
る。また、半語書き込みの場合は、第６図ロに示
されるRSLR２５の下位の２つのバイト位置の２
バイトデータが上記書き込みデータとして用いら
れる。また、全語書き込みの場合は、第６図ニに
示されるRSLR２５の全て（４つ）のバイト位置
のデータ（４バイトデータ）がそのまま上記書き
込みデータとして用いられる。前述したレジスタ
制御部２６の制御により、MPC５１がBAL動作
を実行中に、主メモリ３０の2003番地に書き込む
べき１バイトのデータがRSLR２５に第６図イに
示されるように格納された後、マイクロプログラ
ムはステツプＣに進む（第５図参照）。このステ
ツプＣでは、MPC５１の制御により、RSLR２
５の内容がＳバス３を経由してMDR５３に保持
される。このとき、決定部２７からＣバス４上に
メモリアクセスのコマンドが出力され、アクセス
指示部５２に入力される。この結果、アクセス指
示部５２からメモリ制御部４０にメモリアクセス
指示が与えられ、メモリ制御部４０の制御によつ
て主メモリ３０の2003番地に１バイトのデータが
書き込まれる。次に上記決定部２７の動作について詳細に説明
する。DLR２１１の出力DL（この場合DL＝DL₀
＝10）およびBNDR２０１の出力BNDADR（こ
の場合“11”）はROM２０３，２０６に共通に
与えられている。ROM２０３，２０６は上記出
力DLおよびBNDADRの連結情報で示される
ROMアドレス位置より、それぞれ対応するコマ
ンド、数値データALPを出力する。この場合、
BNDADR＝“11”、DL＝10（＞１）であるため、
前記表から明らかなようにバイトアクセス
（BW）のコマンド、ALP＝１（バイト）の数値デ
ータがそれぞれ出力される。このコマンドは、主
メモリ３０の2003番地（アドレス境界情報は
“11”）から11バイト（２バイト以上）のデータ列
をアクセスする（書き込む）場合、第７図の符号
に示されるように１回目のメモリアクセス（メ
モリライト）動作で１バイトのデータをアクセセ
スする（書き込む）ことを示すものである。
ROM２０３から出力されるコマンドはレジスタ
２０４に保持され、Ｇ２０５を介して前述したよ
うにＣバス４上に出力される。一方、ROM２０
６から出力される数値データALP（この場合ALP
＝１）はレジスタ２０７に保持されアダー２０２
に直接出力される。また、レジスタ２０７の内容
の反転出力（補数）すなわちはセレクタ２
０８を介してアダー２１２に出力される。なお、
レジスタ２０７の内容すなわちALPがセレクタ
２０８を介してアダー２１２に出力されるのは、
メモリアクセスが指定された領域の最終アドレス
から先頭アドレスに向つて行なわれる場合であ
る。そして、アダー２０２にてBNDR２０１の
出力BNDADRと数値データALPとの加算が行な
われ、次にメモリアクセスすべき主メモリ３０の
メモリアドレスの下位２ビツト（アドレス境界情
報）が算出される。このアダー２０２の出力はセ
レクタ２００を介してBNDR２０１に保持され
る。この例ではBNDADR＝“11”、ALP＝１（２
進表示で“01”）であり、BNDR２０１の新たな
内容、すなわち次にメモリアクセスすべき主メモ
リ３０のメモリアドレスの下位２ビツトは“00”
となる。また、アダー２１２では、DLR２１１
の出力DLと数値データALPの補数との加算、す
なわちDL―ALPが行なわれ、処理すべき（未更
新の）データ列のデータ長が算出される。このア
ダー２１２の出力はセレクタ２１０を介して
DLR２１１に保持される。この例ではDL＝10、
ALP＝１であり、DLR２１１の新たな内容、す
なわち処理すべきデータ列のデータ長DLは９（バ
イト）となる。前記ステツプＣ（第５図参照）にて主メモリ３
０（の2003番地）に対するメモリアクセスが行な
われ、（１バイトの）データ書き込みが実行され
ると、MPC５１はステツプＤを実行する。この
ステツプＤでは、ステツプＣのメモリアクセスで
主メモリ３０に書き込まれたデータのデータ長に
対応してメモリアドレスを更新して次のメモリア
クセス（メモリライトアクセス）のためのメモリ
アドレスを求める処理が行なわれる。このメモリ
アドレス更新のためにレジスタ２０７の保持内容
すなわち数値データALPが用いられる。まず数
値データALPの反転出力がG209よりＡバス１上
に出力される。なお、数値データALPの反転出
力を用いるのはＡバス１が“０”レベル真値のバ
スであるためであり、G209に代えてG205のよう
にナンド出力のゲートを用いる場合には数値デー
タALPをそのまま出力することになる。一方、
MAR５４の保持内容はＢバス２上に出力され
る。しかして演算制御部１０におけるアダー１１
にてＡバス１上の数値データALPとＢバス２上
のMAR５４の保持内容（メモリアドレス）との
加算がMPC５１の制御のもとで行なわれ、次の
メモリアククセスのためのメモリアドレスが算出
される。この例ではALP＝１、MAR５４の内容
（現メモリアドレス）＝2003番地であるため、新メ
モリアドレスとして2004番地が求められる。アダ
ー１１の出力はＳバス３を介してMAR５４に保
持される。これにより、MAR５４の内容（メモ
リアドレス）が更新されたことになる。一方、ステツプＤにおける上述したマイクロプ
ログラム制御によるアドレス更新処理の間に、デ
ータ処理部２０では次に主メモリ３０に書き込む
べきデータをデータフアイル２３により取り出し
てRSLR２５に格納する処理が行なわれる。な
お、この処理は実際にはステツプＣから行なわれ
ており、処理バイト数が２バイト以下の場合には
ステツプＣの期間で処理が終了する。この場合に
は、メモリアドレスが2004番地すなわちメモリア
ドレスの下位２ビツト（アドレス境界情報）が
“00”であり（このことは前述したようにアダー
２０２の出力が保持されるBNDR２０１の出力
BNDADRで示される）、未更新のデータ長DLが
９（バイト）である（このことは前述したように
アダー２１２の出力が保持されるDLR２１１の
出力DLで示される）ため、（2004番地からの）全
語書き込みとなる。したがつて、前述したレジス
タ制御部２６の詳細な動作説明から明らかなよう
に、RSLR２５の４つのバイト位置にはそれぞれ
異なる１バイトのデータが格納されることにな
る。ステツプＤの処理が終了すると、MPC５１は
ステツプＥを実行する。このステツプＥではデー
タ処理部２０のRSLR２５の保持内容がＳバス３
を経由してMDR５３に保持される。このとき、
決定部２７からＣバス４上にメモリアクセスのコ
マンドが出力され、アクセス指示部に入力され
る。この結果、アクセス指示部５２からメモリ制
御部４０にメモリアクセス指示が与えられ、メモ
リ制御部４０の制御によつて主メモリ３０に対す
るメモリアクセスが行なわれる。この場合には、
前述した決定部２７の詳細な動作説明から類推で
きるように、上記コマンドは全語アクセス
（FW）を指示するコマンドである。したがつて、
メモリ制御部４０の制御によつて、第７図の符号
に示されるように２回目のメモリアクセス（メ
モリライトアクセス）動作で主メモリ３０の2004
番地から４バイトのデータが全語書き込みされ
る。また、ステツプＥにおける上述したメモリアク
セスの間に、データ処理部２０の決定部２７では
次にメモリアクセスすべき主メモリ３０のメモリ
アドレスの下位２ビツト（アドレス境界情報）が
算出される。この算出結果はBNDR２０１に保
持される。同じくデータ処理部２０の決定部２７
では当該ステツプＥにおけるメモリアクセス動作
の終了後の未処理データのデータ長が算出され
る。この算出結果はDLR２１１に保持される。
しかして、ROM２０３，２０６はBNDR２０１
の出力BNDADRおよびDLR２１１の出力DLの
連結情報で示されるROMアドレス位置よりそれ
ぞれ対応するコマンド、数値データALPを出力
する。これらROM２０３，２０６の出力はそれ
ぞれレジスタ２０４，２０７に保持され、次のス
テツプＤにおけるアドレス計算、更に次のステツ
プＥにおけるコマンド出力等に用いられる。更に
データ処理部２０では、次に主メモリ３０に書き
込むべきデータをデータフアイル２３より取り出
してRSLR２５に格納する処理が行なわれる。な
お、次に書き込むべきデータが４バイトとなる場
合には、上記RSLR２５への格納処理はステツプ
Ｅで終了せず、次のステツプＤの間にも継続され
る。ステツプＥのメモリアクセス処理が終了する
と、再びステツプＤに戻り、指定されたデータ数
の処理が終了するまでステツプＤ，Ｅが繰り反し
実行される。この指定されたデータ数の処理終了
は、次にメモリアクセスすべき主メモリ３０のメ
モリアドレスの下位２ビツトすなわちBNDR２
０１の出力BNDADR、および未処理データのデ
ータ長すなわちDLR２１１の出出力DL（と次に
メモリアクセスされるデータのバイト数）で決定
することができる。そこで本実施例では、前記表
に示されるように、データ処理終了に該当する上
記出力BNDADRおよびDLの連結情報で示され
るROM２０３のアドレス位置に、メモリアクセ
スの種類を示すコマンドのほかにリターン信号
CERTNの出力情報Ｒをあらかじめ記憶させてい
る。２度目のステツプＤでは、前回のメモリアクセ
スにおけるメモリアドレス2004番地および、数値
データALPに基づいて、次のメモリアドレス
2008番地が算出される。続いて２度目のステツプ
Ｅにおいて、３回目のメモリアクセス動作が行な
われ、第７図の符号に示されるように主メモリ
３０の2008番地から４バイトのデータが全語書き
込みされる。更に次の（３度目）のステツプＤで
は、同じく前回のメモリアドレス2008番地および
数値データALPに基づいて、次のメモリアドレ
ス2012番地が算出される。そして、続く（３度目
の）ステツプＥにおいて、４回目のメモリアクセ
ス動作が行なわれ、第７図の符号に示されるよ
うに主メモリ３０の2012番地か２バイトのデータ
が半語書き込みされ、データ処理部２０の決定部
２７から出力されるリターン信号CERTNによつ
てMPC５１はメインルーチンにリターンする。
この結果、データ処理部２０の処理動作も終了す
る。このように本実施例によれば、未処理データのデータ長およびメモリアクセ
スすべき主メモリ３０のメモリアドレスの下位
２ビツト（アドレス境界情報）に基づいて、主
メモリ３０に対するメモリアクセスの種類（バ
イトアクセス、半語アクセス、全語アクセス）
を一義的に決定する論理、並びにこのメモリア
クセスに対応したバイト数のデータを適切なバ
イト位置に出力する論理によつて、１回のメモ
リアクセスで１バイトだけでなく、２バイト処
理、４バイト処理が行なえるので、メモリアク
セス回数を著しく減少でき、データ処理速度の
高速化が図れる。上記に示したようにメモリアクセスの種類
の決定、データの取り揃えがマイクロプログラ
ム処理によらずに行なわれるので、マイクロプ
ログラムのステツプ数が減少し、データ処理速
度の一層の高速化が図れる。 BALマイクロ命令によりデータ処理のサブ
ルーチンに分岐し、未処理データのデータ長お
よびメモリアクセスすべき主メモリ３０のメモ
リアドレスの下位２ビツトに基づいて、データ
処理の終了を判断してリターン信号を出力し、
データ処理を終了する論理によつて、マイクロ
プログラムによりデータ処理の終了を判断する
ものにくらべてデータ処理速度の一層の高速化
が図れる。マイクロプログラム制御部（MPC）による
BAL動作、アドレス更新のための加算制御、
メモリアクセス制御の間にも、スタートレジス
タ（STAR）２１に保持されているマイクロ
命令に基づいて、データ処理部２０においてメ
モリアクセスの種類を示すコマンドの生成、必
要なバイト数のデータの必要なバイト位置への
取り揃えなどの各種データ処理が並行して行な
われるので、データ処理速度の一層の高速化が
図れる。なお、前記実施例では、未処理データのデータ
長およびメモリアクセスすべき主メモリ３０のメ
モリアドレスの下位２ビツトに基づいてデータ処
理の終了を判断する論理を設けた場合について説
明したが、本発明の要旨によれば、マイクロプロ
グラムによつてデータ処理の終了を判断するよう
にしてもよい。また、前記実施例では、マイクロ
プログラム制御部（MPC）によるBAL動作、ア
ドレス更新のための加算制御などと並行してメモ
リアクセスの種類を示すコマンドの生成、データ
の取り揃えなどの各種データ処理を行なう場合に
ついて説明したが、本発明の要旨によれば、必ず
しも並行処理の必要はない。以上詳述したように本発明のデータ処理装置に
よれば、メモリアクセス回数が減少できるのでデ
ータ処理速度の高速化が図れる。

【図面の簡単な説明】

第１図は本発明のデータ処理装置の一実施例を
示すブロツク図、第２図は上記実施例における処
理結果レジスタ（RSLR）のレジスタ構成図、第
３図は上記実施例におけるレジスタ制御部の構成
を示すブロツク図、第４図は上記実施例における
アクセス種類決定部の構成を示すブロツク図、第
５図は動作を説明するための処理手順を示す図、
第６図イ〜ニは処理結果レジスタ（RSLR）への
データ格納例を示す図、第７図は主メモリに対す
るメモリライトアクセス例を示す図である。１０…演算制御部、１１…アダー、２０２，２
１２…アダー（更新手段）、２０…データ処理部、
２１…スタートレジスタ（STAR、第３レジス
タ）、２２…ナノプログラム制御部（NPC）、２
５…処理結果レジスタ（RSLR）、２６…レジス
タ制御部（データ整形手段）、２７…アクセス種
類決定部、３０…主メモリ、４０…メモリ制御
部、５０…主制御部、５１…マイクロプログラム
制御部（MPC）、５２…アクセス指示部、５３…
メモリデータレジスタ（MDR）、５４…メモリ
アドレスレジスタ（MAR）、１１０…カウンタ、
１１１…ROM、２０３…ROM（決定手段）、２
０６…ROM（メモリアドレス計算データ生成手
段）、２０１…アドレス境界情報レジスタ
（BNDR、第２レジスタ）、２１１…データ長レ
ジスタ（DLR、第１レジスタ）。

Claims

【特許請求の範囲】１マイクロプログラム制御方式のデータ処理装
置において、処理すべきデータのデータ長が保持される第１
レジスタ、そのデータが置かれる主メモリのアド
レス境界情報が保持される第２レジスタ、上記デ
ータ長およびアドレス境界情報に基づいてメモリ
アクセスの種類を決定する決定手段、このメモリ
アクセスの種類に対応して次のメモリアドレスを
計算するためのデータの生成に供されるメモリア
ドレス計算データ生成手段、このメモリアドレス
を計算するためのデータに基づいて上記第１およ
び第２レジスタの内容を更新するための更新手
段、およびメモリライト時にそのメモリライトの
種類に対応して必要なデータを必要なバイト位置
に出力するデータ整形手段を備えたデータ処理部
と、上記次のメモリアドレスを計算するためのデー
タおよび前回のメモリアドレスに基づいて次のメ
モリアクセスのためのメモリアドレスをアダーを
用いて算出してメモリアドレスレジスタに設定す
ると共に、メモリライト時には上記必要なバイト
位置に出力されたライトデータをメモリデータレ
ジスタに設定し、上記主メモリとの間で指定され
たデータ長のデータのリード／ライト処理を行な
うためのリード／ライト処理ルーチンを、BAL
（Branch ＆Link）マイクロ命令により実行す
る主制御部と、を具備し、上記決定手段は上記第１および第２レジスタの
保持内容に基づいて上記データ処理部の処理終了
を決定し、上記主制御部に対して上記リード／ラ
イト処理ルーチンからメインルーチンに戻ること
を指示するためのリターン信号を生成することを
特徴とするデータ処理装置。２上記データ処理部は、上記BALマイクロ命
令に先行して上記主制御部から発行され、上記デ
ータ処理部の処理動作を指定するスタートマイク
ロ命令が設定される第３レジスタと、この第３レ
ジスタの保持内容に応じた制御動作を行なうナノ
プログラム制御部とを備えていることを特徴とす
る特許請求の範囲第１項記載のデータ処理装置。