JPH059816B2 - - Google Patents

Description

【発明の詳細な説明】 発明の分野 この発明は、データ処理システム、特に、命令
のデイスクリプタ・ワードからデータ・タイプ・
フイールド信号を受入れる装置に関するものであ
る。

先行技術の説明 データ処理産業においては、コンピユータ・シ
ステムの遂行能力の増大にあわせて該システムの
コスト軽減へ向けた連続的な努力がなされてき
た。データ処理システムの遂行能力を向上させよ
うとするときに考察されるべき多くの変動要因の
中で、２個の極めて重要な考察事項は、システム
内で用いられるプロセツサの速度と、システム・
メモリとプロセツサ・ユニツトとの間で転送され
得るデータの転送速度である。データ処理システ
ムの遂行能力を増大させるための先行技術におけ
るアプローチは、共通データ・バスを介して夫々
にシステム・メモリに接続された複数個のプロセ
ツサ・ユニツトを提供することであつた。このア
プローチの延長として、特定タイプのプロセツサ
の操作を実行するために、個別的なプロセツサ・
ユニツトが特別に設計された。かくして、データ
処理システムには、高レベルの効率で複雑な数学
的演算を遂行するために特に適合された高速の科
学命令プロセツサ・ユニツト、ビジネスに関連さ
れたデータ処理において共通する操作を公式に遂
行するために特に設計された商用命令プロセツ
サ、および、完全なデータ処理システムの操作を
コントロールする一方で付加的な処理能力をも与
えるマスタ・プロセツサとしての役割を果たすよ
り一般化された中央プロセツサ・ユニツトが含ま
れている。

このような多重処理式のデータ処理システムに
おいては、各々のプロセツサが、共通データ・バ
スに対する個別的な接続によつてシステム・メモ
リとの通信を行ない、該共通データ・バスはまた
システム・メモリに接続されるようにしたものは
普通のものであつた。多重の特別に設計されたプ
ロセツサを使用することによつて支えられた処理
能力の著しい増大で、システムの全体的な処理能
力を増大させるのにある程度の成功がもたらされ
たけれども、プロセツサによつて定常的に要求さ
れる莫大な量のデータのため、それらを最適の速
度で処理しようとしてプロセツサにデータを転送
するためのシステム・メモリの能力をこえること
となつた。

コンピユータ・システムの遂行能力を最大化さ
せようとする第２のアプローチは、蓄積されてい
るデータを得るためにシステム・メモリに対する
アクセスをプロセツサ・ユニツトが要求する回数
を最少化することであつた。このアプローチで
は、キヤツシユ・メモリと呼ばれる、容量の制限
された極めて高速なメモリの使用が考えられた。
中央プロセツサ・ユニツトによつてシステム・メ
モリに要求された最近の情報は、プロセツサ・ユ
ニツトへのその転送と同時にキヤツシユ・メモリ
に蓄積されることになる。このような情報に対す
るそのあとの要求では、大容量ではあるが動作の
おそいシステム・メモリに対するアクセスの必要
なしに、キヤツシユ・メモリからプロセツサユニ
ツトに対しデータの直接的な転送がなされる。

データ処理システムの遂行能力を増大させるた
めの第３のアプローチは、実際には、第１および
第２のアプローチのハイブリツドであつて、デー
タ・プロセツサ・システム内での多重の特殊プロ
セツサを提供し、プロセツサ、例えばCPU、を
コントロールするためにキヤツシユ・メモリを使
用することが考えられた。これにより、プロセツ
サの効率的な操作を可能化するために、それらに
充分なデータを転送する能力の欠除していること
はある程度まで改善された。しかしながら、
CPUは、それがキヤツシユ・メモリに直結され、
システム・メモリへのアクセスが余り頻繁には要
求されなかつたということで、主として利点が生
じたものであつた。システム・バスとプロセツサ
との間で情報を転送するデータ・バス上のトラヒ
ツクの減少は、CPUによるアクセスの要求が少
なくなつたことからもたらされたということによ
り、第２の利点が別異のプロセツサに与えられ
た。

しかしながら、ハイブリツトのアプローチでさ
えも、多重の特殊化されたプロセツサが連続的に
最適操作されるデータ処理システムは得られなか
つた。データ処理システムのプロセツサ能力を最
大化する上での最大な障害は、多重の特別に設計
されたプロセツサの固有の効率性を利用するため
には、システム内で充分な高速をもつて情報を転
送させる能力がないことから生じるものである。

システムの遂行能力に対する別異の制限は、
CPUが単一マシン・サイクルの間に処理するこ
とのできるオペランドのサイズである。米国特許
第4206503号において説明されているようなCPU
にあつては、16ビツトのワードに制限されてい
る。

発明の目的 したがつて、この発明の目的は、データ処理シ
ステムの遂行能力を更に増大させることにある。

この発明の別異の目的は、より大きいサイズの
オペランドを処理するために改良されたCPUを
提供することにある。

この発明の別異の目的は、オペランドのサイズ
を指定するためのデイスクリプタが含まれている
命令のタイプを提供することにある。

この発明のなお別異の目的は、オペランド・サ
イズ信号およびコントロール・ストア信号に応答
して、相異なるオペランド・サイズを処理するた
め、コントロール・ストアがマイクロプログラ
ム・ルーチンにブランチするようにさせるための
手段を提供することにある。

発明の要約 データ処理システムには、命令およびオペラン
ドを蓄積するメモリ、サブシステム、および、メ
モリ・サブシステムから命令およびオペランドを
受入れて命令を実行する中央プロセツサ・ユニツ
ト（CPU）が含まれている。該命令には第１お
よび第２のワードが含まれている。該第１のワー
ドには、操作コード・フイールドおよびエスケー
プ・コード・フイールドが含まれている。操作コ
ード・フイールドではCPUの実行する命令が同
定され、また、エスケープ・コードでは、拡張し
た整数命令（EII）および商用命令プロセツサ
（CIP）の命令を含む命令のクラスが同定される。

該第２のワードには、データ・タイプ・フイー
ルドおよびアドレス・シラブル・フイールドが含
まれている。データ・タイプ・フイールドではオ
ペランドのタイプが同定される。EIIのためには、
データ・フイールドで、ビツト・ストリング、デ
イジツト、ハーフ・ワード、ワード、ダブル・ワ
ード、カツド・ワードまたはアドレス・オペラン
ドが同定される。CIP命令のためには、データ・
フイールドでデイジツトまたはハーフ・ワード・
オペランドが指示される。アドレス・シラブルで
は、エスケープ・コードと共に、オペランドの実
効アドレスを発生させるためにCPUによつて遂
行される演算に含まれている要素が指示される。

CPUはマイクロプログラム（フアームウエア）
コントロール式のものであつて、マイクロワード
を蓄積するためのコントロール・ストアが含まれ
ている。該コントロール・ストアは、操作コード
信号に応答して、命令を実行するときにCPU操
作をコントロールするためのマイクロワードを表
わすコントロール信号を発生するようにされてい
る。

フアームウエアのコントロールの下に命令を実
行する間に、データ・フイールド信号は図１１の
F′レジスタ７６にロードされ、そして、リード・
オンリ・メモリ（ROM）４４−２のアドレス端
子に印加される。また、アドレス端子には、多く
の別異の信号も印加される。操作コードの高位ビ
ツトであるビツト位置４ではFREG００₊信号が
発生され、これによりEIIまたはCIP命令のいず
れかの命令が同定される。コントロール・ストア
信号によつて発生されたMEMADR_-信号では、
オペランドがメモリ・サブシステムに蓄積されて
いるかどうかが指示される。オペランドがレジス
タに蓄積されていることがMEMADR_-信号で指
示されると、コントロール・ストア信号によつて
発生された信号MISC７B₊で、アドレス・シラブ
ル１を介してアドレスされ得るものの１個か、ま
たはアドレス・シラブル３を介してアドレスされ
得るものの１個のいずれかとしてのレジスタが同
定される。

ROMの出力信号ODSIZ１₊，ODSIZ２₊，
ODSIZ４₊およびODADDA₊がフアームウエアに
よつてテストされ、指示されたデータ・タイプを
処理するルーチンにフアームウエアがブランチさ
れる。

アドレス・シラブルでは、オペランド（IMO）
またはオペランドを見付けるために用いられると
ころのアドレス（IMA）を表わすところの第３
の命令コードが呼び出される。

この発明の特色である新規な特徴は、特許請求
の範囲で詳細に開示されている。しかしながら、
発明それ自体はその構成および操作の双方に関し
て、添付図面に即した以下の説明を参照すること
によつて最もよく理解することができる。

第１図は、これから説明されるCPUが含まれ
ているシステムの構成についての一般的なブロツ
ク図である。このようなシステムには、中央プロ
セツサ・ユニツト（CPU）１００、および、科
学命令プロセツサ（SIP）１０１と商用命令プロ
セツサ（CIP）１０２を含む付加的プロセツサが
含まれている。これらの付加的プロセツサは、基
本的プロセツサ１００を特別な適用のためにその
範囲を拡張させるために用いられる。該システム
には、また、キヤツシユ／MMU（キヤツシユ・
メモリ／メモリ管理ユニツト）ユニツト１０３、
電気的システム・バス１０５、メモリ・モジユー
ル（メイン・メモリ）１０６，Ｉ／Ｏデバイス１
０８に接続された入出力（Ｉ／Ｏ）コントローラ
１０７、および、多重回線処理装置またはプロセ
ツサ（MLCP）１０９が含まれている。該シス
テムには、また、上述されたシステムの全部また
は一部を含む第２の中央サブシステム１１０が存
在するマルチプロセツサ構成が含まれている。

該中央サブシステム・プロセツサは、ローカ
ル・バス９によつて互いに接続され、また、それ
らはキヤツシユ／MMUユニツト１０３によつて
該システムの残部に接続されている。中央サブシ
ステムにおけるキヤツシユ／MMUユニツトの機
能は、プロセツサによつて現に使用されているメ
イン・メモリ１０６の一部に対するバツフアメモ
リを提供し、また、メイン・メモリ・アドレスの
変換をさせることである。ローカル・バス９の機
能は、３個のプロセツサとキヤツシユ／MMUユ
ニツト１０３との間の相互接続をさせることであ
る。第１図に示されているように、CPU１００
と別異の２個のプロセツサとの間にはプライベー
ト・インタフエースが存在する。また、各プロセ
ツサからキヤツシユ／MMUに対するプライベー
ト・インタフエースも存在する。ローカル・バス
９は時分割された、またはパブリツク・インタフ
エースであつて、すべての３個のプロセツサおよ
びキヤツシユ／MMUによつて共有されている。
これに加えて、キヤツシユ／MMU１０３は、主
としてメモリモジユール１０６およびＩ／Ｏコン
トローラ１０７を介してＩ／Ｏデバイス１０８等
のシステムの残部に対して、システム・バス１０
５を介してインタフエースを提供している。

次に、第２図のCPUブロツク図について説明
する。特に、諸種の電気的バスと機能ユニツト、
およびそれらの相互関係について説明する。
CPUの主要な要素は破線内に示されている。第
１のこのような要素はローカル・バス・インタフ
エース１０であつて、これには、データ・バツフ
ア３１、ラウンドロビン手続きメモリバツフア
（ラウンドロビン手続きメモリ）３６、および、
これから説明される別異のデバイスと同様にソー
ス・バス３３に接続されている諸種の手続き／デ
ータ・ワードおよびアドレス・マルチプレクサ
（MUX）が含まれている。第１の要素１０は、
システム・バス１０５からのデータを受入れるた
めに使用される。

第２の要素１６は演算要素であつて、DRAM
１１およびBRAM１２と呼ばれる２組のレジス
タ・アレイ（RAM）、および、RAM１１と１２
とが接続されているRAM（Ｒ）バス１３を含む
いくつかのデバイスが含まれている。それには、
また、別異のデバイスと同様にBRAM１２に対
して接続されるインナーバス（IBUS）１４が含
まれている。第２の要素には、また、DALU１
５も含まれている。これは演算論理ユニツトであ
つて、DRAM１１を駆動するように結合されて
いる。

CPUの第３の要素２２には、アウタ（Ｏ）・バ
ス１７およびライト（Ｗ）・バス８４、それらに
接続されるシフター１９−１および１９−２、そ
してそれらに接続されるセレクタが含まれてい
る。これらのセレクタには、DALU／Ｒバス・
セレクタ２０およびＹレジスタ／Ｐレジスタ
（YP）・セレクタ２１が含まれている。

第４の主要な要素２７はCPUのアドレス・セ
クシヨンであつて、これには手続きアドレス・レ
ジスタ（Ｐ）２３およびデータ・アドレス・レジ
スタ（Ｙ）２４が含まれている。それには、ま
た、アドレス・マルチプレクサ２５およびプリフ
エツチ・アドレス・レジスタ２６も含まれてい
る。要素２７には、また、書込みデータ・レジス
タ（Ｗ）２８および書込みデータ・セレクタ
（WS）２９もまた含まれている。CPUのこの部
分は、データをローカル・バス９に転送するため
に用いられる。

デバイス３０は、CPUのテスト・ロジツクで
あつて、これには、１組の８−１マルチプレクサ
が含まれており、これは次いで少なくとも２個の
８−１マルチプレクサの第２の組を駆動して、
“テスト・トルー”または“テスト・フオルス”
と呼ばれる単一の２進信号を発生させ、そして、
この信号はフアームウエアにおけるブランチ・コ
ントロールをするために用いられる。テスト・ト
ルーおよびテスト・フオルス信号は、コントロー
ル・ストア・バンク８０および８１に含まれてい
るPROMに結合される。

次位アドレス発生器４４（第２図）は、Ｆレジ
スタ３８およびＦバス３７に結合されている。次
位アドレス発生器は、主として、CPUにおいて
使用するためのアドレス発生に関連されている。

ローカル・バスのデータ入力エリアである要素
１０の機能は、キヤツシユ／MMU１０３から、
またはローカル・バス９上の別異のデバイスから
返送されるデータを受入れること、ブートストラ
ツプ処理の実行が要求されるときにブートストラ
ツプPROM４１からのデータを選択すること、
および、このようなデータを適切なデータ・バツ
フアに指向させることである。例えば、命令フエ
ツチが要求されるとき、そのデータはフアンクシ
ヨン・レジスタに配せられる。特に、主要なデー
タ・バツフア３１は、ローカル・バス９からの16
ビツトまたは32ビツト・データを受入れる。デー
タ・バツフア３１の出力はＬバス３２に接続され
る。該Ｌバスは、１対のセレクタDA３４および
DW３５の使用によるソース・バス３３の駆動、
および、ラウンドロビン手続きメモリ３６の駆動
の双方のために使用される。非手続きデータは、
Ｌバス３２からのデータ・セレクタより駆動され
るソース・バス３３を介してCPUに入力される。

手続きデータは、ラウンドロビン手続きメモリ
３６からの別異のセレクタの組PA３９および
PW４０を介してCPUに入力される。該ラウンド
ロビン手続きメモリは、手続きが期待される次続
の２ワードまたは３ワードを含むようにされてお
り、それらが必要とされたときに、それらをフエ
ツチするための時間を消費することがないように
されている。それは、CPUによつて空白にされ
たとき、ローカル・バス９を介してキヤツシユ／
MMU１０３から自動的に再ロードされるもので
ある。

Ｆバス３７は、Ｆレジスタ３８、即ち、FOP，
FM，FNおよびLinkと符号の付された４個のエ
リア、のための情報をゲートするために用いられ
る特別のバスである。該Ｆレジスタは、CPUの
主要な命令レジスタである。Ｆバス３７の機能
は、Ｆレジスタ３８からデータを取出し、また、
諸種のソースからＦレジスタに対してデータを供
給することである。マルチプレクサ４３も設けら
れており、これは、要素AS′４２からの定数また
はデータのいずれかを、Ｆレジスタ３８のLink
位置またはFN位置のいずれかにロードすること
を許容されるものである。

また、データ入力エリアである要素１０におい
て、ブートストラツプPROM４１の組は、ブー
トストラツプ・モードで操作されるとき、メモリ
からの命令に代わる命令を与えるために使用する
ことができる。

位置Ａ，Ｂ，ＣおよびＤを有する蓄積デバイス
（ラウンドロビン手続きメモリ）３６はラウンド
ロビン式の４ワードの手続きストアである。それ
が２ワード手続きのための空間を有していると
き、即ち、それが少なくとも半分は空白であると
きはいつでも、それはキヤツシユ／MMUからロ
ーカル・バス９を介してメモリ読出し処理を自動
的に開始させる。返送されるデータは、このラウ
ンドロビン手続きメモリにおいて用いられる次続
の２個の位置に入れられる。CPUの処理要素内
部での使用のためにそれをソース・バス３３に対
して放出すること、またはそれが命令の一部であ
るということからそれをＦレジスタ３８に対して
伝送することのいずれかによつてCPUが処理を
すると、ラウンドロビン手続きメモリ内で実効的
にカーソルに相当する２個のポインタ３６−１お
よび３６−２は、４個の位置をラウンドロビン手
続メモリ３６の出力に対して連続的に可能化させ
る、蓄積デバイス３６に含まれているコンダクタ
の使用により使用され得る次続の位置へ前進され
る。左手のカーソルまたはポインタ３６−２で、
フエツチされるべき次続の手続きワードを指示さ
れる。右手のカーソル３６−１で、それに続くワ
ードが表わされる。ときには、手続きの１ワード
が使用され尽すことがあるが、この場合には、左
手のカーソルによつて指示されたワードはPWマ
ルチプレクサ４０を通して情報を発生させるため
に用いられる。ときには、手続きの２ワードが要
求されることがある（ラージ・アドレス・フオー
ム（LAF）のアドレスを引出すときのように）。
そのときには、左手および右手のカーソルの双方
によつて指示されたワードは、手続きセレクタの
PAマルチプレクサ３９において組み合わされる。

かくして、要素１０は、データ・セレクタ３４
および３５、または手続きセレクタ３９および４
０のいずれかを介し、ソース・バス３３を通して
CPUにデータを送ること、または、ラウンドロ
ビン手続きメモリ３６およびＦバス３７を介して
命令（Ｆ）レジスタ３８に対してデータを直接的
に送ることに関連されているエリアである。デバ
イス（F′）７６は、補助的なアドレス情報または
シラブルから選択されたビツトを保持するために
用いられる。アドレス・シラブルは、実際には、
16ビツト・データ・デイスクリプタの一部であ
る。デイスクリプタ内の所定のビツトは、後続の
分析のために保持されねばならない。CIPデイス
クリプタ内のオペランド・サイズ・ビツト、およ
び、Ｋレジスタ・デイスクリプタ内のオペラン
ド・サイズおよび符号付き対符号無しビツトは保
持されねばならない。これらは５ビツトのF′レジ
スタ７６内に保持される。

第２の要素１６には、演算論理ユニツト
（DALU）１５，BRAM１２およびDRAM１１
が含まれ、また、プログラムにとつて可視的なす
べてのレジスタと、これに加えて、プログラマに
とつて可視的でない多くのワーク・レジスタが含
まれている。これらのデータ蓄積要素は以下のよ
うに構成される。RAMバス１３を駆動すること
のできる２個のソースの１個であるDRAM１１
には32個の位置が含まれており、その各々は24ビ
ツト幅にされている。これらの位置は、７個のい
わゆるＤレジスタ、32ビツト長である７個のいわ
ゆるＫレジスタの２個の半分（ＫおよびＬ）、多
くの内部ポインタ、および、７個のいわゆるＭレ
ジスタを保持するために用いられる。その各々が
24ビツト幅である16ワードが含まれるBRAM１
２には、７個のベース・レジスタに加えて、多く
のプログラマにとつて可視的な、またプログラマ
にとつて不可視的な諸種のタイプのポインタが含
まれている。

第３図には、RAM、バスおよびDALU１５の
間の関係が、より詳細に示されている。DRAM
１１およびBRAM１２は、夫々に、RAMバス
（Ｒバス）１３に対するソースであることができ
る。BRAM１２は実際には二重構造のものであ
る。即ち、CPU内には２個の並列的なBRAM６
０および６１が存在する。BRAM１２の２個の
要素は等しくロードされる。Ｒバス１３を駆動す
る（または、これにデータを転送する）このよう
な１個の要素は要素６０であり、また、Ｉバス
（インナーバス）１４を駆動する別異のものは
BRAMの要素６１である。２個の等しいBRAM
の重要な局面は、システムの速度が向上されると
いうことである。

Ｒバス１３は、BRAM６０またはDRAM１１
のいずれかによつて駆動されることができる。別
異のソースもまた認められるようにＩバス１４を
駆動するようにされる。DALU１５では、Ｉバ
スおよびＲバスはその入力として使用され、ま
た、DALUの出力はDRAMに対して再循環され、
CPUの別異の場所で用いられる。

要素１６には、重要な係りのある２個のバスが
含まれている。いわゆるＩバス１４は、プロセツ
サ内の始めの入力についての主要なソースであ
る。即ち、メモリからのデータは、Ｑレジスタ５
０の出力がドライバ５４を介して、また、
BRAM１２の出力がなされると同様に、このバ
スに対して入れられる。いわゆるＲまたはRAM
バスである第２のバスは、２個の別異のRAMで
あるBRAM１２およびDRAM１１の出力が結合
されるポイントである。これら２個のバスの出力
はDALU１５に対する入力である。DALU１５
は、DRAM１１に返送されるか、また、システ
ム内で更に処理されるためにＯバス１７に伝送さ
れるかのいずれかがなされ得るデータを発生させ
る。

ＩおよびRAMバスの双方で、“バツトラツチ”
（BL）として参照されるハードウエア要素が用い
られる。これは、その入力および出力がバス上で
信号を結合させるために一緒にされているゲート
である。このバツトラツチは、駆動ソースがタイ
ミングおよびシーケンス操作上の理由でバスから
外れることを必要とされたあとで、当該信号のコ
ントロールを引継ぐように意図されている。これ
が生じたとき、該バツトラツチは次いで当該信号
を駆動ソースが存在したときと同じレベルにある
ように支持して、バス信号が休止することのでき
る（0Vのような所定のレベルになる）時にバツ
トラツチがターン・オフされるまで、これが持続
される。

RAMバス１３は、コントロール・パネル９０
と中央処理ユニツトとの間のデータ転送のための
インタフエースであつて、16本の双方向性信号ラ
インを介してそれに接続されている。メモリ・デ
ータは、データ・ラツチ（DL）１５と呼ばれる
１組のドライバを介してＩバス１４に結合され
る。該データ・ラツチは、SEまたは符号拡張ラ
ツチ５２と呼ばれる第２の一連のラツチと並列に
されている。これらのSEラツチは、データ・ラ
ツチが24ビツト・バスに対して16ビツト量を供給
しているだけであるとき、該データ・ラツチに符
号づけをするか、または０拡張させるかのいずれ
かのために用いられる。同様にして、SEラツチ
５２は、現在の命令の７ビツトまたは８ビツトの
いずれかを取り、それを24ビツトに拡張させる符
号づけをして、命令ワードの右手部分からその変
位およびそのオペランドを得るブランチおよびバ
リユー命令によつて使用するようにされる。

BRAM１２およびDRAM１１ロジツトと関連
づけられたセレクト／モデイフアイ・ロジツク５
３があり、これは、８個のレジスタのブロツクに
おいて、当該ブロツク内の個別的なレジスタの選
択をコントロールするために命令内の諸種のフイ
ールドを用いて、DRAMおよびBRAMがアドレ
スされるべきことを許容するものである。

定数ゼネレータ（KON）７０もまた要素１６
の主要なALUエリアに含まれており、Ｉバス１
４に対する別異のソースである。即ち、それは、
フアームウエアのコントロールの下に演算論理ユ
ニツトによる使用のため、Ｉバス上で24ビツトの
定数を発生させるために用いられるソースであ
る。

かくして、要素１６はCPUにおける主要な演
算操作エリアである。即ち、それはオペランド操
作に関連され、また、DRAM１１にそう入する
ためのオペランド、または、BRAM１２に返送
されるか、若しくはローカル・バス９に対する出
力のために諸種のアドレスおよびデータ・レジス
タに伝送されるかのいずれかのためにＯバス１７
に対して伝送されるべく意図されるオペランドの
発生と関連されているものである。

要素２２は、主に、アウタ（Ｏ）バス１７およ
びライト（Ｗ）バス８４として参照されるCPU
のセクシヨンと関連されている。Ｏバス１７は、
諸種のデータ・バス、即ち、Ｙレジスタ２４，Ｐ
レジスタ２３，DALU１５の出力およびRAMバ
ス１３が集められるバスである。Ｗバス８４は、
BRAM１２に対し、データ書込みレジスタに対
し、そして、主としてアドレス操作のための責任
を果たすALUであるBALU５５に対してオペラ
ンドを転送するために使用されるバスである。

Ｏバス１７とＷバス８４との間には24多重化シ
フタ１９が設けられており、これはＯバス（アウ
ターバス）１７上でオペランドをいずれかの方向
に１，２または４ビツトだけシフトされることを
許容するものである。これに加えて、16多重化シ
フタ５６も設けられており、これはオペランドを
Ｑレジスタ５０にロードするために用いられる。

Ｏバス１７に対してソースとされる４個の相異
なるタイプのオペランドの中の２個は、DALU
１５およびRAMバス１３において生成され、そ
して、Ｏバス１７に結合された２−１マルチプレ
クサ（DALU／Ｒバスセレクタ）２０を通して
選択される。Ｏバス１７のための２個の別異のソ
ースは、データ・アドレス・レジスタであるＹレ
ジスタ２４および手続きアドレス（Ｐ）レジスタ
２３である。これら２個のユニツトの出力は２−
１マルチプレクサ（Ｙ／Ｐセレクタ）２１を介し
て結合され、そして、Ｏバス１７上でのソースに
される。また、Ｉレジスタ５７もＯバス１７に結
合されているが、これは中央処理サブシステムの
ためのインジケータ・レジスタである。Ｏバス１
７の内容は、CPU内で更に処理をされるために、
Ｗバス８４に対して直接的にまたはシフトされて
のいずれかによつて転送されることができる。Ｑ
レジスタが倍精度のシフト操作のために使用され
得るように、それらもまたＱレジスタ５０に直接
的にロードされることができる。

CPU内で生起するすべてのシフト操作は、Ｏ
バス１７とＷバス８４との間のオペランドの操作
によつて生起する。24シフタ１９は、コントロー
ル・ストア・ワードのコントロールの下に、Ｏバ
ス１７およびＷバス８４上のオペランドのサイ
ズ、左または右について24ビツト・オペランドを
シフトさせるために用いられる。それにによつて
１，２または４ビツト位置のずれかがシフトされ
得るものであり、該オペランドはそのまま転送さ
れるか、または、該オペランドの右手の２バイト
が入替えられて転送されることとなる。これらの
シフタの操作は、コントロール・ストア・ワード
における特別のフイールドによつてコントロール
される。CPUのこのセクシヨンは、24ビツト・
オペランドのシフトのために用いられる。32ビツ
ト（ダブル・レジスタ）・オペランドがシフトさ
れるとき、右手のオペランドはＯバス１７を介し
てＱレジスタ５０にロードされ、次いて、Ｗバ
ス・シフタ１９ばかりではなく要素１６のＱレジ
スタ・シフタ５６も操作されて、シフトが行われ
る。Ｑレジスタの内容は、これにより、Ｗバス８
４上にシフトされている24ビツト・オペランドの
右手端部上の16ビツトの拡張として処理される。
これら２個のシフタの端部は一緒に結合され、か
くして、40ビツトのシフトの生起が許容される。
このようなダブル・レジスタのシフトにおいて、
関係のあるオペランドはＱレジスタ５０に返送さ
れる16ビツトおよびＯバス１７の右手の２バイト
に転送される16ビツトであり、Ｗバス８４のデー
タの左手の８ビツトは通常は捨てられる。

要素７５は、所定の条件の下にドライバ９３を
介してＷバス８４に出すための、CPUにおける
ステイタス・ビツトの集合を表わすものである。
Ｗバス８４は２個のソースを有しており、その主
要な１個はＯバス１７からのシフタ１９である。
このシフタ１９はバス８４に対する入力としては
不可能化され得るものであり、それに代えて、要
素７５内のステイタス・ビツト（Ｓ／Ｚ）がＷバ
ス８４上に配されて、フアームウエアによつて後
続の分析をされることになる。

前述されなかつたＱレジスタ５０に関連されて
いるハードウエアの１つのユニツトは、XBレジ
スタ５８およびそれに結合されたデコーダ５９で
ある。XBレジスタ５８はインデツクス・シフト
操作の間に用いられて該インデツクスのそれらの
ビツトを捕捉するために用いられるものであり、
該インデツクスのそれらのビツトはサブワード・
オペランドのために右にシフトされ、そして、そ
れらはアドレスにおける単一ワード・ビツトの右
に移動するために失われることとなる。それらは
XBレジスタ５８において捕捉されるものであ
り、１ビツトはハーフ・ワード・ビツトのため、
２ビツトはデイジツト・シフトのため、そして、
４ビツトはビツト・サイズ・オペランドのシフト
のためのものである。その後、XBレジスタ５８
の内容は、ハーフ・ワード・オペランドを扱つて
いるとき、デイジツト・オペランドのための商用
命令プロセツサに伝送されるべきパラメータを発
生させるとき、左対右半分の選択を直接的にコン
トロールするために、また、ビツト・オペランド
について操作されるとき、デコーダ５９に関連し
て１５の２進０および単一の２進１のマスクを発
生させるために用いられる。即ち、１個のビツ
ト・オペランドのために、１個のワードが読出さ
れ、１個のマスクが該ワード内の選択されたビツ
トのセツトまたはクリアをするために用いられ、
次いで、該ワードはメモリ内に書き戻される。マ
スクはデコーダ５９から発生されるものであり、
Ｑレジスタ５０に対する入力である。即ち、Ｑレ
ジスタにロードされることのできる項目の１個
は、XBレジスタ５８の内容から発生されたデコ
ーダ・マスクである。

CPUにおける第４の主要な要素はエリア２７
である。この要素は、ローカル・バス９に対す
る、そして、該ローカル・バスを介してCIP１０
２，SIP１０１またはキヤツシユ／MMU１０３
のいずれかに対する、そして、したがつて、メモ
リまたは入出力（Ｉ／Ｏ）デバイス１０８に対す
る伝送のためのアドレス、コマンドおよびオペラ
ンドの発生に関連されている。この主要な要素は
大体３個のエリアに分割され得るものであり、そ
の第１は書込みデータレジスタ（Ｗ）２８および
書込みデータセレクタ（WS）２９である。Ｗレ
ジスタ２８は区分ロード能力を有する32ビツト・
レジスタであつて、このレジスタの右半分または
左半分、若しくはその双方がロードされ得るよう
にされている。その右半分は、常に、ドライバ７
４を介してＷバス８４の16ビツトからロードされ
る。左半分は、書込みデータセレクタ２９からの
データをもつて書込まれる。この書込みデータセ
レクタは、その16個の入力として、Ｗバス８４の
右半分の16ビツト、または、Ｗバスの左手の８ビ
ツトに符号または０拡張のいずれを加えたものの
いずれかを有している。Ｗバスは、データがＷレ
ジスタ２８に伝送され、続けて、このようなデー
タをローカル・バス９上で結合されたいかなる別
異のデバイスにも書込むようにするための主要な
パスである。

ローカル・バス出力インタフエース２７におけ
る次のエリアはコマンド・ドライバ７１である。
コマンド・ドライバ７１は、ローカル・バス上で
CPU１００によるすべての伝送に随伴される一
連のコマンド・ラインを駆動し、キヤツシユ／
MMUまたはローカル・バス処理ユニツトに対す
るメモリ参照サイクル、Ｉ／Ｏ参照サイクルまた
はローカル・バス参照サイクルのいずれかを、キ
ヤツシユ／MMU１０３に対して指示する。コマ
ンド・ライン上で転送される情報は第４図に示さ
れるコントロール・ストアまたはフアームウエア
（FW）ワードのＦおよびFKフイールドから引出
されるものであり、これはまた別異の時に要素１
０のＦレジスタ３８の作用をするようにされる。

要素２７の第３の部分には２個の主要なアドレ
ス・レジスタが含まれている。即ち、非手続きメ
モリ・アドレスおよびローカル・バスとシステ
ム・バスとの上の別異のデバイスに対するアドレ
スのためのＹレジスタ２４、および、Ｐレジスタ
２３（プログラム・カウンタ）、そしてプリフエ
ツチ・アドレス・レジスタ（プリフエツチ・レジ
スタ）２６である。

Ｐレジスタ２３にはフアームウエアで使用され
た最終ワードのトラツクが保持されているが、こ
のワードはラウンドロビン手続きメモリ３６から
取出されて、そこでの操作のためにCPU１００
に入力されたものである。プリフエツチ・レジス
タ２６にはメモリから次にフエツチされるべきワ
ードのトラツクが保持される。即ち、Ｐおよびプ
リフエツチ・レジスタは、ラウンドロビン手続き
メモリ３６がどのように充たされているか、およ
び、中央処理システムがバツフアからのデータを
何時ごろに取出したかに依存して、１ワードから
４ワードまでのメモリ・アドレスにおけるいかな
る数でも異なつているようにされる。中央処理シ
ステムがバツフアからすべてのデータを取つてい
るとき、キヤツシユ／MMU１０３は要求に応答
して新しいデータに応ずるために所定の時間がと
られ、そして、ラウンドロビン手続きメモリ３６
を再び充たすことになる。それらの状況の下に、
プリフエツチ・レジスタ２６およびＰレジスタ２
３のアドレスは、アドレスの内容において近接し
ているか、または同一である。ラウンドロビン手
続きメモリ３６が充満されており、CPU１００
は最近にはいかなるデータも取込んでいないと
き、Ｐレジスタはプリフエツチ・レジスタのあと
の２ないし４ワードであるが、それは、メモリか
ら送出されるべき次のワードを指示するプリフエ
ツチ・レジスタから取られた最終ワードは、該プ
リフエツチ・レジスタ内に空きがあると直ちに指
示するからである。

Ｐレジスタ２３の内容はメモリ・アドレスのソ
ースとしてローカル・バス９に対して許容される
ことはない。仮想アドレス・マルチプレクサ２５
を介してローカル・バスに至ることのできるデー
タのための２個のソースは、すべての非手続き的
なフエツチのために用いられるＹレジスタ２４
と、メモリに至るためにプリフエツチ・ロジツク
によつて自動的に用いられるプリフエツチ・レジ
スタ２６、および、後続するフアームウエアのス
テツプにおいて用いるための要求ワードである。

デバイス２３，２４および２６における矢印
は、それらの特別なレジスタの増加能力を表わす
ものである。即ち、Ｐレジスタは、ラウンドロビ
ン手続きメモリ３６から一時に取出されるワード
の数に依存して、１ワードまたは２ワードのいず
れかだけ増加させることができる。即ち、ラウン
ドロビン手続きメモリ３６から１ワードを取出す
ことで、Ｐレジスタは１だけ自動的に増加され、
また、ラウンドロビン手続きメモリ３６から２ワ
ードを取出すことで、Ｐレジスタは２だけ自動的
に増加される。プリフエツチは常に１対のワード
について遂行されることから、プリフエツチ・レ
ジスタ２６は常に２だけ増加される。Ｙレジスタ
は、使用されるにつれて、またはあとでの使用の
ための準備に、フアームウエアのコントロールの
下で１または２のいずれかだけ増加される。フア
ームウエア・ワードには、このような増加および
ローカル・バスに対する諸種のサイクル要求のコ
ントロールを許容するバス・コントロール・フイ
ールドがある。

Ｗレジスタ２８に対する入力は、諸種の方法で
作用される２個の16ビツトのデータ・バスであ
る。24ビツトのアドレス書込みが所望されるとき
は、ドライバ７４がターン・オンされてＷバスの
右手の16ビツトが可能化され、Ｗレジスタの右手
の16ビツトに転送されるようになる。書込みデー
タセレクタ２９は、Ｗバスの左手の８ビツトおよ
び８個の２進０がＷレジスタ２８の左手の半分に
対して出されるように条件づけられている。これ
で、２ワード、24ビツト・アドレスが、後続のメ
モリへの書込みのためにＷレジスタにロードされ
る。単一ワードをメモリに書込むことが所望され
たときは、Ｗレジスタの右半分はクロツクされず
（即ち、可能化される）、そして変更はなされな
い。書込みデータセレクタ２９は、クロツク・イ
ンされているＷレジスタの左手の16ビツトに対し
て、Ｗバスの右手の16ビツトを可能化させるよう
に条件づけられている。Ｗレジスタの左半分に書
込まれる単一ワードは、メモリに書込まれるデー
タである。

これまで説明されたロジツクは、キヤツシユ／
MMU１０３，CPU１０２またはSIP１０１の如
きローカル・バス９上の別異の装置からのデータ
を要求し、受入れること、それについて操作し
て、システム内に含まれている２個のALUを介
して諸種のレジスタにそれを内部的に蓄積するこ
と、および、後続して修正され、該装置の１個に
対して当該装置のアドレス（CPUにおいて内部
的に算出され、ローカル・バスをコントロールす
るために用いられる）とともにローカル・バスに
対して伝送される新しいオペランドを生起するこ
と、のために用いられる。これらの操作のすべて
は、CPUに含まれているワード当り96ビツトの
2.048ワードのコントロール・ストア８０および
８１に蓄積されているコントロール・フアームウ
エアのコントロールの下に遂行される。

コントロール・ストアは多くの個別的なフイー
ルドに区分されるものであり、この各々により、
CPUの内部的な遂行についての所定の局面がコ
ントロールされる。第４図には、フアームウエ
ア・ワードおよびその中で関係のある諸種のフイ
ールドが例示されている。これらのフイールドの
第１のものは、コントロール・ストアのビツト０
〜７のローカル・バス（LB）フイールドである。
LBフイールドは、ローカル・バス９からの諸種
のサイクルの要求およびその応答に関連づけられ
ている。それはまたプリフエツチ・レジスタ２６
またはＹレジスタ２４を介して仮想アドレスを出
すことの責任を果たすものであり、また、Ｙおよ
びＰレジスタの諸種の増加をコントロールする。
ローカル・バス・フイールドでは、また、ラウン
ドロビン手続きメモリ３６からのデータを連続的
に読出すこと、および、Ｉバス１４による後続の
使用のためにソース・バス３３上でデータおよび
セレクタ３４，３５，３９および４０を夫々に可
能下させること、がコントロールされる。

次のフイールドである、コントロール・ストア
のビツト８および９のクロツク（CK）フイール
ドは、CPUのクロツク速度、即ち、CPU内の連
続するクロツク・パルスの間のインタバルをコン
トロールするために用いられる。各フアームウエ
ア・ステツプは、その複雑性に適合するクロツク
速度をそれに対して割当てるようにされる。この
発明のシステムにおいては、連続するクロツク・
パルスの間で、４個の可能性のあるインタバルが
ある。

即ち、96ナノ秒、105ナノ秒、130ナノ秒、また
は170ナノ秒である。これらの中のどれがあるフ
アームウエア・ステツプのために用いられるか
は、当該フアームウエアのためのCKフイールド
によつてコントロールされる。

次のフイールドは、コントロール・ストアにお
けるビツト10〜15のTCフイールドである。これ
は６ビツト・フイールドであつて、これにより、
フアームウエア・シーケンスのテストおよびコン
トロールのための64個の可能性のある論理機能が
選択される。

次のフイールドは、ビツト17〜19のBRフイー
ルドであつて、これはテスト状態の結果として取
られる作動のタイプをコントロールするために用
いられる。即ち、どのタイプのブランチが生起さ
れるか、該ブランチでは単に２個のフアームウエ
ア・ステツプの間で選択がなされるのか、また
は、あるフアームウエア・ステツプといわゆるコ
ントロール・ストア・スプラツタの間での選択の
いずれがなされるかがコントロールされる（次の
アドレスがＦレジスタ３８の内容を所定の機能に
よつてコントロールされるCPU内の１個または
それより多くの論理要素の状態に基づく多重なコ
ントロール・ストアの次のアドレスの１個を発生
させること）。

関係のある次のフイールドであるビツト21の
TPフイールドは、極性テスト・フイールドであ
る。それにより、テスト条件が真であるか偽であ
るかを決定するテストがなされるようにコントロ
ールされる。

ビツト22〜31のNAフイールドは、すべてのブ
ランチによつて選択される２個のアドレスの少な
くとも１個を発生させるために用いられる。別異
のアドレスは、これもまた同じNAフイールドか
ら引出されるか、または、前述されたコントロー
ル・ストア・スプラツタから引出されるかのいず
れかである。

ビツト32〜39の次のフイールドはＦレジスタの
コントロール・フイールドであつて、Ｆと呼ばれ
る４ビツト部分とFKと呼ばれる第２の４ビツト
部分とに区分されている。ＦおよびFKフイール
ドは、ＦレジスタおよびＦバスのエリアにおける
諸種の要素のロード操作およびストローブ操作を
コントロールされるために用いられる。即ち、そ
れは、F′およびAS′デバイス、Ｆレジスタ３８お
よびマルチプレクサ４３のサブパートをコントロ
ールするために用いられる。これらのデバイスの
いずれがロードされるか、および、それらのロー
ド操作のためにどのソースを有するかについて
は、すべて、ＦおよびFKフイールドによつてコ
ントロールされる。

ビツト40〜47の次のフイールドはＫ（即ち、定
数）フイールドであつて、これはＩバス１４を駆
動するために用いられる。それはＩバスに対して
許容されるすべての定数のための右手の８ビツト
を供給する８ビツト・フイールドである。定数の
左手の16ビツトは、後述されるＩバス・フイール
ドによつてコントロールされる。Ｋフイールドは
KONデバイス７０に対して直接的に関連されて
いる。

ビツト48〜63の、コントロール・ストアにおけ
る次のフイールドは、主に、DRAM１１および
BRAM１２のアドレス操作およびコントロール
に関連されている。２ビツト・フイールドである
DWは、DRAMの最左端（最上位）８ビツトへ
の書込み操作をコントロールする１ビツト、およ
び、次の最右端（最下位）16ビツトへの書込み操
作をコントロールする別異のビツトをもつて
DRAMに対する書込みのコントロールのために
用いられる。次のビツトであるビツト50（フイー
ルドBW）は、BRAMの双方の部分に対する書
込み操作をコントロールするために用いられる。
BRAMの双方の部分は常に同時に書込まれるも
のである。次のフイールドであるDSは５ビツト
長のものであつて、DRAM１１における32個の
レジスタの１個を選択するようにされる。ビツト
56および57のDMフイールドはDRAMと関連さ
れている選択／修正フイールドであつて、
DRAMのアドレス操作をさせるために、DRAM
に対して直接的に、または、Ｆレジスタ３８の３
個の相異なる機能のいずれかの選択が許容される
ものである。

関係のある次のフイールドはビツト60〜63のＢ
選択フイールド（BS）であつて、これはBRAM
における16個のレジスタの１個を選択するために
用いられる。ビツト58および59を含んでいる２ビ
ツトのフイールドは、BRAMのアドレス操作の
ための選択／修正フイールド（BM）である。そ
れは、独立の選択および修正機能がBRAMおよ
びDRAMの双方のために特定化されることを除
き、BRAMのアドレス操作のために同様にして
遂行されるものである。

関係のある次のフイールドは７ビツト長（ビツ
ト65〜71）のGPフイールドであつて、これは、
諸種の双安定フリツプ・フロツプにクロツクを与
えることおよび諸種のコントロール機能を可能化
させることのような、プロセツサ内の多くの汎用
のマイクロ操作をコントロールするために用いら
れるものである。これは、また、CPUからコン
トロール・パネル９９へのアクセスのコントロー
ル、該コントロール・パネルに対するデータの入
出力、およびその中の諸種のフリツプ・フロツプ
のコントロールのために用いられる。

次のフイールドである、ビツト72および73の
RBフイールドは、BRAMをコントロールする１
ビツトおよびDRAMをコントロールする別異の
ビツトをもつて、Ｒバス１３上でのデータのソー
スにすることをコントロールするために用いられ
る。

ビツト74〜79のBAフイールドはBALU５５の
機能をコントロールするために用いられる。この
演算論理ユニツトBALU５５は、その入力とし
てＩバスおよびＷバスを有しており、Ｙレジスタ
２４を駆動するために使用される。これらの６ビ
ツトは次のように用いられる。１個はBALUに
入れられるキヤリイとして、１個は論理／演算コ
ントロールのため、その別異の４個は特定な機能
を選択するためである。

関係のある次のフイールドは、ビツト80〜83の
IBフイールドであつて、これはＩバス１４に対
してどのデータ・ソースが可能化されるかをコン
トロールするために用いられる。このフイールド
は、Ｉバスに対する諸種の組み合わせにおいて、
データ・ラツチ、Ｆレジスタの符号拡張または定
数の選択、若しくはBRAMを可能化することが
できる。

次のフイールドである、ビツト84〜89のSHフ
イールドは、前述されたシフタおよびＷバスの双
方にソースを供給することをコントロールするた
めに用いられる。該６ビツトによつて、どのレジ
スタがＷバスに対して可能化されるか、Ｑレジス
タはロードされるかどうか、および、シフタはオ
ペランドが通過するときにそれをどの方向にシフ
トさせるかについて、システムが多くの自律的な
コントロールをすることを可能化される。

最終のフイールドである、ビツト90〜95のDA
フイールドは、DALU１５に対する機能コント
ロールのためのものであつて、６ビツトをもつて
BAフイールドにおけるものと同様な機能を果た
すようにされている。即ち、１ビツトは注入キヤ
リイであり、１ビツトで論理対演算が選択され、
そして、別異の４ビツトで特定の機能を選択する
ようにされる。

CPUのためのコントロール・ストアは、実際
には、上部バンク８０および下部バンク８１の２
個のコントロール・ストアから成つている。上部
バンクは次位アドレス・レジスタ４４によつてア
ドレスされ、また、下部バンクはそのときに現用
されているコントロール・ストア・ワードの内容
の部分によつて直接的にアドレスされる。ブラン
チのより通常のタイプの場合には、双方ともに、
次位アドレスの基本ソースとしてコントロール・
ストア・ワードのNAフイールドが用いられ、ま
た、上部バンクおよび下部バンクに至る２個のア
ドレスが本質的に等しいものであるように所定の
方法で修正される。次位アドレスとPROMゼネ
レータ・スプラツタとの間で選択がされる別異の
ブランチの場合には、下部バンクは現在のコント
ロール・ストア・ワードから変更されていない次
位アドレス・フイールドを受入れ、これに対して
上部バンクは現在のコントロール・ストア・ワー
ドからスプラツタ・アドレスを受入れる。該コン
トロール・ストアはこのやり方で区分されて、シ
ステムが双方の可能性のある次位アドレス・コン
トロール・ストア・ワードに対する同時アクセス
を行なうことができ、また、コントロール・レジ
スタ８２におけるデータにクロツクを支えるのに
先立ち、現在のコントロール・ストア・ステツプ
の殆ど終りまで、そのいずれが用いられることと
なるかの決定を引延ばすことができるようにされ
る。コントロール・ストアの詳細については後述
される。

所定の代表的な中央プロセツサの操作を遂行さ
せるためにCPUとフアームウエアとが相互作用
される態様は次のとおりである。(a)メモリからの
ワードの読出し、(b)メモリからの別異のワードの
読出しのため、次位アドレスの算出、(c)メモリへ
のワードの書込み、(d)所定タイプの繰り返しアル
ゴリズムの遂行。これらの操作は、CPUに対し
て完全に内部的なものであり、以下に説明され
る。与えられる状況は典型的なものであり、代表
的な操作について説明される。

コントロール・ストア・ステツプの間にメモリ
からワードを読出す場合には、コントロール・ス
トア・ワードは、BRAM１２からRB，BSおよ
びBMフイールドを介してRAMバス１３上への
ワードの仮想メモリ・アドレスを可能化させる。
SHフイールドは、次いで、ＯバスおよびＷバス
がソースとなるように条件づけられて、RAMバ
スはセレクタ２０を通してＯバス１７に対して可
能化され、また、シフタ１９を通してＷバス８４
上では変更されないようにされる。Ｗバスは
BALU５５に対する入力であり、これはBAフイ
ールドによりそのＷバス入力がその出力に対して
直接的に可能化されるように条件づけられる。同
時に、LBフイールドはＹレジスタ２４をロード
するようにし、かくして、Ｙレジスタにアドレス
を転送させる。

次のフアームウエア・ステツプにおいて、LB
フイールドは要求をローカル・バスに向けさせ
て、メモリ要求がなされたこと、および、ローカ
ル・バスに対して与えられたアドレスがこのよう
な要求のために用いられるべきことを指示する。
コマンド・ドライバ７１は、メモリの読出し要求
がなされていることを指示するために、Ｆおよび
FKフイールド（第２図においてボツクス７２と
して示されている）によつて条件づけがなされ
る。アドレス・マルチプレクサ２５は、24本のア
ドレス・ラインを介してローカル・バス上でＹレ
ジスタの内容を可能化させるために条件づけがな
される。ローカル・バス上のすべての活動をモニ
タし、コントロールするキヤツシユ／MMUメモ
リは要求があることを認め、一方、CPUは次の
フアームウエア・ステツプを続行する。次のフア
ームウエア・ステツプにおいて、ローカル・バ
ス・フイールドである区画が特定され、ローカ
ル・バス・サイクルの終りにキヤツシユ／MMU
からローカル・バスを介してCPUのデータ・バ
ツフアに至るデータの戻りが検知されるまで、
CPUこのフアームウエア・ステツプをはなれる
べきでないことが指示される。この戻りサイクル
が検知されると、直ちに該区画は終了して、
CPUはこの読出しサイクルの第４のステツプに
入る。

第４のステツプはフアームウエアでLBフイー
ルドが特定されるものであり、このLBフイール
ドではデータ・バツフア３１内にあるデータが用
いられて、それをCPUによる使用のためのＩバ
ス上でのソースにする。かくして、LBフイール
ドは、16ビツト長のワードまたは24ビツト長のア
ドレスのいずれかがソース・バス上で要求されて
いるかに依存して、DAドライバ３４またはDW
ドライバ３５のいずれかを可能化させる。次に、
Ｉバス・フイールドは、その24ビツトのすべてま
たは24に拡張された16ビツトの符号のソース・バ
スを特定して、Ｉバス１４上で可能化されるよう
にする。Ｉバス１４において、データ・バツフア
から戻つて受入れられる16ビツト・ワードがある
ものとすると、DAフイールドはＩバス１４を読
出すためにDALU１５を可能化させるために用
いられ、また、DW，Ｄ選択およびDMフイール
ドはDRAMにおける32個のレジスタの１個に対
するアドレスおよび書込みのためにコントロール
される。これはこのコントロール・シーケンスの
第４のステツプを完了させるものであり、その第
１でＹレジスタにロードされ、その第２で読出し
要求がなされ、その第３でデータの返送が待機さ
れ、そして、その第４でデータが取出されて、
CPU内のレジスタの１個でそれが可能化される
こととなる。

システムによつて遂行される操作の第２の代表
的なシーケンスは演算操作における操作の処理を
することであつて、メモリからフエツチされたオ
ペランドをデータ・レジスタの１個に加算し、加
算のあとで該データ・レジスタに戻し、続けてメ
モリに書戻されるようにそれをデータ・バツフア
に書込むようにされるものである。この操作のシ
ーケンスは先行の操作において参照される区分に
したがつて始められる。このステツプは、ワー
ド・オペランドがワードである場合、データ・バ
ツフア３１からＬバスおよびデータ・セレクタ３
５を介してソース・バスに至るデータを可能化さ
せるものである。そして、Ｉバス・フイールド
は、符号拡張ラツチ（SEラツチ）５２を介して
符号の拡張されたソース・バスを特定し、デー
タ・ラツチ５１がＩバス上で可能化されるように
される。同時に、Ｒバス・コントロール・フイー
ルドは、関係のある特定のデータ・レジスタが
DRAM１１からＲバス１３に対して可能化され
るように指定される。DAフイールド、即ち
DALUコントロール・フイールドは、次いで、
Ｒバス１３上の24ビツトをＩバス１４上の24ビツ
トと加算するようにDALU１５が条件づけられ
ることを指定する。このDALU１５は、その出
力として和を表わす24ビツトを有している。DW
ビツトで、DALU１５の出力がDARM１１に書
戻されるべきであつたことが指示される。

同時に、DALUの出力がSHフイールドを介し
Ｗバスに対して可能化される。このフイールド
で、セレクタ２０がＯバスに対して可能化され、
その目的のためのＲバスの出力を代えてDALU
の出力を選択するように条件づけられることが指
示される。また、同時に、シフト１９−１はＯバ
スの内容を変更なしにＷバス８４に対して通すよ
うに条件づけられる。ソース・バス３３に対して
DW３５を指定した同じLBフイールドは、また、
Ｗバスか書込データセレクタ（WS）２９を介し
てＷレジスタ２８の左半分に対し可能化されるよ
うに指定することとなる。これはすべて単一のフ
アームウエア・ステツプにおいて生起するもので
ある。これは加算操作であることから、恐らく、
加算からのオーバフロウはテスト・ロジツク３０
によつて指定されるテストがなされることとな
る。次位アドレス・ロジツクでは、オペランドが
直ちにメモリに書戻されるべきであるとき、特定
の入力がなれることを指示するアドレスを発生す
るようにされる。下部バンクに対する別異のアド
レスは、Ｉレジスタ５７におけるオーバフロウ・
インジケータをセツトさせる次のステツプをとる
ために発生される。オーバフロウがなかつたと
き、Ｉレジスタは自動的にクリアされることとな
る。

第３の操作はオペランドをメモリに書込むこと
から成る。これは、その遂行のために３個のフア
ームウエア・ステツプをとるものである。その第
１は、オペランドの書込まれるべきアドレスをＹ
レジスタ２４にロードされるステツプである。そ
の第２のステツプは、書込まれるべきオペランド
をＷレジスタ２８に入れることである。その第３
のステツプは、キヤツシユ／MMUが受入れて実
行するため、メモリ書込みを指定するローカル・
バスの要求がローカル・バスに対してアドレスさ
れることをLBフイールドが指定するステツプで
ある。

Ｙレジスタ２４をロードする第１のステツプで
は、恐らく、BRAMランダム・アクセス・スト
アにおける16個の位置の１個からアドレスが得ら
れることとなる。このことはＩバスがBRAMの
出力を調べるようにＩバス・フイールドを条件づ
けることによつて遂行される。Ｂ選択フイールド
（BS）では、16個のBRAMレジスタのどれがこ
の目的のためにアドレスされたかを指示される。
BAフイールドによつてコントロールされる
BALU５５は、Ｉバスの内容（24ビツト）をそ
の出力に対して通すように条件づけられる。LB
フイールドは、Ｙレジスタをロードするために指
定されるものである。Ｙレジスタに対する入力は
BALUの出力であることから、これにより、選
択されたBRAMの内容はＹレジスタに転送され
ることとなる。次のコントロール・ストア・ステ
ツプでは、始まりがどこにあつても（この場合に
は、例えば、32個のDRAMの位置の１個）、オペ
ランドをその始まりからとるようにされる。DS
フイールドでは、32個のDRAMのどれが可能化
されるかの選択がなされる。RBフイールドで
は、DRAMをＲバス上で可能化させる。SHフイ
ールドでは、セレクタ２０を介してＯバス１７に
至るＲバス１３、および、シフト操作を生起させ
ずにシフタ１９を介してＷバス８４に至るＯバス
の選択がなされる。LBフイールドでは、Ｗレジ
スタの左半分にロードするように指定される。こ
のことは、Ｗレジスタの左半分に対してＷバスの
右側２／３を可能化させるように書込データセレ
クタ２９を条件づけることによつて遂行されるも
のであり、また、Ｗレジスタはその左半分にロー
ドするように可能化される。

最後に、第３のフアームウエア・ステツプが遂
行される。このフアームウエア・ステツプにおい
て、本質的な操作は、LBフイールドであるロー
カル・バス・フイールドで、メモリに対する書込
みをローカル・バスが指定されることのみであ
る。ここでは、キヤツシユ／MMUに対して、こ
れがメモリ書込み操作であることを指示するため
ローカル・バスに至るコマンド・ラインとしてＦ
およびFKビツトが用いられる。アドレスはＹレ
ジスタ２４から仮想アドレス・マルチプレクサ２
５を介してローカル・バスに対して可能化され
る。データはＷレジスタ２８からローカル・バス
に対して可能化される。すべてのローカル・バス
転送を調整するキヤツシユ／MMUは、これをメ
モリ書込みサイクルとして認識し、アドレスをと
り、それをマツプし、データと一緒にされてメモ
リに対してそれを伝送し、そして、システム上で
メモリに対して、これはメモリ書込み操作である
ことを指示するようにされる。

CPUで遂行することのできる代表的な操作の
第４のシーケンスは、倍精度のオペランドが所定
数のビツトだけ左または右にシフトされることで
ある。オペランドがBRAM内の双方にある、即
ち関係のある２個のオペランドがBRAM内にあ
るものとして、第１のフアームウエア・ステツプ
では、これら２個のオペランドの右手をＱレジス
タに転送させることが始められる。これは以下の
ようにして行われる。BSフイールドは、このオ
ペランドがBRAM１２に含まれている16個の位
置の１個をアドレスするために条件づけられる。
ラム（Ｒ）バス１３をコントロールするＲバス・
フイールド（RB）は、DRAMの出力に代えて
BRAMの出力を取るように条件づけられる。SH
フイールドは、Ｏバスに対してそれを可能化さ
せ、また、Ｒバスからのその入力を選択すること
により、Ｒバスよりセレクタ２０を介してＯバス
に転送するように条件づけられ、そしてまた、Ｑ
レジスタおよびＷバスの双方がＯバス１７の内容
を受入れ、それをロードするためにＱレジスタに
クロツクを加えることが指定される。これによ
り、BRAM内でアドレスされたオペランドがＱ
レジスタに転送されることになる。

次に単数または複数のステツフはシフトが実際
に遂行されるステツプである。このステツプにお
いて、BRAM内の第２のオペランドを含んでい
る別異の２個のレジスタがＢ選択フイールド
（BS）によつてアドレスされ、そして、BRAM
はRBフイールドを介してRAMバス１３上に可
能化される。RAMバスは、次いで、セレクタ２
０を介してＯバスに対して可能化される。SHフ
イールドは、どの方向に何ビツトのシフトが行わ
れるかに依存して、いかなる数値でも取るように
される。SHフイールドは、１，２または４ビツ
トのいずれかを左または右のシフトに選択するこ
とができる。これらのどの場合においても、Ｑレ
ジスタ５０は、32ビツトのオペランドを生起させ
るＯバス１７の拡張として接続されるように考え
られる。実際には、それは40ビツトのオペランド
であるが、Ｏバスの左手の８ビツトは無視され
る。この32ビツトのオペランドは、特定のSHフ
イールドによつた指定されるように左または右の
いずれかにシフトされる。右手の16ビツトのＱレ
ジスタ５０に戻され、そして、左手の16ビツトは
無視された８ビツトと一緒にＷバス８４上で転送
される。これはシフト距離について専用のコント
ロールを有するSHフイールドによつてコントロ
ールされる。

オペランドはＯバス１７からＷバス８４に、ま
た、ＱレジスタからＱレジスタに戻してシフトさ
れて、SHフイールドでＱレジスタにはシフトさ
れたオペランドが再ロードされるようにされ、一
方、これと同時に、BWフイールドで、Ｗバス
が、アドレスされたBRAMの位置に書込まれる
ようにされる。かくして、ＢおよびＱレジスタの
内容はシフトされ、そしてＢおよびＱレジスタに
戻される。このシフトに関連された特定の目的効
果であつて、これが開放、循環または演算シフト
のいずれであるかは、CPUにおけるコントロー
ル・フリツプ・フロツプの機能である。実際のシ
フト操作が行われるこのタイプのステツプは、諸
種の組合せで何回か遂行される。即ち、５ビツト
だけ左にシフトさせることが所望されたとき、１
ビツトの左シフトを生じるステツプに続けて４ビ
ツトだけ左シフトされるステツプがとられる。例
えば、３だけ右シフトさせるには、２だけ右シフ
トし、次いで１だけ右シフトさせることが要求さ
れる。

最終シフトが行われたあと、即ちオペランドが
アドレスされたBRAMの位置およびＱレジスタ
に正しく整列されたあと、最終のステツプではシ
フトをさせることはなく、それに代えて、Ｑレジ
スタの内容をそれが始めにロードされていたとこ
ろからBRAMの位置に戻すようにされる。これ
は以下のようにして行われる。Ｉバス・フイール
ド（IB）は、ＩバスがＱレジスタによつて駆動
されることを指定する（８ビツトの２進０で拡張
されたＱの16ビツト）。DALU１５はDAフイー
ルドによりコントロールされて、それが変更され
ずにＩバスを通るようにされる。セレクタ２０を
介して変更されずにＯバス１７に対してDALU
が可能化され、また再び変更されずにシフタ１９
を介してＷバス８４に対するように、SHフイー
ルドは選択される。フアームウエア・ワードにお
けるBWビツト５０は、次いで、Ｗバスから
BRAMのロードを条件づけるためにセツトされ、
そして、BS（Ｂ選択）ビツトはBRAMにおける
16個の位置のどれがシフトされたオペランドを受
入れるかを指定するために条件づけられる。これ
は、所定数のフアームウエア・ステツプ、例えば
３またはそれより多くにおいて、すべて生起させ
るものである。１個のステツプは40ビツトのオペ
ランドを生起するＱレジスタにロードするために
用いられ、１個またはそれより多くは当該オペラ
ンドを要求されるようにシフト操作を遂行するよ
うにし、そして１個は操作を完了させるためにＱ
レジスタの内容（右手の16ビツト）を戻すように
する。

CPUはマイクロプログラム化された24ビツト
のプロセツサであつて、キヤツシユ／MMU１０
３から命令および16ビツトまたは24ビツトのオペ
ランドを受入れて、オペランドを処理することに
よつて命令を実行するものである。この明細書で
は、マイクロプログラム・コントロールの下に、
オペランドおよびメモリ・アドレスを、それらが
諸種のソースからＲバス１３およびＯバス１７を
介してＷバス８４に転送されるときに再整列させ
る装置が説明されている。オペランドおよびメモ
リ・アドレスの整列装置は、第４図の96ビツトの
マイクロワードのSHシフト・フイールドのビツ
ト84〜89に対応するものである。

第５図を参照すると、拡張した整数命令（EII）
ではシステムの32ビツトのオペランド処理能力が
用いられる。EIIは２個または３個の16ビツト・
ワードから成立つている。第１のワードには、命
令の操作コード、命令フアミリであるEIIを指示
するエスケープ・コード、および、命令の第１
（ダイオデイツクのとき）および唯一（モノデイ
ツクのとき）のオペランドを含んでいるレジスタ
を指示するフイールドが含まれている。

デイスクリプタ・ワードと呼ばれる第２のワー
ドでは、ビツト・ストリング、デイジツト、ハー
フ・ワード、ワード、ダブル・ワード、カツド・
ワードまたはアドレス、および、オペランドが符
号付きであるかまたは符号付きでないか、という
オペランドのタイプが記述される。デイスクリプ
タ・ワードには、また、エスケープ・コードによ
り選択された３個のアドレス・シラブルの１個が
含まれており、これでオペランドが配せられ、ま
た、命令に第３または第３および第４のワードが
含まれているかどうかが指示される。

第３のワードには、所望により、イメデイエイ
ト・オペランド（IMO）と呼ばれるオペランド
が含まれているか、または、第３および第４のワ
ードにはメイデイエイト・アドレス（IMA）と
呼ばれるオペランドの実効アドレスが含まれてい
る。

第１のワードには、ビツト位置０において２進
１が含まれている。ビツト位置１〜３で、第１の
オペランドを含むＫレジスタが同定される。32ビ
ツトのＫレジスタＫ１〜Ｋ７は、第２図における
DRAM１１の14個のアドレス可能な位置に現れ
る。また、Ｋ１，Ｋ２およびＫ３レジスタはアド
レス準備の間にインデツクス・レジスタとして用
いられる。ビツト位置４〜８で、実行されるべき
命令の操作コードが同定される。ビツト位置９〜
15にはエスケープ・コードが蓄積されており、こ
れをEII命令として同定し、この命令で用いられ
るアドレス・シラブルを部分的に指定するように
されている。6C₁₆および7C₁₆のエスケープ・コー
ドは、第２ワードのビツト位置８と共に、該命令
をEII命令として同定し、更に、該オペランドを
指示している３個の可能性のあるアドレス・シラ
ブルのどれが第２ワードのビツト位置９〜15にあ
るかを指定するようにされる。

デイスクリプタ・ワードであるEII命令の第２
の16ビツト・ワードで、オペランドのタイプ、オ
ペランドのサイズが同定され、また前述されたよ
うに、メイン・メモリ１０６またはレジスタ内の
オペランドを指すアドレス・シラブルが指示され
る。ビツト位置０〜７はオペランドのサイズおよ
びタイプを同定するものであり、また３個のサブ
フイールドに構成されている。ビツト位置４〜７
ではデータのタイプが同定されるものであり、ビ
ツト位置７が２進１のときは符号付きオペランド
が指示され、また２進０のときは符号無しオペラ
ンドが指示される。ビツト位置０〜４では、オペ
ランドがビツト・ストリング・タイプでのもので
あるとき、該オペランド内のビツト数が指示され
る。

ビツト位置９〜15のアドレス・シラブルで、オ
ペランドを蓄積しているレジスタを同定し、その
内容がオペランドである次の単一または複数の手
続きワード指定し、または、オペランドが含まれ
ているメイン・メモリ１０６内での単一または複
数のワードに対するポインタを結果としてもたら
す所定のタイプのアドレス機能を指定することに
より、第２のオペランドが配せられる。アドレ
ス・シラブルは、ビツト位置９〜11のｍ部分およ
びビツト位置12〜15のｎ部分を有しており、これ
らについては後述される。

第６図を参照すると、データ・ビツト４〜７は
メモリ・オペランドに関係されている。正常では
符号無しおよび符号付きデイジツトのためのコー
ドであるデータ・タイプのコード0010および0011
はEIIオペランドのためには不適確である。また、
符号無しダブル・ワード（1010）、符号無しおよ
び符号付きカツド・ワード（110X）および符号
付きアドレス（1111）も不適確である。オペラン
ドはすべて32ビツト・オペランドであり、符号付
きオペランドは左に符号が拡張され、また、符号
無しオペランドは左に０が拡張されて32ビツトの
フイールドを充たすようにされていることが注意
される。

IMOなる欄においては、命令の第３ワードに
メデイエイト・オペランドが含まれているとき、
符号無しまたは符号付きワード、符号無しアドレ
ス上の符号付きダブル・ワードに限定されること
が示されている。

＝Knなる欄においては、アドレス・シラブル
３を介してＫ１〜Ｋ７レジスタの１個に転送され
うるオペランドのタイプが示されている。それら
は符号付きダブル・ワードおよび符号無しアドレ
スに限定されている。

REGなる欄においては、第２図のBRAM１２
のＢレジスタＢ０〜Ｂ７に、またはDRAM１１
からＲレジスタＲ１〜Ｒ７に転送されるオペラン
ドのタイプが示されている。即ち、符号無しおよ
び符号付きロード、Ｒレジスタのみの符号付きダ
ブル・ワードおよび符号無しアドレス（Ｂレジス
タのみ）である。

第７図、第８図および第９図には、夫々に、ア
ドレス・シラブルマツプ（AS）１，２および３
が示されている。

EII1実行コード6C₁₆でAS1が指定され、EII23
実行コード7C₁₆でワード２のビツト位置８の論理
０と共にAS２が指定され、また、論理１と共に
AS３が指定される。マツプの座標はｍおよびｎ
であつて、夫々に、ASのビツト位置９〜11およ
び12〜15である。以下のテーブルでは、第７図、
第８図および第９図のマツプの要素が規定され
る。

ＤＤではアドレス・シラブルに続く（ワード内
の）16ビツトのデイスプレスメントである１
ワードが指示される。ここに、−2¹⁵Ｄ
2¹⁵−１。

△△ではアドレス・シラブルに続くワード内の
32ビツトのデイスプレスメントである２ワー
ドが指示される。ここに、−2³¹△2³¹−
１。

＠ 間接オペレータ。

＋Ｒインデクシング指定。ここに、−2¹⁵Ｒ
＋2¹⁵−１。

＋Ｋインデクシング指定。ここに、−2³¹Ｋ
2³¹−１。

FB FT＋Ｌ。

FTスタツク内で現に活動しているフレームの
トツプ要素のアドレス。

Ｌ活動しているスタツク・フレームのワード
長。

↑自動増加（Ｂ↑，Ｒ↑またはFT↑はポスト
増加を指示する）。

↓自動減少（Ｂ↓，Ｒ↓またはFT↓はプレ減
少を指示する）。

IMA イメデイエイト・アドレス。

IA 中間アドレス。

Ｂ ベース・レジスタ。

Ｋ ダブル・ワード・オペランド・レジスタ。

Ｒワードおよびハーフ・ワード・オペランド・
レジスタ。

Ｐプログラム・カウンタ。Ｐ相対アドレス操作
のためには、以下の規定が用いられる。

Pb：Pbに対して加算されるべきデイスプレス
メントに対する点。

（命令の完了のときには、Ｐは継続する命令
の第１ワードを指す）。

（ ） 論理的拘束。

〔 〕 内容。

＋ 加算操作。

IMO イメデイエイト・オペランド。

IV インタラプトベクトル。

Ｏビツトにおけるオフセツトの指定。Ｏはサブ
ワード命令を実行しているときにのみ認識さ
れる。

−ビツト命令のためには、Ｏでビツト内の０
Ｏ15のオフセツトが指定される。

−デイジツト命令のためには、高位２ビツト
で、０，４，８または12ビツトのいずれか
のオフセツトが許容される。

−バイト命令のためには、オフセツト・フイ
ールドの高位ビツトのみが用いられる。か
くして、Ｏは０または８ビツトのいずれか
のオフセツトとして中断される。

−別異のすべての命令のためには、Ｏは無視
される。

− 減算操作。

× 乗算操作。

＜_- 〜で置換される。

EA 実効アドレス。

第７図のアドレス・シラブル１（AS１）では、
座標（５，１）〜（５，７）でREGが選択され
る。EIIデータ・タイプがアドレスであるとき、
該座標でレジスタＢ１〜Ｂ７が選択される。
（（５，４）でレジスタＢ４が選択される）。EIIデ
ータ・タイプがダブル・ワードであるとき、AS
１（５，３），（５，５）または（５，７）で、
夫々に、２個の16ビツト・レジスタＲ２／Ｒ３，
Ｒ４／Ｒ５またはＲ６／Ｒ７が選択される。

第９図のアドレスシラブルマツプ３（AS３）に
おいては座標（５，１）〜（５，７）でREGが
選択される。EIIデータ・タイプがダブル・ワー
ドまたはアドレスであるとき、ダブル・ワードま
たはアドレスの処理のために、座標（５，４）で
レジスタＫ４が選択される。

第７図のアドレスシラブルマツプ１（AS１）
（７，０）においては、ワード、ダブル・ワード
またはカツド・ワードのデータ・タイプのための
IMOが選択される。EII命令においては、IMOオ
ペランドのサイズは、命令のワード２のデータ・
タイプ・フイールドにおけるビツトによつて決定
される。

これらの形式でメモリ位置の実効アドレス
（EA）が指定される。MASは以下の形式を有す
ることができる。

○ Ｐ相対 ○ イメデイエイト・アドレス（IMA） ○ Ｂ相対 ○ IV相対 ○ スタツク相対 以下のAS入力で、Ｐ相対のMASの形式が指定
される。

○ ASマツプ１（第７図）より： Ｐ＋Ｄ：EAはＤをPbに加算することによつて
形成される。

＠〔Ｐ＋Ｄ〕：EAはPb＋Ｄによつて指定され
た位置に含まれている。

○ ASマツプ２（第８図）より： Ｐ＋Ｄ＋Ｏ：EAは、先ずＤをPbに加算し、続
けてこのワード・アドレスにオフセツトO^*
を加算することによつて形成される。

Ｐ＋Ｄ＋Ｒ（１−３）＋Ｏ：EAは、先ずＤをPb
に加算し、続けてこのワード・アドレスにオ
フセツトO^*を加算し、最後にＲ１−３で指
定されたアトム・インデツクスを加算するこ
とによつて形成される。

＠〔Ｐ＋Ｄ〕＋Ｏ：IAはPb＋Ｄによつて規定さ
れた位置から読出されるポインタである。続
けてオフセツトO^*がIAに加えられてEAがえ
られる。

Ｐ＋△＋Ｏ：EAは、先ず△をPbに加算し、続
けてこのワード・アドレスにオフセツトO^*
を加算することによつて形成される。

ASマツプ１（第７図）における以下のASの入
力でIMA MAS形式が指定される。

IMA：イメデイエイト・アドレス。EAは命令
に続く位置に含まれている。

＠IMA：＠は間接オペレータである。EAは
IMAによつて指定された位置に含まれてい
る。

IMA＋R_n：EAはR_nのスケールのかけられた
内容によつてインデツクスされたIMAであ
る。

＠IMA＋R_n：EAは、R_nのスケールのかけら
れた内容をIMA（間接ポスト・インデツクス
操作）によつて指定された位置の内容に加算
することによつて得られる。

以下のAS入力でＢ相対MAS形式が指定され
る。

○ ASマツプ１（第７図）より： B_o：EAはレジスタB_oに含まれている。

＠Ｂ（ｎ−８）：EAはＢ（ｎ−８）によつて指定
されたメモリ位置に含まれている。

B_o＋R_n：EAは、インデツクス・レジスタRM
のスケールのかけらられた内容をB_oの内容
に加算することによつて得られる。

＠Ｂ（ｎ−８）＋R_n：EAは、インデツクス・レ
ジスタR_nのスケールのかけられた内容をＢ
（ｎ−８）によつて指定された位置の内容に
加算することによつて得られる。

B_o＋Ｄ：EAはＤをB_oの内容に加算することに
よつて形成される。

＠〔Ｂ（ｎ−８）＋Ｄ〕：EAは、Ｂ（ｎ−８）＋Ｄ
によつて指定された位置に含まれている。

↑B_o：EAは、B_oの内容が１だけ減少されたあ
とのB_oに含まれている。

B_o↓：EAはB_oに含まれている。B_oの内容は１
だけ増加される。増加は、EA形成のあとで、
OPコードの実行に先立つて生起する。

Ｂ（ｎ−Ｃ）＋Ｒ（ｍ−４）↑：EAは、Ｂ（ｎ−
Ｃ）の内容をインデツクス・レジスタ（ｍ−
４）のスケールのかけられた内容と加算する
ことによつて得られる。EA形成のあとで、
OPコードの実行に先立ち、インデツクス・
レジスタは１だけ増加される。

Ｂ（ｎ−８）＋↓Ｒ（ｍ−４）：インデツクス・レ
ジスタＲ（ｍ−４）の内容は１だけ減少され、
次いで、Ｂ（ｎ−８）の内容に加算されてEA
が形成される。

○ ASマツプ２（第８図）より： B_o＋Ｄ＋Ｏ：EAは、先ずＤをB_oに加算し、続
けてこのワード・アドレスにオフセツトＯを
加算することにより形成される。

＠〔Ｂ（ｎ−８）＋Ｄ〕＋Ｏ： IAは、Ｂ（ｎ−８）＋Ｄによつて規定された位置
より読出されるポインタである。続けてオフセツ
トＯがIAに加算されてEAが得られる。

B_o＋Ｄ＋R_n＋Ｏ：EAは、先づＤをB_oに加算
し、続けてこのワード・アドレスにオフセツ
トＯを加算し、最後にR_nによつて指定され
たアトム・インデツクスを加算することによ
つて形成される。

＠〔Ｂ（ｎ−８）＋Ｄ〕＋R_n＋Ｏ：IAは、Ｂ（ｎ
−８）＋Ｄによつて規定された位置より読出
されるポインタである。続けてオフセツトＯ
がIAに加算され、最後にR_nによつて指定さ
れたアトム・インデツクスが加算されてEA
がえられる。

○ ASマツプ３（第９図）により： B_o＋Ｄ＋K_n＋Ｏ：EAは、先ずＤをB_oに加算
し、続けてこのワード・アドレスにオフセツ
トO^*を加算し、最後にレジスタK_nによつて
指定されたアトム・インデツクスを加算する
ことにより形成される。

ASマツプ１における以下の入力でIV相対
MAS形式が指定される。

IV＋Ｄ：IAは、現在のレベルのための中断ベ
クトルによつて指定された位置の内容であ
る。ＤがIAに加算されてEAが得られる。

以下の入力でスタツク相対MAS形式が指定さ
れる。

○ ASマツプ１（第７図）より： ↑FT↓：↑FT↓はOPコードに依存している。
使用されるOPコードの機能として、活動し
ているフレームは押込まれる（↓）か、押出
される（↑）か、またはプログラム・エラー
が生じるかのいずれかである。どの操作を適
用するかの基準は以下のとおりである。： ａ すべての蓄積命令にはPUSHが含まれ
る。

ｂ すべての読出し−書込み命令および所定
の別異の命令ではトラツプ・ルーチンへの
ブランチが生じる。

ｃ すべての別異の命令にはPOPが含まれ
る。

PUSH（↓）操作には、オペランドが活動中の
フレームに蓄積されるべきことが含まれている。
その結果、活動中のフレームにはそれにしたがつ
て拡大されねばならない。フレームの拡大にした
がつて、新しく“得られた”スペースはオペラン
ドの蓄積のために用いられる。

フレームの拡大はワードにおけるものであるこ
とが注意される。その結果、バイトが蓄積される
べきであるときは、フレームは１ワードだけ拡大
され、データはワード内で左に調整される。アド
レスが蓄積されるべきであるときは、フレームは
２ワードだけ拡大される。

POP（↑）操作には、FTによつて指定された
オペランドが命令で規定されたように用いられる
ようにされ、次いで、フレームから除去されるこ
とが含まれている。

フレーム・サイズの減少はワードにおけるもの
であることが注意される。その結果、オペランド
がビツトまたはバイトのものであるときは、フレ
ームは１ワードだけサイズが減少される。

○ ASマツプ３（第９図）より： ＠FT＋Ｏ↑：IAは、FTによつて規定された
位置より読出されるポインタである。続けて
オフセツトＯがIAに加算されてEAが形成さ
れる。次いでIAはフレームから除去される。

FT＋Ｄ＋R_o＋Ｏ：ASは活動中のフレーム内
のデータをアクセスするために用いられる。
ワード・アドレスIAは、FT＋Ｄ ASのた
めに規定された規約にしたがつて形成され
る。続けてオフセツトＯがIAに加算され、
最後にR_oによつて指定されたアトム・イン
デツクスが加算されてEAが得られる。

＠〔FT＋Ｄ〕＋Ｏ：IAは、FT＋Ｄによつて規
定された位置より読出されるポインタであ
る。（FT＋Ｄ ASの適用のために規定され
たと同様の規約。）続けてオフセツトＯがIA
に加算されてEAが形成される。

＠〔FT＋Ｄ〕＋R_o＋Ｏ：IAは、FT＋Ｄによつ
て規定された位置より読出されるポインタで
ある。（FT＋Ｄ ASの適用のために規定さ
れたと同様の規約。）続けてオフセツトＯが
IAに加算され、最後にR_oによつて指定され
たアトム・インデツクスが加算されてEAが
得られる。

第７図を参照すると、エスケープ・コード
（６，Ｃ）で拡張整数命令（EII）が同定され、ま
た、ASIが使用されるべきことが指定される。エ
スケープ・コード（７，Ｃ）でEIIが同定され、
また、第８図のAS２または第９図のAS３が使用
されるべきことが指定される。エスケープ・コー
ド（５，Ｃ）でCPU１００の命令が同定され、
また、AS２またはAS３が使用されるべきことが
指定される。AS２（（Ｍ，０）またはAS３（Ｍ，
０）でリモート・デイスクリプタが指定される。

第１０図には、以下に説明される単一オペラン
ド命令（EII）のテーブルが示されている。それ
らは増加、減少、否定およびコンプリメントであ
る。また、第１０図にはダブル・オペランドであ
るスワツプを表わすものも示されている。これら
の命令はソフトウエア可視インジケータにセツト
されるものであり、オーバフロウではオペランド
が境界をこえて拡張されていることが指示され、
また、キヤリイでは命令の実行から生じるキヤリ
イが指示される。

第１１図を参照すると、オペランド・タイプの
ビツト４〜７は、Ｗバス８４の信号WBUS２０₊
〜WBUS２３₊，F′レジスタ７６および信号
FPMR０４₊〜FPMR０７₊を介して、次位アド
レス・ゼネレータ４４内にあるプログラマブル・
リード・オンリ・メモリ（PROM）４４−２に
印加される。F′レジスタ７６は信号CRFLD２₊
によつて可能化され、コントロール・ストア８０
（第４図の）のＦフイールドからの信号
ASPLOD_-の上昇のときにロードされる。

Ｆレジスタ３８からPROM４４−２に対して
印加される信号FREG００₊は、論理１にあると
き、EIIとしての命令を同定する。信号MISC７
B₊は、論理０にあるときにAS１またはAS２、
そして、論理１にあるときにAS３としてのアド
レス・シラブルを同定する。オペランド参照操作
の間に、MEMADR_-信号は論理１においてオペ
ランドがレジスタ内にあるものとして同定し、そ
うでないときにはオペランドはメモリ・サブシス
テム内に配せられている。信号FPMR０８₊は
EIIのためには重要なものではない。それは商用
命令プロセツサ（CIP）１０２命令の間に操作さ
れるのみであつて、デイジツトまたはハーフ・ワ
ードを同定するようにされるものである。

PROM４４−２は論理０にある信号 MISC６B_-によつて可能化される。そのとき、
信号MISC６B₊は論理１にあり、これによつて
PROM４４−１を不可能化される。PROM４４
−２またはPROM４４−４のいずれかが操作さ
れることが注目される。PROM４４−４は、
CPU１００命令を含んでいるけれどもEIIおよび
CIP１０２命令を含んでいないすべての命令のた
めにデータ・タイプの信号を供給する。

Ｆバス３７の信号FBUS００−０８₊はＦレジ
スタ３８に蓄積されている。出力信号FREG０
０，０４₊〜０８₊は、PROM４４−４の入力ア
ドレス端子に印加される。また、信号FREG００
_＋はPROM４４−２の入力アドレス端子６４に印
加されてEIIまたはCIP命令を指示するようにさ
れる。

データ・タイプの信号ODADDR₊，ODSIZ１
_＋，ODSIZ２₊およびODSIZ４₊は、夫々に、第２
図のテスト・ロジツク３０のMUX３０−２の入
力端子４〜７に印加される。第４図のTCフイー
ルドからのコントロール・ストア８０の信号
CRTC１５₊，CRTC１４₊およびCRTC１３₊で、
信号CRTC１３₊が論理１にあるときに、デー
タ・タイプの入力信号が選択される。MUX３０
−２は論理０にある信号DSASTF₊によつて可能
化されて、正常なマシン操作が指示される。出力
信号TCGRP２_-は次位アドレス・ゼネレータ４
４によつて用いられる。

第１２図にはPROM４４−２の内容が示され
ている。コラムＡ，Ｃ，ＥまたはＧはCIP命令
（信号FREG００₊が論理０）の間に選択され、ま
た、コラムＢ，Ｄ，ＦまたはＨはEII（信号FREG
００₊が２進１）の間に選択される。

信号FREG００₊が２進１にあるときに規定さ
れるEIIは信号FPRM０８₊とは独立のものであ
る。コラムＢおよびＦでは、信号MEMADR_-が
２進１であるとき、すべてのオペランドを表わす
信号が供給される。信号MEMADR_-が２進０で
あるとき、コラムＤではワード、ダブル・ワード
およびアドレス・オペランドを表わす信号が供給
され、また、ダブル・ワードおよびアドレス・デ
ータ・タイプの信号の双方が入力アドレス端子に
印加されるとき、コラムＨではダブル・ワードを
表わす信号が供給される。すべての別異の入力信
号の組み合わせではエラー状態が生じる。コラム
ＤはAS１またはAS２のために選択され、また、
コラムＨはAS３のために選択される。コラムＢ
およびＦにおける“Ｄ”出力信号はあとでの使用
のために保持される。

第１３図を参照すると、フアームウエアで、第
５図における命令の操作コード・ビツト位置４〜
８、および、エスケープ・コード・ビツト位置９
〜15の説明がなされる。EIIがエスケープ・コー
ドの6C₁₆または7C₁₆であるとき、コントロール・
ストア８０は位置509にブランチされて、命令の
予備処理が開始される。

予備処理の間、オペランドはメモリ１０６また
は指定されたレジスタから読出されて、該オペラ
ンドが符号付きされているときには符号ビツトを
拡張させることによつて32ビツトに拡張され、ま
たは、該オペランドが符号無しのものであるとき
にはフイールドを２進０のビツトで充たすように
される。該オペランドは夫々16ビツトの２ダブ
ル・ワードとしてメモリ１０６から読出されて、
32ビツトのレジスタDA３４に蓄積される。低位
の16ビツトは、Ｌバス３２、ドライバDW３５，
Ｓバス３３，Ｉバス１４，DALU１５、セレク
タ２０，Ｏバス１７、シフタ１９およびＷバス８
４を介して、BRAM１２の24ビツトのレジスタ
BOに転送される。

ブロツク５０９では、メモリからダブル・ワー
ドの読出しが始まり、XBレジスタ５８に蓄積さ
れていたインデツクス値のレジスタBDの左部分
への蓄積がなされる。ブロツク５０９に含まれて
いるものは、PROM４４−２からの信号ODSIZ
１₊を調整する決定ブロツク５０９−Ａである。
信号ODSIZ１₊は、論理０においてはデイジツ
ト、ワードまたはカツド・ワード・オペランドを
指示し、また、論理１においてはビツト・ストリ
ング、ハーフ・ワード、ダブル・ワードまたはア
ドレス・オペランドを指示するものである。

ブロツク２８Ｆでは、２進０がBRAM１２の
32ビツトのレジスタＡ０に蓄積されている間に
CPU１００を止めるようにされる。ここでは、
オペランドは符号無しのものかまたは正符号をも
つものかのいずれかであるものとされる。決定ブ
ロツク２８Ｆ−Ａでは、信号ODSIZ２₊がテスト
される。信号ODSIZ２₊が論理１にあるとき不適
法なデイジツトまたはカツド・ワード・オペラン
ドが指示されて、フアームウエアはトラツプ・ル
ーチンにブランチされる。信号DSIZ２₊が論理０
にあるときにワード・オペランドが指示されて、
フアームウエアはブロツク３DEにブランチされ
る。

ブロツク３DEでは、メモリ１０６から受入れ
られてレジスタDB３１に蓄積されている16ビツ
トのワードは、Ｌバス３２，DW３５，Ｓバス３
３、データラツチ（DL）５１，Ｉバス１４，
DALU１５、セレクタ２０，Ｏバス１７、シフ
タ１９およびＷバス８４を介して、BRAM１２
のレジスタＢ０に転送される。決定ブロツク３
DE−Ａでは、符号ビツトであるIBUS１６₊がテ
ストされ、それが論理０であつて、正符号を指示
しているときは、フアームウエアは実行ルーチン
を開始するためにブランチされる。IBUS１６₊
が負符号を指示しているときは、フアームウエア
はブロツク１３３にブランチされる。

ブロツク１３３では、レジスタＡ０は負オペラ
ンドを保持する２進１で充たされる。決定ブロツ
ク１３３−Ａでは、F′レジスタ７６の信号
FPRM０７₊がテストされて、該オペランドが符
号付きのもののであつたかまたは符号無しのもの
であつてかの決定がなされる。FPRM０７₊が論
理１にあつて符号付きオペランドを指示している
ときは、フアームウエアは実行ルーチンにブラン
チされる。信号FPRM０７₊が２進０にあるとき
は、フアームウエアはブロツク１Ｅ１にブランチ
される。

ブロツク１Ｅ１では、レジスタＡ０は拡張ビツ
トを訂正するための２進０で充たされ、フアーム
ウエアは命令を実行するためにブランチされる。

決定ブロツク５０９−Ａで、ビツト・ストリン
グ、ハーフ・ワード、ダブル・ワードまたはアド
レス・オペランドが指示されたとき、フアームウ
エアはブロツク６８Ｆにブランチされる。

ブロツク６８Ｆでは、ダブル・ワードがレジス
タDB３１によつて受入れられるまで、CPU１０
０は止められる。レジスタＢ０の左部分に蓄積さ
れていたXBレジスタ５８の信号はレジスタＢ０
の右部分にスワツプされる（ビツト位置16〜19が
ビツト位置24〜27にスワツプされる）。決定ブロ
ツク６８Ｆ−Ａでは、信号ODSIZ４₊がテストさ
れる。信号ODSIZ４₊は、論理１においてはダブ
ル・ワードまたはアドレス・オペランドを指示
し、また、論理０においては、ビツト・ストリン
グまたはハーフ・ワードを指示するものである。

ブロツク５２１では、レジスタDB３１に蓄積
されていたダブル・ワードまたはアドレスの左ワ
ードが、ドライバDW３５を通してレジスタＡ０
に読込まれる。決定ブロツク５２１Ａでは、信号
MISC６B₊が論理０にあるとき、これはEII命令
ではないことが指示される。

ブロツク１０９では、レジスタDB３１に蓄積
されていたダブル・ワードまたはアドレスの右ワ
ードが、ドライバDA３４を通してレジスタＢ０
に読込まれ、また、フアームウエアは実行ルーチ
ンにブランチされる。

ブロツク１２１では、右側４ビツト位置に蓄積
されていたインデツクス値が000F₁₆を用いて
DRAM１１のレジスタＬ０にロードされ、レジ
スタＢ０のビツト位置16〜27をマスクするように
される。また、該インデツクス値はレジスタXB
から、デコーダ５９、シフタ５６、レジスタＱ５
０に転送される。デコーダ５９では、レジスタ
XB５８における４ビツト・コードからのインデ
ツクス値が、レジスタＱ５０における蓄積のため
の16コードの１つにデコードされる。決定ブロツ
ク１２１−Ａでは信号ODSIZ２₊がテストされる
が、これは、論理０にあるときはビツト・ストリ
ング・オペランドを、また、論理１にあるときは
ハーフ・ワード・オペランド指示するものであ
る。ビツト・ストリング・オペランドのフアーム
ウエアによる処理については、更に説明されるこ
とはない。

ブロツク７６Ｂでは、レジスタＢ０におけるハ
ーフ・ワードのマスク操作の準備のために、
DRAM１１のレジスタＤ０にFF00₁₆が蓄積され
る。DALU１５では、シフタ１９を通して
FF00₁₆を対にして、Ｗバス８４上で0000₁₅にする
ことにより、レジスタＡ０においてすべて２進０
であるようにされる。決定ブロツク７６Ｂ−Ａで
はXBレジスタ５８のビツト０がテストされる
が、これは、論理０にあるときは左バイトを、ま
たは、論理１にあるときは右バイトを指示するも
のである。

ブロツク３６Ｄでは、レジスタDB３１に蓄積
されていた右ワードがレジスタＢ０に転送され
る。この場合、該ハーフ・ワードは左バイト位置
にある。シフタ１９で、左バイト位置と右バイト
位置とがスワツプされる。また、レジスタＤ０に
は00FF₁₆が蓄積されて、DALU１５における左
バイト位置でマスクするようにされる。レジスタ
Ｂ０には、ここで、右バイト位置におけるハー
フ・ワードが蓄積される。決定ブロツク３６Ｄ−
Ａでは、Ｉバス１４の４ビツト位置16上の符号ビ
ツトがチエツクされ、論理０であれば、正符号ま
たは拡張Ｏフイールドが指示されて、フアームウ
エアは実行ルーチンにブランチされる。符号ビツ
トが論理１にあるとき、決定ブロツク１２Ｂで信
号FPRM０７₊がテストされ、論理１であれば符
号付きオペランドであり、論理０であれば符号無
しオペランドであることになる。信号FPRM０
７₊が論理０にあつて符号無しオペランドを指示
しているとき、フアームウエアは実行ルーチンに
ブランチされる。信号FPRM０７₊が符号付きオ
ペランドを指示しているときレジスタＡ０は２進
１にセツトされねばならない。

ブロツク１２Ｃでは、レジスタＢ０を00F00₁₆
とORをとらせることによりレジスタＢ０の左バ
イト部分ですべて２進１になるようにされる。

ブロツク１３３ではレジスタＡ０をすべて２進
１になるようにされ、フアームウエアは実行ルー
チンにブランチされる。

決定ブロツク７６Ｂ−Ａにおいて、信号XB
（Ｏ）が右バイトを指示されたとき、ブロツク７
６Ｄで、レジスタＤ０に蓄積されたFF00₁₆によ
つてワードの左バイト部分がマスク・オフされ、
レジスタＢ０の右バイト部にハーフ・ワードが蓄
積される。決定ブロツク７６Ｄ−ＡではＩバス１
４のビツト位置24がテストされ、これが論理０に
あつて正符号または０ビツト拡張を指示している
とき、実行ルーチンにブランチされる。信号
IBUS２４は、論理１にあるとき、決定ブロツク
１２Ｂにブランチするようにされて、上述された
ような信号また符号無しオペランドのためにテス
トされる。

第１４図を参照すると、ブロツク５０７でEII
増加命令KINCの実行が開始される。オペランド
の16ビツトの左部分はレジスタＡ０に蓄積され、
また、オペランドの16ビツトの右部分はレジスタ
Ｂ０に蓄積される。

ブロツク５０７では、２進１がレジスタＢ０に
蓄積されたオペランドの右部分に加算され、その
結果はレジスタＢ０に蓄積され、また、Ｗレジス
タ２８のビツト位置16〜31にも蓄積される。ブロ
ツク５０７−Ａでは、DALU１５のビツト位置
16からのキヤリイ・ビツトがテストされる。キヤ
リイがないとき、ブロツク３AEでは、Ｗレジス
タ２８のビツト位置０〜15内にオペランドの左部
分が蓄積される。キヤリイがあるとき、ブロツク
７AEでレジスタＡ０が増加されて、Ｗレジスタ
２８のビツト位置０〜15内にオペランドの左部分
が蓄積される。

EII減少命令KDECの実行は、ブロツク５０５
で開始される。レジスタＢ０は減少されて、Ｗレ
ジスタ２８の右部分に蓄積される。DALU１５
のビツト位置16は、決定ブロツク５０５−Ａにお
けるキヤリイに対してテストされる。キヤリイが
あるとき、ブロツク３ADでレジスタＡ０が減少
され、その結果はＷレジスタ２８の左部分に蓄積
される。キヤリイがないとき、ブロツク７ADで
レジスタＡ０の内容がＷレジスタ２８の左部分に
蓄積される。

EII否定命令KNEGの実行で、オペランド・ビ
ツトをコンプリメントすることによつて０からオ
ペランドが減ぜられ、次いでオペランドを増加さ
せる。ブロツク５０３で、レジスタＡ０がコンプ
リメントされる。ブロツクOABで、レジスタＢ
０がコンプリメントされる。次いで、その結果Ｂ
０の増加は、上述されたように行われる。

EIIコンプリメント命令KCPLの実行では、レ
ジスタＡ０の内容がコンプリメントされ、そのコ
ンプリメントされた結果はＷレジスタ２８の左部
分に蓄積される。ブロツクOACでは、レジスタ
Ｂ０の内容がコンプリメントされ、このコンプリ
メントされた結果はＷレジスタ２８の右部分に蓄
積される。

これらの命令の実行においては、結果としての
オペランドはレジスタＡ０，Ｂ０およびＷに蓄積
される（WLはＷレジスタ２８の左部分を指示
し、WRはその右部分を指示するものである）。

決定ブロツクAE−ADでは、データ・タイプ
の信号ODSIZ１₊をテストすることによつてEII
命令の後処理が開始され、この信号が論理１にあ
るときはビツト・ストリング・ハーフ・ワードま
たはダブル・ワード・オペランドが指示され、論
理０にあるときはワード・オペワンドが指示され
る。決定ブロツク７AFでは信号ODSIZ４₊がテ
ストされ、この信号が論理１にあるときはダブ
ル・ワード・オペランドが指示され、このときに
XWルーチンにブランチされる。信号ODSIZ４₊
が論理０にあるとき、ビツト・ストリングまたは
ハーフ・ワード・オペランドが指示される。決定
ブロツクOGFでは信号ODSIZ２₊がテストされ、
これが論理０にあるときにビツト・ストリングが
指示され、論理１にあるときにハーフ・ワードが
指示される。ビツト・ストリングの処理について
は、更に説明されることはない。

ブロツク７Ｂ４では、ハーフ・ワードの処理
が、Ｂ０レジスタからＷレジスタ２８のビツト位
置16〜23および24〜31の双方において対にし、蓄
積することによつて行われる。これによつてメモ
リ書込み操作の間にハーフ・ワードが準備され
て、メモリ１０６におけるワード位置の左または
右バイト位置のいずれかに転送されるようにな
る。決定ブロツク７Ｂ４−Ａでは、符号付きまた
は符号無しオペランドのための信号F′（７）₊がテ
ストされる。

符号無しのときは、ブロツク２CCで、レジス
タＢ０と00FF00とのANDをとり、その結果をＷ
バス８４に入れることによつて、すべての０のた
めのレジスタＢ０の右半分の左バイト位置がテス
トされる。決定ブロツク２CC−Ａでは、すべて
の０のためのＯバス１７のテストがなされる。レ
ジスタＢ０からの情報はＲバス１３，AND操作
の行われるDALU１５、セレクタ２０，Ｏバス
１７およびシフタ１９を介してＷバス８４に伝送
されることが注意される。結果が０に等しくない
とき、ブロツク０１９で、Ｉレジスタ５７におけ
るオーバフロウ・ビツトＯに１にセツトされて、
XWルーチンにブランチされる。結果が０に等し
いとき、すべての０のためにオペランドの左半分
をテストすることが必要である。これはハーフ・
ワードが０拡張されたものかまたは正符号拡張さ
れたものであるかを確実ならしめるものである。

ブロツク４１８ではレジスタＢ０の内容がＩバ
ス１４に転送され、ここで決定ブロツク４１８Ａ
において符号ビツトIBUS１６₊がテストされる。
これは決定ブロツク２CC−Ａでテストされ、そ
れが論理０であることから、ブロツク０１８でＡ
レジスタの内容がＷバス８４に転送される。Ｏバ
ス１７の信号は０であるかをブロツク０１８でテ
ストされ、そして０であればフアームウエアは
XWルーチンにブランチされる。Ｏバス１７の信
号が０でないときは、オーバフロウ・ビツトＯが
ブロツク０１９においてＩレジスタ５７内でセツ
トされ、次いで、フアームウエアがXWルーチン
にブランチされる。

決定ブロツク７Ｂ４−Ａで符号付きオペランド
が指示されたときは、ブロツク６CCにおいてレ
ジスタＢ０の内容がＩバス１４上に配され、そし
て、決定ブロツク６CC−Ａで符号ビツトIBUS２
４₊がテストされる。符号ビツトが論理０である
とき、ブロツク２CCで左バイトがマスクされ、
レジスタＢ０の内容がＷバス８４に転送される。
決定ブロツク２CC−Ａでは、後述されるように、
すべての０のためにＯバス１７が再びチエツクさ
れる。符号ビツト信号IBUS２４₊が論理１であ
るとき、ブロツク６CDでレジスタＢ０がコンプ
リンメントされ、00FF00₁₆によつてそれがマス
クされる。決定ブロツク６CD−Ａではすべての
０のためのテストがなされ、ブロツク０１９にお
いてすべて０であるかまたは補完ビツトがセツト
されているときは、XWルーチンにブランチさせ
る。

決定ブロツクAE−ADでは、信号ODSIZ１₊が
論理０にあるとき、ブロツク３AFでＷレジスタ
２８のワード部分およびＱレジスタ５０に蓄積さ
れているワード・オペランドが指定される。決定
ブロツク３AF−Ａでは信号F′（７）₊がテストさ
れ、これが論理１にあるときは符号付きオペラン
ドが、また、論理０にあるときは符号無しオペラ
ンドが指示される。

ブロツク０１８ではレジスタＡ０の内容がＷバ
ス８４上に配せられ、また、決定ブロツク０１８
−ＡではＯバス１７上の情報がすべて０であるこ
とがチエツクされる。そのとおりであれば、フア
ームウエアは命令実行のためにブランチされる。
Ｏバス１７の信号がすべて０であることが指示さ
れていないとき、ブロツク０１９でＩレジスタ５
７内のオーバフロウ信号がセツトされる。

レジスタＡ０およびＫ７の内容がスワツプさ
れ、レジスタＢ０およびＬ７の内容がスワツプさ
れるスワツプ命令KSWの実行は、ブロツク５２
Ｃにおいて開始される。レジスタＫ７およびＬ７
はDRAM１１内にある。

ブロツク５２Ｃでは、レジスタＫ７の内容はレ
ジスタＡ０およびＷレジスタ２８の左ワード部分
に転送され、また、Ａ０レジスタの内容はレジス
タＫ７に転送される。決定ブロツク５２Ｃ−Ａで
は信号ODSIZ１₊がテストされ、これが論理０に
あるときはワード・オペランドが指示されてブロ
ツク３Ｂ１にブランチされ、また、論理１にある
ときはビツト・ストリング、ハーフ・ワードまた
はダブル・ワード・オペランドが指示されてブロ
ツク７Ｂ１にブランチされる。

ブロツク３Ｂ１では、レジスタＬ７の内容がレ
ジスタＢ０およびＷレジスタ２８の右ワード部分
に転送され、また、レジスタＢ０の内容がレジス
タＬ７に転送される。決定ブロツク３AF−Ａで
は、前述されたように、符号無しまたは符号付き
オペランドのために信号F′（７）₊がテストされ、
正確な拡張ビツトのためにチエツクされ、そして
オーバフロウのためにテストされる。

ブロツク３Ｂ１では、ブロツク７Ｂ１および決
定ブロツク７AFでなされると同様にして、レジ
スタＬ７とＢ０との間でスワツプが行われる。信
号ODSIZ４₊が論理１にあるとき、ダブル・ワー
ド・オペランドが指示されて、XWルーチンにブ
ランチされる。信号ODSIZ４₊が論理０にあると
き、決定ブロツク０６Ｆが要求される。このシー
ケンスは前述されたものである。

説明されていないXWルーチンでは、レジスタ
またはメモリ１０６内のオペランドが蓄積され、
次の命令が要求される。

この発明の好適実施例を開示し、説明してきた
が、当業者にとつては、多くの変更および修正は
上述の発明に係わりのあるもので、それらも請求
された発明の範囲内にあることが理解される。か
くして、上述された要素の多くのものは同じ効果
を奏する別異の要素を以て交替または置換され得
るものであり、これも請求された発明の精神内に
入るものである。したがつて、この発明を限定し
ようとするものは、特許請求の範囲において指示
されるもののみである。

【図面の簡単な説明】

第１図は、この発明の装置が含まれているシス
テムの一般的なブロツク図である。第２は、この
発明の中央処理ユニツトの詳細ブロツク図であ
る。第３図は、この発明の中央処理ユニツトの演
算論理ユニツトに対する接続の詳細を例示するも
のである。第４図は、この発明の中央処理ユニツ
トに含まれているコントロール・ストアの位置構
成の詳細を例示するものである。第５図は、命令
ワードおよびデイスクリプタ・ワードのフイール
ドを同定するものである。第６図は、デイスクリ
プタ・ワードのデータ・タイプのビツトを同定す
るものである。第７図は、アドレス・シラブル１
マツプのレイアウトを示すものである。第８図
は、アドレス・シラブル２マツプのレイアウトを
示すものである。第９図は、アドレス・シラブル
３マツプのレイアウトを示すものである。第１０
図は、拡張した整数命令を表わすテーブルを示す
ものである。第１１図は、リード・オンリ・メモ
リおよび関連ロジツクのロジツク図である。第１
２図は、リード・オンリ・メモリのビツト構成を
示すものである。第１３図は、オペランド・サイ
ズを決定するフアームウエアのフロウ図である。
そして、第１４図は、拡張した整数命令を表わす
フアームウエア手順のフロー図である。 １００……中央プロセツサ・ユニツト
（CPU）、１０１……科学用命令プロセツサ
（SIP）、１０２……商用命令プロセツサ（CIP）、
１０３……キヤツシユ／MMUユニツト、１０５
……電気的システム・バス、１０６……メイン・
メモリモジユール、１０７……入出力（Ｉ／Ｏ）
コントローラ、１０８……Ｉ／Ｏデバイス、１０
９……多重ライン通信コントローラまたはプロセ
ツサ（MLCP）、１１０……中央サブシステム。

Claims (1)

1. 【特許請求の範囲】 １ 命令とオペランドを蓄積するメモリ・サブシ
   ステム、および前記メモリ・サブシステムから前
   記命令および前記オペランドを受入れて前記命令
   を実行する処理ユニツトを含み、異なるサイズの
   オペランドを処理するデータ処理システムであつ
   て；前記処理ユニツトの操作をコントロールする
   ためにマイクロワードからなるマイクロプログラ
   ムを蓄積するための位置を有するコントロール・
   ストアを備え、該コントロール・ストアは前記マ
   イクロワードを表わす複数個の出力信号（コント
   ロール信号）を発生するようにされており；前記
   命令の一つの種類は前記処理ユニツトが実行すべ
   き特定の種類の処理操作を定義する操作コード、
   一つの種類の命令を一部として含む命令の特定ク
   ラスを同定するための第１フイールド、および前
   記処理操作が実行されるべきオペランドのタイプ
   を同定するための第２フイールドを含む前記デー
   タ処理システムにおいて、前記処理ユニツトが： 前記コントロール・ストアからの出力信号に応
   答して前記第２フイールドの一つを蓄積するため
   のレジスタ； オペランドの異なるサイズを指示する複数ビツ
   トからなる指示子をアドレス可能な蓄積位置に保
   持し、供給されるアドレスに応答して対応する蓄
   積された指示子を表す出力信号を取り出すための
   アドレス可能なストア； 前記レジスタの内容を表わす信号、および前記
   第１フイールドを表わす信号を前記アドレス可能
   なストアに対してアドレスとして与えるために前
   記レジスタおよび前記コントロール・ストアを前
   記アドレス可能なストアに対して結合する手段； 前記コントロール・ストアからの出力信号の複
   数（CRTC１３，CRTC１４，CRTC１５）およ
   び前記アドレス可能なストアからの出力信号
   （ODADDR，ODSIZ１，ODSIZ２，ODSIZ４）
   に応答して前記アドレス可能なストアからの出力
   信号のうちの一つの信号（TCGRP２）を出力す
   る手段（MUX30−２）； 指示されたサイズのオペランドを前記処理ユニ
   ツトで処理させるためのマイクロプログラム・ル
   ーチンに前記一つの信号に応答してブランチさせ
   るため、前記コントロール・ストアへ前記一つの
   信号を結合する手段； を備えたことを特徴とするデータ処理システム。