JPS6298440A - プログラマブルアクセスメモリ - Google Patents
プログラマブルアクセスメモリInfo
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- JPS6298440A JPS6298440A JP61233117A JP23311786A JPS6298440A JP S6298440 A JPS6298440 A JP S6298440A JP 61233117 A JP61233117 A JP 61233117A JP 23311786 A JP23311786 A JP 23311786A JP S6298440 A JPS6298440 A JP S6298440A
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- Japan
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- address
- memory
- data
- memory system
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- Prior art date
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0615—Address space extension
- G06F12/0623—Address space extension for memory modules
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/14—Protection against unauthorised use of memory or access to memory
- G06F12/1416—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights
- G06F12/1425—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights the protection being physical, e.g. cell, word, block
- G06F12/1441—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights the protection being physical, e.g. cell, word, block for a range
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- Techniques For Improving Reliability Of Storages (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、集積回路メモリに閏する。より詳細には、メ
モリユニットに処理手段が内蔵されたメモリに関する。
モリユニットに処理手段が内蔵されたメモリに関する。
従来の技術
ランダムアクセスメリリ即ちＲＡＭには、デコード機能
を行うオーバヘッド要素が設けられ、また、ダイナミッ
クＲＡＭの場合はシステムプログラマには関与ずことの
できない自動リフレッシュサイクルがあることが知られ
ている。従来のメモリは、入力端子からメモリセルアレ
イのデコード論理手段に直接アクセスするように構成さ
れ、メモリサイクルタイムを最小に止めるようにされて
いた。
を行うオーバヘッド要素が設けられ、また、ダイナミッ
クＲＡＭの場合はシステムプログラマには関与ずことの
できない自動リフレッシュサイクルがあることが知られ
ている。従来のメモリは、入力端子からメモリセルアレ
イのデコード論理手段に直接アクセスするように構成さ
れ、メモリサイクルタイムを最小に止めるようにされて
いた。
問題点を解決するための手段
本発明は、メモリセルアレイと同じチップ上の、ＡＬＵ
を含む制御ユニットを組み込んだインテリジェントメモ
リシステムに関する。
を含む制御ユニットを組み込んだインテリジェントメモ
リシステムに関する。
本発明の特徴は、１組のアクセスレジスタからメモリア
レーに送るデータおよびアドレスを少なくとも１つの処
理ユニットを介して通じるためのデータパスを備えたア
ーキテクチャ−にあり、このパスは、それ自身はデータ
処理しない有限状態装置により制御され、データパスは
アドレスのための第１ブランチとセルに格納されたデー
タのための第２ブランチとを有している。
レーに送るデータおよびアドレスを少なくとも１つの処
理ユニットを介して通じるためのデータパスを備えたア
ーキテクチャ−にあり、このパスは、それ自身はデータ
処理しない有限状態装置により制御され、データパスは
アドレスのための第１ブランチとセルに格納されたデー
タのための第２ブランチとを有している。
本発明の第２の特徴は、セルへのあるいはセルからの参
照が、必ず１組の制御レジスタを介してなされる間接ア
クセスを利用していることである。
照が、必ず１組の制御レジスタを介してなされる間接ア
クセスを利用していることである。
本発明の第３の特徴は、メモリに書き込みあるいはメモ
リから読み出すメモリデータを格納するデータレジスタ
と、そのとき利用可能なデータに添えられたアドレスを
送るアドレスレジスタとを含む制御レジスタアレーを設
けたことである。
リから読み出すメモリデータを格納するデータレジスタ
と、そのとき利用可能なデータに添えられたアドレスを
送るアドレスレジスタとを含む制御レジスタアレーを設
けたことである。
本発明の第４の特徴は、アドレスを自動的にインデクン
ンクするように構成されたアドレス計算ユニットを利用
していることである。
ンクするように構成されたアドレス計算ユニットを利用
していることである。
本発明の第５の特徴は、アドレスレンジの上限および下
限を格納し、メモリアレーの自動境界テストを可能にす
るレジスタの装備にある。
限を格納し、メモリアレーの自動境界テストを可能にす
るレジスタの装備にある。
本発明の第６の特徴は、ＲＡＭの外に構築されたＦＩＦ
Ｏメモリユニットのをなすメモリ制御シーケンスにある
。
Ｏメモリユニットのをなすメモリ制御シーケンスにある
。
本発明の第７の特徴は、プログラムによってＲＡＭをＬ
ＩＦＯ（スタック）に変更できることである。
ＩＦＯ（スタック）に変更できることである。
本発明の第８の特徴は、メモリアレー内で自動検索して
、連想記憶装置１・７をする手段にある。
、連想記憶装置１・７をする手段にある。
本発明の第９の特徴は、所定の規則に従ってメモリ内に
格納されたデータを自動的に変更するシーケンスを（Ｍ
ｉえていることである。
格納されたデータを自動的に変更するシーケンスを（Ｍ
ｉえていることである。
本発明の第１０の特徴は、間接アドレッシングを含むハ
ードウェア支援データ抽出によってシステムＣＰＵに利
用可能なアドレスよりも大きな付加的なアドレス空間を
具備することである。
ードウェア支援データ抽出によってシステムＣＰＵに利
用可能なアドレスよりも大きな付加的なアドレス空間を
具備することである。
問題点を解決するための手段
第１図を参照すると、本発明によるメモリシステム（以
下、プログラマブルアクセスメモリ即ちＲＡＭと称す）
の全体の構成が示されている。図示のＰＡＭは、スタテ
ィックセルあるいはダイナミックセルとこれに付属する
デコーダとを含むＲＡＭ２００ と、データおよびアド
レスを通すアクセスレジスタアレ−１００と、アドレス
計算ユニット３００、アドレスレンジユニット４００
とアドレス操作ユニット５００などの付属回路とアクセ
スレジスタアレー１００ とＲＡＭ２００との間のデー
タの転送を制御するデータパスコントローラ１５０とを
備えている。このシステムの数多くのオペレーティング
モードのほとんどにおいては、データおびアドレスは、
通常のＲＡＭのようにアドレスとデータはＲＡ Ｍ２Ｏ
０へまたはＲＡ Ｍ２Ｏ０から単純に転送されるのでは
なく、付加したユニットによってチエラグあるいは操作
される。
下、プログラマブルアクセスメモリ即ちＲＡＭと称す）
の全体の構成が示されている。図示のＰＡＭは、スタテ
ィックセルあるいはダイナミックセルとこれに付属する
デコーダとを含むＲＡＭ２００ と、データおよびアド
レスを通すアクセスレジスタアレ−１００と、アドレス
計算ユニット３００、アドレスレンジユニット４００
とアドレス操作ユニット５００などの付属回路とアクセ
スレジスタアレー１００ とＲＡＭ２００との間のデー
タの転送を制御するデータパスコントローラ１５０とを
備えている。このシステムの数多くのオペレーティング
モードのほとんどにおいては、データおびアドレスは、
通常のＲＡＭのようにアドレスとデータはＲＡ Ｍ２Ｏ
０へまたはＲＡ Ｍ２Ｏ０から単純に転送されるのでは
なく、付加したユニットによってチエラグあるいは操作
される。
まず、理解のために３組の人出力線を検討する。
１６ビツトのデータ／アドレスバス１０は、後述する１
組のアクセスレジスタ１００にアクセスする。４ビツト
のハス２０はユニット１００内に１組以上設けられてい
る１６個のアクセスレジスタを特定するために用いられ
る。そして、１組の外部制御線３０は、外部制御信号を
受けてそれに対して肯定応答するために用いられる。バ
ス２０はアクセスコントローラ１２０に入力され、アク
セスコントローラ１２０は単なる自己調時コントローラ
であり、外部コントロール信号に応じてレジスタ１００
および外部に対する読み／書き動作を制御する。エネイ
ブル、アクルジ、リード、ライトおよび他の一般的な機
能のための制御信号はバス３０に入力され、これによっ
てコントローラ１２０は入力されたデータをラッチし、
あるいは出力データを解放し、あるいは他のユニットへ
と制御信号を通過させる。
組のアクセスレジスタ１００にアクセスする。４ビツト
のハス２０はユニット１００内に１組以上設けられてい
る１６個のアクセスレジスタを特定するために用いられ
る。そして、１組の外部制御線３０は、外部制御信号を
受けてそれに対して肯定応答するために用いられる。バ
ス２０はアクセスコントローラ１２０に入力され、アク
セスコントローラ１２０は単なる自己調時コントローラ
であり、外部コントロール信号に応じてレジスタ１００
および外部に対する読み／書き動作を制御する。エネイ
ブル、アクルジ、リード、ライトおよび他の一般的な機
能のための制御信号はバス３０に入力され、これによっ
てコントローラ１２０は入力されたデータをラッチし、
あるいは出力データを解放し、あるいは他のユニットへ
と制御信号を通過させる。
このメモリシステム内のデータパスの制御は、後述する
ように、通常のＣＰＵよりも簡単な単純化された有限状
態装置であるデータパスコントローラ１５０によって行
われる。このシステムのオペレーティングモードは、ア
クセスレジスタユニット１００のモードレジスタの内容
のコントローラ１５０への転送によって時々刻々決定及
び変更される。
ように、通常のＣＰＵよりも簡単な単純化された有限状
態装置であるデータパスコントローラ１５０によって行
われる。このシステムのオペレーティングモードは、ア
クセスレジスタユニット１００のモードレジスタの内容
のコントローラ１５０への転送によって時々刻々決定及
び変更される。
このレジスタの内容は、コントローラユニットにおける
マイクロコードメモリ内のサブルーチンの開始点を特定
する。データパスの制御や、モードレジスタの内容及び
他の情報の数本のバスを介してのユニットへの転送及び
他のユニットからの転送は、制御線５０を介してデータ
パスコントローラ１５０により制御される。それら制御
線のいくつかは全ロジカルユニットに接続される。
マイクロコードメモリ内のサブルーチンの開始点を特定
する。データパスの制御や、モードレジスタの内容及び
他の情報の数本のバスを介してのユニットへの転送及び
他のユニットからの転送は、制御線５０を介してデータ
パスコントローラ１５０により制御される。それら制御
線のいくつかは全ロジカルユニットに接続される。
データ、アドレスおよび制御信号の一部はバス４０を介
してアドレス計算ユニット３００および他のユニットに
バスされる。データスループットを犠牲にすれば単一パ
スも使用できる。
してアドレス計算ユニット３００および他のユニットに
バスされる。データスループットを犠牲にすれば単一パ
スも使用できる。
アドレスデコーダを備え、通常のＲＡＭコントローラ２
２０（コントローラ２２０ は、フォスおよびバーラン
ドの゛１トランジスタ型セルのＭＯ３ＲＡ Ｍ ”に開
示されているような、当業者によく知られた通常のユニ
ットである）に制御さ゛れる通常のメモリセルアレイユ
ニット２００ は、基本的ナユニットであり、多くの専
用メモリユニットをシミュレートするように他のユニッ
トによって効果的に特殊化される。
２０（コントローラ２２０ は、フォスおよびバーラン
ドの゛１トランジスタ型セルのＭＯ３ＲＡ Ｍ ”に開
示されているような、当業者によく知られた通常のユニ
ットである）に制御さ゛れる通常のメモリセルアレイユ
ニット２００ は、基本的ナユニットであり、多くの専
用メモリユニットをシミュレートするように他のユニッ
トによって効果的に特殊化される。
本発明のメモリシステムの特殊な機能を果たすために、
３つの特殊なユニットが使用される。簡便なＡＬＵを含
むアドレス計算ユニット３００ は、加算、減算および
比較機能を有してアドレスを計算し、ＦＩＦＯモード、
ＬＩＦＯモードあるいは間接アドレッシングモードのよ
うな本発明のシステムにおけるいくつかのモードで使用
される。
３つの特殊なユニットが使用される。簡便なＡＬＵを含
むアドレス計算ユニット３００ は、加算、減算および
比較機能を有してアドレスを計算し、ＦＩＦＯモード、
ＬＩＦＯモードあるいは間接アドレッシングモードのよ
うな本発明のシステムにおけるいくつかのモードで使用
される。
アドレスレンジユニット１１００は、バス４２上のアド
レスが、ユニット３００によって計算されたかどうかに
関係なく、あるいはユニット１００に含まれるアドレス
レジスタから来たかどうかに関係なく、指定した範囲内
にあるかどうかをテストする。このユニットは、指定し
た範囲外にあるメモリアドレスでの読み書きを防止する
ために使用してもよい。ひとつの用途は、ＲＡ Ｍ２Ｏ
０のインストラクションからのデータを分離することで
あり、もしシステム全体に対して外部にあるＣＰＵが偶
発的にインストラクション格納セルに書き込もうとした
ときにエラー信号を生成することである。他の機能は、
アレーの境界をリアルタイムでテストすることである。
レスが、ユニット３００によって計算されたかどうかに
関係なく、あるいはユニット１００に含まれるアドレス
レジスタから来たかどうかに関係なく、指定した範囲内
にあるかどうかをテストする。このユニットは、指定し
た範囲外にあるメモリアドレスでの読み書きを防止する
ために使用してもよい。ひとつの用途は、ＲＡ Ｍ２Ｏ
０のインストラクションからのデータを分離することで
あり、もしシステム全体に対して外部にあるＣＰＵが偶
発的にインストラクション格納セルに書き込もうとした
ときにエラー信号を生成することである。他の機能は、
アレーの境界をリアルタイムでテストすることである。
最後のユニット、即ちデータ操作ユニット５００は、後
述するように、ＲＡ Ｍ２Ｏ０内のデータに対する所定
の選択的な動作を実行するために用いられる。ひとつの
例として、自動検索モートにおいて、ある特定なデータ
パターンを発見するまでＲＡＭ２００が検索動作をする
場合に用いられる。
述するように、ＲＡ Ｍ２Ｏ０内のデータに対する所定
の選択的な動作を実行するために用いられる。ひとつの
例として、自動検索モートにおいて、ある特定なデータ
パターンを発見するまでＲＡＭ２００が検索動作をする
場合に用いられる。
本発明は、メモリユニットに付属して知能を要求するあ
る特殊な機能を有することを意図しているが、説明を容
易にするために従来のメモリのリードサイクルから説明
を始める。この場合、ハス２０を介して４ビツトのアド
レスを転送することによって予めオペレーティングモー
ドが指示されている。こやに対応してユニット１００内
のモードμジスクはバス１０に接続される。次いで、１
６ビツトのデータアドレスがシステムＣＰ［Ｊにヨｉｌ
）バス１０に出力され、モードレジスフ１２０にロード
される。
る特殊な機能を有することを意図しているが、説明を容
易にするために従来のメモリのリードサイクルから説明
を始める。この場合、ハス２０を介して４ビツトのアド
レスを転送することによって予めオペレーティングモー
ドが指示されている。こやに対応してユニット１００内
のモードμジスクはバス１０に接続される。次いで、１
６ビツトのデータアドレスがシステムＣＰ［Ｊにヨｉｌ
）バス１０に出力され、モードレジスフ１２０にロード
される。
この操作はアクセスコントローラ１２０によって制御さ
れる。または、モードアドレスはユニット１００に格納
してもよい。かくして、コントロールネットワークに含
まれる制御線５０は、データパスコントローラ１５０に
モードレジスフの内容をアクセスするように励起する。
れる。または、モードアドレスはユニット１００に格納
してもよい。かくして、コントロールネットワークに含
まれる制御線５０は、データパスコントローラ１５０に
モードレジスフの内容をアクセスするように励起する。
その結果、ユニット１５０内のマイクロコードがザブル
ーチンに分岐して、後に続くシーケンスを起動する。
ーチンに分岐して、後に続くシーケンスを起動する。
通常の読み込み動作は、システムＣＰＵあるいは他のデ
バイスが、コントロー５１２０’４ユニット１００内の
メモリアドレスレジスタ（ＭＡＲ）の４ビツトアドレス
を送り、更に、読み込むべきデータの１６ビツトアドレ
スをバス１０上に出力することによって、起動される。
バイスが、コントロー５１２０’４ユニット１００内の
メモリアドレスレジスタ（ＭＡＲ）の４ビツトアドレス
を送り、更に、読み込むべきデータの１６ビツトアドレ
スをバス１０上に出力することによって、起動される。
ユニット１００はコントローラ１２０ の制御により、
バスｌＯとメモリアドレスレジスタとの間のバスを聞き
、アドレスをレジスタに書き込む。次いで、データパス
コントローラ１５０ は、アドレス計算ユニット３００
にそのアドレスを転送するが、この場合、アドレスが
許容範囲内にあるかどうかをテストするアドレスレンジ
ユニット４００は通過するのみである。こうしてユニッ
ト４００はアドレスをＲＡＭユニット２００に通過させ
、そのＲＡＭユニット２００は、特定のメモリセルアド
レスにアクセスする通常のデコーデインク動作を実行す
る。そのアドレスによって指示されたメモリセルの内容
は、バス４６上に出力され、データ操作ユニッ） ５０
０に転送され、更にユニット１００ 内のメモリデータ
レジスタ（ＭＤＲ）に書き込まれる。そのあと、アドレ
スコントローラ１２０はバス３０を介して制御信号をＣ
ＰＵに送り、アドレスレジスタ内のデータが使用可能で
あることを表示し、ＣＰＩＪからの読み出し信号に対応
してメモリデータレジスタの内容がバス１０上に出力す
る。
バスｌＯとメモリアドレスレジスタとの間のバスを聞き
、アドレスをレジスタに書き込む。次いで、データパス
コントローラ１５０ は、アドレス計算ユニット３００
にそのアドレスを転送するが、この場合、アドレスが
許容範囲内にあるかどうかをテストするアドレスレンジ
ユニット４００は通過するのみである。こうしてユニッ
ト４００はアドレスをＲＡＭユニット２００に通過させ
、そのＲＡＭユニット２００は、特定のメモリセルアド
レスにアクセスする通常のデコーデインク動作を実行す
る。そのアドレスによって指示されたメモリセルの内容
は、バス４６上に出力され、データ操作ユニッ） ５０
０に転送され、更にユニット１００ 内のメモリデータ
レジスタ（ＭＤＲ）に書き込まれる。そのあと、アドレ
スコントローラ１２０はバス３０を介して制御信号をＣ
ＰＵに送り、アドレスレジスタ内のデータが使用可能で
あることを表示し、ＣＰＩＪからの読み出し信号に対応
してメモリデータレジスタの内容がバス１０上に出力す
る。
このステップのシーケンスが非インテリジェントメモリ
の一般的な読み出しシーケンスよりもかなり長いことは
、当業者には明白である。殊に、ＭＡＲの４ビット−ア
ドレスをアクセスコントローラ１２０ に送り、更に、
１６ビツトメモリアトレスをバス１０上に送る付加的な
ステップがある。この点について説明すると、本発明に
よるメモリユニットは、通常の読み書きモードで使用さ
れることは少なく、システムをむしろ場合に応じて以下
のようにしてこのメモリを用いることが有利である。
の一般的な読み出しシーケンスよりもかなり長いことは
、当業者には明白である。殊に、ＭＡＲの４ビット−ア
ドレスをアクセスコントローラ１２０ に送り、更に、
１６ビツトメモリアトレスをバス１０上に送る付加的な
ステップがある。この点について説明すると、本発明に
よるメモリユニットは、通常の読み書きモードで使用さ
れることは少なく、システムをむしろ場合に応じて以下
のようにしてこのメモリを用いることが有利である。
実行すべき操作にかかる全時間が、システムバスを介し
てＣＰＵにアクセスすることなくメモリがある種のブッ
クキーピングを実行しまたメモリ自体内の制御を実行す
ることにより実質的に減少する。このような特殊なメモ
リ動作については以下に詳述する。
てＣＰＵにアクセスすることなくメモリがある種のブッ
クキーピングを実行しまたメモリ自体内の制御を実行す
ることにより実質的に減少する。このような特殊なメモ
リ動作については以下に詳述する。
オペレーティングモード
１、保護付きアクセスモード
アクセスレジスタユニット１００ に含まれるレジスタ
のうちの２つはパ開始″レジスタと゛停止′。
のうちの２つはパ開始″レジスタと゛停止′。
レジスタとを含み、ＲＡＭ１００のアドレス空間のレン
ジを規定している。この境界外にアドレスメモリアクセ
スは許可されない。この機能は、自動的なチェック操作
に用いられ、プログラマがメモリアレーの範囲外にある
データを読みあるいは書こうとしないようにする。
ジを規定している。この境界外にアドレスメモリアクセ
スは許可されない。この機能は、自動的なチェック操作
に用いられ、プログラマがメモリアレーの範囲外にある
データを読みあるいは書こうとしないようにする。
２、シーケンシャルアクセスモード
（サーキュラ−バッファ）
一対の゛開始″および゛終了パレジスタは、ザーキュラ
ーバッファとして機能するＦＩＦＯ（ファーストインフ
ァーストアウト）バッファとして用いられる。ＲＡ Ｍ
２Ｏ０のアドレス空間の範囲内の境界を規定する。他の
レジスタＩＮ ＰＴＲおよびＯＵＴ ＰＴＲは、次
に書きあるいは読むべきアドレスを各々指示する。さら
に他のレジスタＩＮ ＩＮＣＲおよびＯＵＴ ＩＮ
ＣＲは、書き込みあるいは読み込みのために自動的にイ
ンクリメントされる値を決定する。この最後の機能は、
記録が複数のワードから構成されたデータベースに有利
である。データはユニッ目００のデータレジスタに書き
込まれ、ＩＮ ＰＴＲＴＲレジスフ２：３ 示されろバッファ内の次に利用可能なレンジに転送され
る。
ーバッファとして機能するＦＩＦＯ（ファーストインフ
ァーストアウト）バッファとして用いられる。ＲＡ Ｍ
２Ｏ０のアドレス空間の範囲内の境界を規定する。他の
レジスタＩＮ ＰＴＲおよびＯＵＴ ＰＴＲは、次
に書きあるいは読むべきアドレスを各々指示する。さら
に他のレジスタＩＮ ＩＮＣＲおよびＯＵＴ ＩＮ
ＣＲは、書き込みあるいは読み込みのために自動的にイ
ンクリメントされる値を決定する。この最後の機能は、
記録が複数のワードから構成されたデータベースに有利
である。データはユニッ目００のデータレジスタに書き
込まれ、ＩＮ ＰＴＲＴＲレジスフ２：３ 示されろバッファ内の次に利用可能なレンジに転送され
る。
アドレス計算ユニット３００における単純な論理比較は
基本的なテスト機能を果たし、いっばいになったバッフ
ァにデータを書き込んだり空のブアッファからデータを
読め出すことを防止ずろ。ユニット１００内のステータ
スレジスタには適当なエラーフラクがセラ）・される。
基本的なテスト機能を果たし、いっばいになったバッフ
ァにデータを書き込んだり空のブアッファからデータを
読め出すことを防止ずろ。ユニット１００内のステータ
スレジスタには適当なエラーフラクがセラ）・される。
ＦＴＦ○モードは、ハードウェア支援データ抽出の一例
であり、ハードウェアがユーザに関知できない態様でデ
ータ処理を実行するハードウェア装置あるいはシステト
である。
であり、ハードウェアがユーザに関知できない態様でデ
ータ処理を実行するハードウェア装置あるいはシステト
である。
システム全体のハスにより、システムオペレーションに
おいて一般的な自動読み込み操作が行なわれろ場合、こ
の特徴により、システムＣＰＵを介することなく■１０
デバイスからＲＡＭへのダイレクトメモリアクセスのよ
うな、外部のシステムバスを共用する２つの装置の間の
通信が簡便かつ高速となる。
おいて一般的な自動読み込み操作が行なわれろ場合、こ
の特徴により、システムＣＰＵを介することなく■１０
デバイスからＲＡＭへのダイレクトメモリアクセスのよ
うな、外部のシステムバスを共用する２つの装置の間の
通信が簡便かつ高速となる。
３、ＬＩＦＯモード（スタック動作）
ユニット１００内のレジスタは、スタック即ち、スタッ
クポインタ、開始アドレスおよびオフセットレジスタと
して機能するようなレジスタとして使用される。スタッ
クは、通常のブツシュ゛’ＰＬＩＳ Ｈ”ふよびポツプ
゛’ＰＯＰ”動作を実行し、必要に応じてスタックポイ
ンタを自動的にインクリメントあるいはデクリメントす
るためにアドレス計算ユニット３００を用いることによ
り実現できる。
クポインタ、開始アドレスおよびオフセットレジスタと
して機能するようなレジスタとして使用される。スタッ
クは、通常のブツシュ゛’ＰＬＩＳ Ｈ”ふよびポツプ
゛’ＰＯＰ”動作を実行し、必要に応じてスタックポイ
ンタを自動的にインクリメントあるいはデクリメントす
るためにアドレス計算ユニット３００を用いることによ
り実現できる。
スタックオフセット操作は、基本レジスタにオフセット
レジスタを加えることにより表示されるＲＡＭアドレス
で、メモリデータレジスタにデータを格納するのに用い
られる。同様に、基本レジスタにオフセットレジスタを
加えた合計値に対応するＲＡＭアドレスのデータが読み
だされる。
レジスタを加えることにより表示されるＲＡＭアドレス
で、メモリデータレジスタにデータを格納するのに用い
られる。同様に、基本レジスタにオフセットレジスタを
加えた合計値に対応するＲＡＭアドレスのデータが読み
だされる。
４、機能的アクセス
いかなるメモリにおいても、読み出し操作の前後のいず
れにおいても、データの変更は所定の方法に従って実行
される。ひとつの例として、アクセスレジスタユニット
１００内のあるレジスタに、あるビットパターンを格納
する場合がある。ＲＡＭからのデータは、入力データあ
るいは格納パターンとのＮＡＮＤ動作、ＯＲ動作等によ
って論理処理することができる。同様に、データは、定
数、変数先行する値との加算ようなより複雑な操作にも
適用することができる。
れにおいても、データの変更は所定の方法に従って実行
される。ひとつの例として、アクセスレジスタユニット
１００内のあるレジスタに、あるビットパターンを格納
する場合がある。ＲＡＭからのデータは、入力データあ
るいは格納パターンとのＮＡＮＤ動作、ＯＲ動作等によ
って論理処理することができる。同様に、データは、定
数、変数先行する値との加算ようなより複雑な操作にも
適用することができる。
５、パターン充填
これは先行機能アクセスの特殊な場合である。
ＲＡＭ２００内のアドレスレンジをあるパターン及び指
定した機能で満たし、その後にアクセスコントローラ１
２０によって完了信号が転送される。
定した機能で満たし、その後にアクセスコントローラ１
２０によって完了信号が転送される。
このパターンは、定数でも、アドレスレンジ内で変化し
てもよい。
てもよい。
６、高速データ転送
ＲＡＭ２００内の１つのアドレスレンジの内容を、ＲＡ
Ｍ２００内の他のアドレスレンジに複写する。
Ｍ２００内の他のアドレスレンジに複写する。
レジスタはソース（複写元）の始まりと長さ、更に目的
地（複写先）の始まりを格納する。この操作は、゛ビッ
トブリット（ｂｉｔ ｂａｉｔ） ”あるいはブロック
転送と呼ばれろことがある。
地（複写先）の始まりを格納する。この操作は、゛ビッ
トブリット（ｂｉｔ ｂａｉｔ） ”あるいはブロック
転送と呼ばれろことがある。
７、パターン検索
あるメモリアドレスレンジに１６ビツトパターンの生成
を位置決めする。この機能では、第４モードの機能的ア
クセスの書き込み動作と同じレジスタおよび論理を用い
る。この操作モートは、データベース操作の際に有用で
ある。
を位置決めする。この機能では、第４モードの機能的ア
クセスの書き込み動作と同じレジスタおよび論理を用い
る。この操作モートは、データベース操作の際に有用で
ある。
８、パターンの検索および充填
このモードにおいては、所定のパターンが発見されるま
で所定の機能に従ってＲΔＭ２Ｏ０のレンジが変更され
る。
で所定の機能に従ってＲΔＭ２Ｏ０のレンジが変更され
る。
本発明に従うＲＡＭの構成における重要な特徴は゛デー
タパス゛にある。この語は、アドレス（すなわち本発明
の目的においては別の形のデータと見るとこができるの
でアドレスレンジと称する）のためのバスと、メモリア
レイに格納されているデータ（メモリデータ）のための
バスとを作り出すバスの組合せ４０．４２．４４及び４
０．４６並びにこれらバスの間に位置する論理ユニット
を指す。
タパス゛にある。この語は、アドレス（すなわち本発明
の目的においては別の形のデータと見るとこができるの
でアドレスレンジと称する）のためのバスと、メモリア
レイに格納されているデータ（メモリデータ）のための
バスとを作り出すバスの組合せ４０．４２．４４及び４
０．４６並びにこれらバスの間に位置する論理ユニット
を指す。
もしも」−述の機能をプログラムしたシングルチップコ
ンピュータによって実行したならば、アドレスは入力レ
ジスタからＣＰＵにバスし更にメモリに到り、各ユニッ
）３００．４００および５００の各々の機能は、少なく
とも１回のメレリからＣＰｔＪへの転送と返送とを必要
とする。ＰＡＭにおいては、アドレスおよびデータを操
作しないデータパスコントローラに゛知能″がある。総
ての比較、加算あるいは他の論理操作は、データパス上
にあるユニットとその外にあるデータパスコントローラ
によって行われる。
ンピュータによって実行したならば、アドレスは入力レ
ジスタからＣＰＵにバスし更にメモリに到り、各ユニッ
）３００．４００および５００の各々の機能は、少なく
とも１回のメレリからＣＰｔＪへの転送と返送とを必要
とする。ＰＡＭにおいては、アドレスおよびデータを操
作しないデータパスコントローラに゛知能″がある。総
ての比較、加算あるいは他の論理操作は、データパス上
にあるユニットとその外にあるデータパスコントローラ
によって行われる。
実施例
以下に示すシステムの構成およびその使用法は本発明の
選択的な実施のうぢのいくつかに過ぎない。
選択的な実施のうぢのいくつかに過ぎない。
■、付加的なアドレス空間
本発明の実施例は、主メモリに必要なレンジを収容する
アドレス空間がない場合に、拡張メモリとして使用する
ことができる。この場合、ＰΔＭモードは通常のアクセ
スモードに設定される。メモリアドレスレジスタは、Ｒ
ＡＭ２００内のアドレスである１６ビツトの値を受ける
。これは、ＰＡＭの観点からすれば通常の読み出し操作
であるが、ホストコンビ、−りにとっては、ＰＡＭによ
って取り」―げられるアドレスだけであり、それは４ビ
ツト幅のバス２０によって提示される１６０ケーシヨン
の位置となる。バス２０の４ビツトは、ユニット１００
内の１６個のアクセスレジスタに対応する。かくして、
１つ以上のＰＡＭがホストコンピュータに接続すること
ができ、各ＰΔＭは、ホストマシンの物理メモリには１
６ワードしか必要ない。６４にのメモリレンジを有する
が、これは、いわゆる゛仮想メモリパあるいは“°間接
メモリ°゛である。
アドレス空間がない場合に、拡張メモリとして使用する
ことができる。この場合、ＰΔＭモードは通常のアクセ
スモードに設定される。メモリアドレスレジスタは、Ｒ
ＡＭ２００内のアドレスである１６ビツトの値を受ける
。これは、ＰＡＭの観点からすれば通常の読み出し操作
であるが、ホストコンビ、−りにとっては、ＰＡＭによ
って取り」―げられるアドレスだけであり、それは４ビ
ツト幅のバス２０によって提示される１６０ケーシヨン
の位置となる。バス２０の４ビツトは、ユニット１００
内の１６個のアクセスレジスタに対応する。かくして、
１つ以上のＰＡＭがホストコンピュータに接続すること
ができ、各ＰΔＭは、ホストマシンの物理メモリには１
６ワードしか必要ない。６４にのメモリレンジを有する
が、これは、いわゆる゛仮想メモリパあるいは“°間接
メモリ°゛である。
拡張アドレスとしてのＰＡＭの使用は、ハードウェア支
援データ抽出に利用可能であり、専用バ−トウエアによ
り強化されたソフトウェアデータ構造［・例えられる。
援データ抽出に利用可能であり、専用バ−トウエアによ
り強化されたソフトウェアデータ構造［・例えられる。
このＰＡＭをＦＩＦＯとして使用するには、システムの
ユーザは、 １） モードレジスタにＩ’ Ｉ ト” Ｏのモード
ナンバーをロードする。
ユーザは、 １） モードレジスタにＩ’ Ｉ ト” Ｏのモード
ナンバーをロードする。
２） 使用するザーキ１．ラーハッファの境界を゛ＳＴ
八ＹへＴ ”およ ひ’ Ｓ ｉ” （１１１″ルジス
タに設定する。
八ＹへＴ ”およ ひ’ Ｓ ｉ” （１１１″ルジス
タに設定する。
３） ＪＮ ＰＴＲおよび（１１ノｉ’ Ｊ’Ｔ
Ｉマを同じ値（理想的にはＯ）に初期化する。この操作
によって初期的にバッファは空になる。
Ｉマを同じ値（理想的にはＯ）に初期化する。この操作
によって初期的にバッファは空になる。
４） データ転送を開始する。
ａ、 以下のように読み込みがなされる。
１、状態レジスタは、バッファが確実に空であることを
テストする。
テストする。
ｉｉ、ＭＤＲから読み取る。
ｈ、 以下のように書き込みがなされる。
１、状態レジスタは、バッファが確実に満たされている
ことをテストする。
ことをテストする。
ｉｉ、ＭＤＲに書き込む。
ＰＡＭは、正しいアドレスを自動的にデータを読み取り
あるいは書き込み、更に、ＭＤＲを整合する。
あるいは書き込み、更に、ＭＤＲを整合する。
３、検索のための内容にアドレスのあるメモリデータベ
ースはレコードのアレーとして格納している。ベースは
、レコードのエントリのひとつの所定のパターンを探す
ことによって検索することができろ。あるいは、レコー
ド内の少なくともひとつのエントリをテストする操作を
し、レコードあるいはそのテストを満足するレコードを
検索することによって検索することができる。
ースはレコードのアレーとして格納している。ベースは
、レコードのエントリのひとつの所定のパターンを探す
ことによって検索することができろ。あるいは、レコー
ド内の少なくともひとつのエントリをテストする操作を
し、レコードあるいはそのテストを満足するレコードを
検索することによって検索することができる。
第１の例として、データベースは人員名簿であり、タッ
グは雇用者番号とずろ。この場合、レジスタ群１００の
うちのひとつに格納されたＩＤ番号を利用して、モード
番号７のパターン検索操作が使用される。ＲＡＭユニッ
ト２００の内容は、所定のパターンが発見されるまで捜
査され、そのパターンが添えられたレコードはホストコ
ンピュータに出力される。このとき、以下のことに留意
すべきである。即ち、ＰＡＭ自体によって検索が完了す
るまでの間、マイクロプロセッサによってこれを実行す
る場合よりもその動作は２〜３倍の速さ実行される。何
故ならば、レコードの決定される長さとレコード内での
タッグの位置との取り扱いが設定されると、ホストマイ
クロプロセソザのなすべき唯一の操作は、検索すべきＩ
ＤナンバーをＰＡＭに伝達することであるからである。
グは雇用者番号とずろ。この場合、レジスタ群１００の
うちのひとつに格納されたＩＤ番号を利用して、モード
番号７のパターン検索操作が使用される。ＲＡＭユニッ
ト２００の内容は、所定のパターンが発見されるまで捜
査され、そのパターンが添えられたレコードはホストコ
ンピュータに出力される。このとき、以下のことに留意
すべきである。即ち、ＰＡＭ自体によって検索が完了す
るまでの間、マイクロプロセッサによってこれを実行す
る場合よりもその動作は２〜３倍の速さ実行される。何
故ならば、レコードの決定される長さとレコード内での
タッグの位置との取り扱いが設定されると、ホストマイ
クロプロセソザのなすべき唯一の操作は、検索すべきＩ
ＤナンバーをＰＡＭに伝達することであるからである。
ホストマイクロプロセッザが各レコード毎にバスをアク
セスし、比較ずろ必要はなく、その結果バスアクセスタ
イムの節約によって画期的な高速動作が可能になる。
セスし、比較ずろ必要はなく、その結果バスアクセスタ
イムの節約によって画期的な高速動作が可能になる。
当業者は、この発明を他の多くの異なるシステムとして
容易に適用することができるであろう。
容易に適用することができるであろう。
この発明の特に有利な特徴は、外部バスを占有すること
なくＰＡＭ内で簡便な検索およびテストを行うことによ
り、総動作時間を減少ずろことである。
なくＰＡＭ内で簡便な検索およびテストを行うことによ
り、総動作時間を減少ずろことである。
より大きなデータベースに本発明を適用すれば、複数の
ＰＡＭに同様な動作をさせて同じテストによって大型デ
ータベースを検索することができる効果が更に得られる
。このテストを満たずレコードは、通常の割り込み手続
きによってホス）ＣＰＵに送られる。
ＰＡＭに同様な動作をさせて同じテストによって大型デ
ータベースを検索することができる効果が更に得られる
。このテストを満たずレコードは、通常の割り込み手続
きによってホス）ＣＰＵに送られる。
比較的小さなデータベースあるいは小容量のメモリにつ
いての本発明の別の利点は、同じＲＡＭユニット２００
を、複数のモードに順次使用することができることであ
る。即ち、このＲＡＭはＦＩＦＯとしてもスタックとし
ても用いることができ、要求されるように動作モードを
変更するには、単に特別用途モートレジスタに正しい制
御コードを書き込むだけでよい。
いての本発明の別の利点は、同じＲＡＭユニット２００
を、複数のモードに順次使用することができることであ
る。即ち、このＲＡＭはＦＩＦＯとしてもスタックとし
ても用いることができ、要求されるように動作モードを
変更するには、単に特別用途モートレジスタに正しい制
御コードを書き込むだけでよい。
」二記した操作を実施にするユニッ目００の１組のレジ
スタは第１表に示される。
スタは第１表に示される。
第１表
レジスタ 嘩舞
ＭＯＤＥ 操作モードを制御ずろ
５ＴＡＴＩＪＳ エラー信号ビットおよび実行中
の操作状態を格納する ５ＴＡＲＴ 現在の動作範囲の下限５ＴＯＰ
現在の動作範囲の上限 ＣＵＲカレントアドレス（同様に０ＦＦＳＥＴ ）ＳＰ
スタックポインタ（ＯＵＴ ＰＴＲ）ＰＡＴ
ＴＥＲＮ 変更パターン ＩＮ ＩＮ［：Ｒ入力インクリメント （１１１Ｔ ＩＮＣＲ出力インクリメント当業者であれ
ば、他の特殊機能に用いる付加的なレジスタを付は加え
ることができる。第１表の１２のレジスタに、４つのレ
ジスタの追加をしても４ビツトバス２０によって番地付
けすることができる。
の操作状態を格納する ５ＴＡＲＴ 現在の動作範囲の下限５ＴＯＰ
現在の動作範囲の上限 ＣＵＲカレントアドレス（同様に０ＦＦＳＥＴ ）ＳＰ
スタックポインタ（ＯＵＴ ＰＴＲ）ＰＡＴ
ＴＥＲＮ 変更パターン ＩＮ ＩＮ［：Ｒ入力インクリメント （１１１Ｔ ＩＮＣＲ出力インクリメント当業者であれ
ば、他の特殊機能に用いる付加的なレジスタを付は加え
ることができる。第１表の１２のレジスタに、４つのレ
ジスタの追加をしても４ビツトバス２０によって番地付
けすることができる。
当業者ならば、付加特殊機能のために操作モードとレジ
スタ構成を容易に実現することができる。
スタ構成を容易に実現することができる。
第２図は、アドレス計算ユニット３００の簡略な実施例
を示すものである。このユニットの心臓部はΔＬｔＪ３
１０であり、単純なＡＬＬＩは加算、減算および一致の
機能を有している。当業者であれば、これらの機能を実
行できる様々なＡＬＵを作ることができるであろう。Ａ
ＬＵの設計については、ワード（Ｗａｒｄ）等のパ計算
構成（Ｃｏｍｐｕｔａｔｉｏｎ ５ｔｒｕｃｔｕｒｅ）
”１９８４に述べられている。２つの入力とマルチプレ
クサ３１２および３１４ とがユニット１００ 内のレ
ジスタの内容をΔＬＩＪ３１０ に送る。テンポラリレ
ジスタ３１５は、複雑なアドレス計算に用いることがで
きる。上述のようなアドレス計算ユニットの機能は、ポ
インタや他の間接アドレッシング機能を用いる操作モー
ドにおいてカレントアドレスを演算するのに用いられる
。テンポラリレジスタ３２０はΔＬ［Ｊ３１０の出力を
ラッチし、レジスタ３２０の内容ハアドレスレンジユニ
ット４００にバス４２を介シて送られるかあるいはゲー
ト３２４を介してアクセスレジスタ１００ に送られる
。アクセスレジスタ１００の各種のレジスタは、アドレ
ス計算の結果に従って更新される。各ハスは、１つのレ
ジスタまたはユニットを別のモジスタまたはユニットを
直接接続する専用ハスでもよい。マルチプレクサ３１４
への行数入力は一定であり、自動的なリフレッシュが必
要な毎に行カウントレジスク３１６をインクリメントす
るのに用いられる。もしＲΔＭ２Ｏ０がスタティック型
であれば、リフレッシュは必要ない。
を示すものである。このユニットの心臓部はΔＬｔＪ３
１０であり、単純なＡＬＬＩは加算、減算および一致の
機能を有している。当業者であれば、これらの機能を実
行できる様々なＡＬＵを作ることができるであろう。Ａ
ＬＵの設計については、ワード（Ｗａｒｄ）等のパ計算
構成（Ｃｏｍｐｕｔａｔｉｏｎ ５ｔｒｕｃｔｕｒｅ）
”１９８４に述べられている。２つの入力とマルチプレ
クサ３１２および３１４ とがユニット１００ 内のレ
ジスタの内容をΔＬＩＪ３１０ に送る。テンポラリレ
ジスタ３１５は、複雑なアドレス計算に用いることがで
きる。上述のようなアドレス計算ユニットの機能は、ポ
インタや他の間接アドレッシング機能を用いる操作モー
ドにおいてカレントアドレスを演算するのに用いられる
。テンポラリレジスタ３２０はΔＬ［Ｊ３１０の出力を
ラッチし、レジスタ３２０の内容ハアドレスレンジユニ
ット４００にバス４２を介シて送られるかあるいはゲー
ト３２４を介してアクセスレジスタ１００ に送られる
。アクセスレジスタ１００の各種のレジスタは、アドレ
ス計算の結果に従って更新される。各ハスは、１つのレ
ジスタまたはユニットを別のモジスタまたはユニットを
直接接続する専用ハスでもよい。マルチプレクサ３１４
への行数入力は一定であり、自動的なリフレッシュが必
要な毎に行カウントレジスク３１６をインクリメントす
るのに用いられる。もしＲΔＭ２Ｏ０がスタティック型
であれば、リフレッシュは必要ない。
この構成は、八１７Ｕのオーバフローあるいはアンダー
フローあるいは（’ｌ’ｊ＋殊な場合に行数のオーバフ
ローあるいはアンダーフローをテストする。これはＲＡ
Ｍアドレスを変更する必要がある、あるいは不当である
場合を意味する。出力信号は、制御線５０の一部をなず
線５１および５２を介してコントローラ１５０ に送ら
れる。
フローあるいは（’ｌ’ｊ＋殊な場合に行数のオーバフ
ローあるいはアンダーフローをテストする。これはＲＡ
Ｍアドレスを変更する必要がある、あるいは不当である
場合を意味する。出力信号は、制御線５０の一部をなず
線５１および５２を介してコントローラ１５０ に送ら
れる。
次に第３図は、アドレスレンジユニット４００を示す。
論理機能はアドレス信号に対して作用する。
そのアドレス信号は、バス４（１８上のユニット１００
内のメモリアドレスレジスタからのものでもバス４０６
上のアドレス計算ユニット３００の出力からのものでも
よい。これらアドレスのひとつは、マルチプレクサ４１
０を介して、３基の異なる１６ビツトのバイナリ比較器
４２０．４３０あるいは４４０に入力される。線４２４
および４３４上のオーバフローあるいはアンダーフロー
信号は、カレントアドレスと線４２２上の゛開始″アド
レスまたは線４３２上の゛終了（オフセッＩ−Ｍ’アド
レスとを比較することによって得られる。第３の比較は
、ＦＩＦＯバッファのためにエンプティ／フル（空／満
）を表示する。これは、カレントアドレスと、マルチプ
レクサ４５０によって比較のために選択されたＩＮＰＴ
ＲあるいはＯＵＴ ＰＴＲのいずれかとを比較するこ
とによって生成される。第３のマルチプレクサ４６０は
、（ＭＡＲからの）線４０６上か（アドレス計算ユニッ
ト３００からの）線４（１８上かのいずれかのアドレス
を取り出しＲＡ Ｍ２Ｏ０に出力する。データパスコン
トローラ１５０によってゲート制御される分離したマル
チプレクサを備えることの要点は、システム設計者の選
択によってポスト−インクリメント／デクリメントある
いはプリーインクリメント／デクリメントを実行するこ
とができるからである。
内のメモリアドレスレジスタからのものでもバス４０６
上のアドレス計算ユニット３００の出力からのものでも
よい。これらアドレスのひとつは、マルチプレクサ４１
０を介して、３基の異なる１６ビツトのバイナリ比較器
４２０．４３０あるいは４４０に入力される。線４２４
および４３４上のオーバフローあるいはアンダーフロー
信号は、カレントアドレスと線４２２上の゛開始″アド
レスまたは線４３２上の゛終了（オフセッＩ−Ｍ’アド
レスとを比較することによって得られる。第３の比較は
、ＦＩＦＯバッファのためにエンプティ／フル（空／満
）を表示する。これは、カレントアドレスと、マルチプ
レクサ４５０によって比較のために選択されたＩＮＰＴ
ＲあるいはＯＵＴ ＰＴＲのいずれかとを比較するこ
とによって生成される。第３のマルチプレクサ４６０は
、（ＭＡＲからの）線４０６上か（アドレス計算ユニッ
ト３００からの）線４（１８上かのいずれかのアドレス
を取り出しＲＡ Ｍ２Ｏ０に出力する。データパスコン
トローラ１５０によってゲート制御される分離したマル
チプレクサを備えることの要点は、システム設計者の選
択によってポスト−インクリメント／デクリメントある
いはプリーインクリメント／デクリメントを実行するこ
とができるからである。
第４図は、データ操作ユニット５００の実施例を示して
おり、第２図の内容と概観が似ている。総ての範囲の論
理機能を有し、また、加算と減算とを含む算術演算機能
を有するより複雑なΔＬＵ５１０は、ＲＡ Ｍ２Ｏ０か
らハス４６を介してデータを受け、また同様にマルチプ
レクサ５１２を介してアクセスレジスタユニット１００
からメモリデークレジスクまたはパターンレジスタの内
容のいずれかを受ける。ユニット１００ の機能レジス
タからの入力ライン５０６は、ＡＬ ＬＪ内のどのマイ
クロコートサブルーチンが比較あるいは演算の何れを実
行ずろのに使用されるかを特定する。テンポラリレジス
タ５２０は、演算結果を格納し、バス４６を介してＲＡ
Ｍ２００に、あるいはゲート５２４を介してハス４０に
結果を返す。
おり、第２図の内容と概観が似ている。総ての範囲の論
理機能を有し、また、加算と減算とを含む算術演算機能
を有するより複雑なΔＬＵ５１０は、ＲＡ Ｍ２Ｏ０か
らハス４６を介してデータを受け、また同様にマルチプ
レクサ５１２を介してアクセスレジスタユニット１００
からメモリデークレジスクまたはパターンレジスタの内
容のいずれかを受ける。ユニット１００ の機能レジス
タからの入力ライン５０６は、ＡＬ ＬＪ内のどのマイ
クロコートサブルーチンが比較あるいは演算の何れを実
行ずろのに使用されるかを特定する。テンポラリレジス
タ５２０は、演算結果を格納し、バス４６を介してＲＡ
Ｍ２００に、あるいはゲート５２４を介してハス４０に
結果を返す。
第５図はデータパスコントローラ１５０の概略的なダイ
アグラムを示す。制御線５０からの制御入力はＯＲ回路
５０２に入力され更にマルチプレクサ５４０に送られる
。マルチプレクサ５０２は、ホストマシンからの入力て
ＰΔＭコントｒ−】−ラを同期させる同期回路５３０を
介してモード信号ら受ける。にれは、ＲＡＭがホストマ
シンとクロック同期しない限り必要である。モードバリ
ューの機能は、実行されている特定のザブルーチンのた
めのマイクロＲＡＭの開始位置を指定する。マイクロイ
ンストラクションレジスタ５２０ は、ワードおよびハ
ルステッド著パ計算構造”１９８３に述べられたＭＩＴ
の開示した’ ６（１３２マシン″の如き当業者に周知
の普通のユニットである。その他に、ディジクルエキ、
プメント社のＬＳＩ−１１を例示することができる。
アグラムを示す。制御線５０からの制御入力はＯＲ回路
５０２に入力され更にマルチプレクサ５４０に送られる
。マルチプレクサ５０２は、ホストマシンからの入力て
ＰΔＭコントｒ−】−ラを同期させる同期回路５３０を
介してモード信号ら受ける。にれは、ＲＡＭがホストマ
シンとクロック同期しない限り必要である。モードバリ
ューの機能は、実行されている特定のザブルーチンのた
めのマイクロＲＡＭの開始位置を指定する。マイクロイ
ンストラクションレジスタ５２０ は、ワードおよびハ
ルステッド著パ計算構造”１９８３に述べられたＭＩＴ
の開示した’ ６（１３２マシン″の如き当業者に周知
の普通のユニットである。その他に、ディジクルエキ、
プメント社のＬＳＩ−１１を例示することができる。
当業者ならば、第５図の有限状態装置内の異なるマイク
ロコードにより汎用ＲＡＭを修正していくつかの特定の
機能を実行できる本発明の変更実施例を容易に構成する
ことができるであろう。
ロコードにより汎用ＲＡＭを修正していくつかの特定の
機能を実行できる本発明の変更実施例を容易に構成する
ことができるであろう。
添付の図面は、明快さと簡潔さを意図して描いである。
例えば、これに限定されるわけではないが、操作を制御
するマイクロコードを除いて複数のコントローラは物理
的に同じでもよい。同様に、実際のユニット間のパスの
配線は、一般的なハスでも直接接続による配線でも構わ
ない。ＲＡ Ｍ２Ｏ０：３９ はスタティック型でもダイナミック型でも、また、バイ
ポーラ型でもＭ ＯＳ 型でも構わない。
するマイクロコードを除いて複数のコントローラは物理
的に同じでもよい。同様に、実際のユニット間のパスの
配線は、一般的なハスでも直接接続による配線でも構わ
ない。ＲＡ Ｍ２Ｏ０：３９ はスタティック型でもダイナミック型でも、また、バイ
ポーラ型でもＭ ＯＳ 型でも構わない。
アクセスレジスタ１００ は、実際には一般的なもので
あると理解してよい。ワイヤード回路の電圧レベルを含
むデータを保持できるどのような形式の回路でもＥＰＲ
ＯＭ回路あるいは外部の回路によって維持されるピンで
もよい。
あると理解してよい。ワイヤード回路の電圧レベルを含
むデータを保持できるどのような形式の回路でもＥＰＲ
ＯＭ回路あるいは外部の回路によって維持されるピンで
もよい。
第１図は、本発明に従って構成されたメモリ全体のブロ
ックダイアグラムであり、 第２図は、第１図のアドレス計算ユニットを示すブロッ
クダイアクラムであり、 第３図は、第１図のアドレスレンジユニットのブロック
ダイアグラムてあり、 第４図は、第１図のデータ操作ユニットのブロックダイ
アグラムであり、 第５図は、第１図のデータパスコントローラのブロック
ダイアグラムである。 〔主な参照番号〕 ２０．３０．４０．４２．４４．４６．４０６．３（１
８・・・ハス、５０・・・・制御 １００ ・・φアクセスレジスタ、 １２０ ・・・アクセスコントローラ、１５０ ・
・・データパスコントローラ、２００ ・・・ＲＡＭ
。 ２２０ ・・・ＲＡＭコントローラ、３００ ・・
・アドレス計算ユニット、３１０ ・・・ＡｊＵ。 ３１２．３１４．４５０．４６０．５１２・・・マルチ
プレクサ、 ３１５．５２０ ・・・テンポラリレジスタ、３２４
・ ・ ・ゲート、 ４００ ・・・アドレスレンジユニット、５００
・・・アドレス操作ユニット、５０６ ・・・入力ラ
イン、 特許出願人 トムソン コンポーネント−モスチック
コーポレーション
ックダイアグラムであり、 第２図は、第１図のアドレス計算ユニットを示すブロッ
クダイアクラムであり、 第３図は、第１図のアドレスレンジユニットのブロック
ダイアグラムてあり、 第４図は、第１図のデータ操作ユニットのブロックダイ
アグラムであり、 第５図は、第１図のデータパスコントローラのブロック
ダイアグラムである。 〔主な参照番号〕 ２０．３０．４０．４２．４４．４６．４０６．３（１
８・・・ハス、５０・・・・制御 １００ ・・φアクセスレジスタ、 １２０ ・・・アクセスコントローラ、１５０ ・
・・データパスコントローラ、２００ ・・・ＲＡＭ
。 ２２０ ・・・ＲＡＭコントローラ、３００ ・・
・アドレス計算ユニット、３１０ ・・・ＡｊＵ。 ３１２．３１４．４５０．４６０．５１２・・・マルチ
プレクサ、 ３１５．５２０ ・・・テンポラリレジスタ、３２４
・ ・ ・ゲート、 ４００ ・・・アドレスレンジユニット、５００
・・・アドレス操作ユニット、５０６ ・・・入力ラ
イン、 特許出願人 トムソン コンポーネント−モスチック
コーポレーション
Claims (25)
- （１）メモリセルアレーと、 メモリアドレスに応答して前記アレー内の少なくともひ
とつの選択されたセルにアクセスするデコーダ手段と、 メモリアドレスデータとメモリデータとを格納する少な
くとも１組のアクセスレジスタと、外部の制御信号に応
答して前記１組のアクセスレジスタを制御するアクセス
制御手段と、 前記メモリセルアレーと前記１組のアクセスレジスタと
を接続する切換可能な導体回路とを備える、少なくとも
１基の制御ユニットを有する単一チップ上のＩＣメモリ
システムであって、 少なくとも１つのモードパラメータと制御パラメータと
を格納する少なくとも１つのアクセスレジスタと、 入力参照信号からカレントメモリアドレスを生成し、前
記１組のアクセスレジスタと前記メモリセルアレーとの
間のアドレスデータパスに接続されたアドレス生成手段
と、 前記１組のアクセスレジスタに格納された少なくとも１
つのモードパラメータによって指定される少なくとも２
つの異なるメモリ操作モードにおいて、内蔵プログラム
のもとに前記アドレス生成手段と前記導体回路とを制御
し、これによって少なくとも２つの異なる型のメモリに
前記メモリセルアレーを論理的に構築し得る制御手段と を備えることを特徴とするＩＣメモリシステム。 - （２）前記アドレス生成手段が、“開始”アドレスで動
作しデータを格納するためにカレントアドレスを生成し
、該カレントアドレスを書き込みボインタレジスタ内に
格納することを特徴とする特許請求の範囲第１項に記載
のメモリシステム。 - （３）前記アドレス生成手段が、前記メモリシステム内
にＦＩＦＯメモリ論理構造を実現するためのカレントア
ドレス生成手段を含むことを特徴とする特許請求の範囲
第２項に記載のメモリシステム。 - （４）前記アドレス生成手段が、前記メモリシステム内
にＬＩＦＯメモリ論理構造を実現するためのカレントア
ドレス生成手段を含むことを特徴とする特許請求の範囲
第２項に記載のメモリシステム。 - （５）アドレス生成手段が、連続的にデータが格納され
るときに所定のアドレスレンジ内でカレントアドレスを
自動的にインクリメントする手段を含み、それによって
前記所定のアドレスレンジのブロックデータをアドレス
を再入力することなく格納すること特徴とする特許請求
の範囲第１項に記載のメモリシステム。 - （６）前記アドレス生成手段は、前記制御手段によって
格納されたプログラムで制御される所定のデータ転送シ
ーケンスの過程において、第１のアドレスレンジにある
一連の読み出しアドレスと第２のアドレスレンジにある
関連した一連の書き込みアドレスとを生成する手段を含
むことを特徴とする特許請求の範囲第１項に記載のメモ
リシステム。 - （７）少なくとも１基の制御ユニットを有する単一チッ
プ上のＩＣメモリシステムであって、 メモリセルアレーと、 メモリアドレスに対応して前記アレー内の少なくともひ
とつの選択されたセルにアクセスするデコーダ手段と、 メモリアドレス、メモリデータ、モード並びに制御パラ
メータを格納するために少なくとも１組の入出力端子に
接続された少なくともひとつのアクセスレジスタと、 前記メモリセルアレーと前記１組のアクセスレジスタと
を接続する導体回路と 前記１組のアクセスレジスタと前記メモリセルアレーと
の間に接続され、入力信号に応答してカレントメモリア
ドレスに対する論理上の操作を実行するアドレス論理操
作手段と、 前記１組のアクセスレジスタに格納された少なくとも１
つのモードパラメータによって指定される、少なくとも
２つの異なるメモリ操作モードにおいて、前記アドレス
論理操作手段と前記導体回路とを制御する制御手段と を備えることを特徴とするメモリシステム。 - （８）前記少なくとも２つのメモリモードには、前記１
組のアクセスレジスタ内にスタックポインタと“開始”
アドレス並びにデータレジスタとを有するＬＩＦＯスタ
ックとして前記メモリシステムが機能するスタックモー
ドが含まれ、 前記制御手段の制御のもとに前記アドレス論理操作手段
内のアドレス計算手段によって、スタックポインタのカ
レント値が計算されることを特徴とする特許請求の範囲
第７項に記載のメモリシステム。 - （９）前記プログラムされたレジスタコントローラは、
モード制御信号の所定のパターンに応答して、前記制御
手段に格納されたプログラムを選択して、前記メモリア
ドレスレジスタのカレント値を計算する所定のモードに
おいて前記アドレス生成手段を操作し、 前記プログラムされたアクセスレジスタコントローラは
、外部制御信号に応答して、前記制御手段に格納された
前記プログラムのインストラクションの選択されたシー
ケンスを開始することを特徴とする特許請求の範囲第７
項に記載のメモリシステム。 - （１０）前記アドレス論理操作手段は、カレントアドレ
スが許されたレンジ内にあるかどうかを判断するために
、少なくともひとつの参照アドレスとカレントアドレス
とを比較することを特徴とする特許請求の範囲第７項に
記載のメモリシステム。 - （１１）前記アドレス論理操作手段は、カレントアドレ
スが許されたレンジ内にあるかどうか判断するために上
限アドレス並びに下限アドレスとカレントアドレスとを
比較することを特徴とする特許請求の範囲第７項に記載
のメモリシステム。 - （１２）前記アドレス論理操作手段は、少なくともひと
つの参照アドレスとカレントアドレスを比較してカレン
トアドレスが許されたレンジ内にあるかどうかを判断し
、カレントアドレスが前記アドレスレンジの上限よりも
大きい場合、該アドレス論理操作手段は、前記カレント
アドレスを所定の下限アドレスと入れ換え、前記メモリ
システムがサーキュラーバッファとして機能することを
特徴とする特許請求の範囲第７項に記載のメモリシステ
ム。 - （１３）前記アドレス論理操作手段は、少なくともひと
つの参照アドレスとカレントアドレスを比較してカレン
トアドレスが許されたレンジ内にあるかどうかを判断し
、もしもカレントアドレスが前記アドレスレンジの下限
よりも小さいと、該アドレス論理操作手段が前記カレン
トアドレスを前記上限アドレスと入れ換え、前記メモリ
システムがサーキュラーバッファとして機能することを
特徴とする特許請求の範囲第７項に記載のメモリシステ
ム。 - （１４）メモリアドレス、メモリデータおよび制御パラ
メータを格納した１組のアクセスレジスタと、メモリセ
ルのアレーと、それに付属するデコーダ手段と、メモリ
ユニット制御用ＲＡＭコントローラを備えたメモリユニ
ットと、 モード制御パラメータを含む一組のパラメータに応じて
前記１組のアクセスレジスタから前記メモリユニットの
前記デコード手段へメモリアドレスを転送する第１のデ
ータパスと、前記１組のアクセスレジスタと前記メモリ
ユニットとの間でメモリデータを転送する第２のデータ
パスとの動作を制御し、格納プログラム制御手段と前記
第１および第２のパスを制御する手段とを有するデータ
パスコントローラ手段と、 前記１組のアクセスレジスタと前記メモリユニットとの
間に接続されて前記第２データパス上に設けられ、格納
プログラムの制御下に、前記１組のアクセスレジスタと
前記メモリユニットとの間を通過するデータの操作、変
更あるいは識別を選択的に行うデータ操作手段と を備えることを特徴とするメモリシステム。 - （１５）前記データ操作手段が、前記第２データパス上
のデータと所定の参照データパターンとの比較を実行す
ることを特徴とする特許請求の範囲第１４項に記載のメ
モリシステム。 - （１６）前記データ操作手段が、前記第２データパス上
の前記メモリアレーの出力データと、所定の参照データ
とを比較する操作を実行し、前記参照データパターンと
の一致が検出されると表示信号を生成することを特徴と
する特許請求の範囲第１５項に記載のメモリシステム。 - （１７）前記メモリシステムがアドレス生成手段を更に
備え、該アドレス生成手段は、所定のアドレスレンジ内
でカレントメモリアドレスを段階的に変化させ、前記デ
ータパスコントローラ手段は、一致が検出されるまで前
記カレントメモリアドレスの内容を前記データ操作手段
へ読み込み、前記メモリシステムが連想メモリとして動
作することを特徴とする特許請求の範囲第１６項に記載
のメモリシステム。 - （１８）前記カレントアドレスに関連したメモリアドレ
スの所定のレンジの内容が前記一致信号に対応し読みだ
され、これによって所定量のブロックデータを１つの要
素上での検索によって探索することができることを特徴
とする特許請求の範囲第１７項に記載のメモリシステム
。 - （１９）格納されたデータが、前記一致信号に対応して
前記カレントアドレスと関係する所定のレンジ内のメモ
リアドレス内に書き込まれ、これによって所定量のブロ
ックデータを１つの要素上で検索によって探索し変更す
ることができることを特徴とする特許請求の範囲第１７
項に記載のメモリシステム。 - （２０）前記データ操作手段が、前記１組のアクセスレ
ジスタと前記メモリユニットとの間の前記第２データパ
スを操作することを特徴とする特許請求の範囲第１４項
に記載のメモリシステム。 - （２１）前記データ操作手段が、前記１組のアクセスレ
ジスタと前記メモリユニットとの間の前記第２データパ
ス上を伝送されるデータに対して論理的な操作を実行す
ることによって、該伝送データを変更することを特徴と
する特許請求の範囲第２０項に記載のメモリシステム。 - （２２）前記データ操作手段が、前記１組のアクセスレ
ジスタと前記メモリユニットとの間の前記第２データパ
ス上を伝送されるデータと所定の組み合わせの変更デー
タとを用いる論理的な操作を実行することによって、前
記伝送データを変更することを特徴とする特許請求の範
囲第２０項に記載のメモリシステム。 - （２３）前記メモリシステムが所定のアドレスレンジ内
を段階的に変更するアドレス生成手段を更に備え、前記
データパスコントローラ手段は、前記アドレスレンジ内
の選択されたアドレスにおいて前記データパス上で動作
し、これによって前記データパスを通過するデータが前
記データ操作手段によって処理されることを特徴とする
特許請求の範囲第１４項に記載のメモリシステム。 - （２４）前記データ操作手段が、読み込み動作時、前記
第２のデータパス上に格納データを出力し、前記所定の
メモリアドレスレンジを前記格納データで満たすことを
特徴とする特許請求の範囲第２３項に記載のメモリシス
テム。 - （２５）前記格納データが固定されていることを特徴と
する特許請求の範囲第２４項に記載のメモリシステム。
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