JPS58208999A - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JPS58208999A JPS58208999A JP57090627A JP9062782A JPS58208999A JP S58208999 A JPS58208999 A JP S58208999A JP 57090627 A JP57090627 A JP 57090627A JP 9062782 A JP9062782 A JP 9062782A JP S58208999 A JPS58208999 A JP S58208999A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- access
- data
- address
- readout
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Storage Device Security (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はメモリ装置に関し、特に大容量ＭＯ８（金属酸
化膜半導体）メモリチップに関するものである。
化膜半導体）メモリチップに関するものである。
最近の集積回路技術の進歩に伴い、メモリチップに於て
大容量の製品が実用化されるに至っている。このような
メモリチップではその大容量化によりＣＰＵ（中央処理
装置）の必要とするメモリ全てを１チツプでまかなえる
ようにもなシシステムの小型化、低コスト化に貢献する
が、反面、システム全体のソフトウェアが１チツプ内に
入ってしまうためプログラム暴走時にシステムの重要な
データが容易に破壊される恐れが生じメモリチップ内で
メモリ保護、すなわち （１）書き込んではいけない領域への書き込み要求があ
った時に書き込まない。
大容量の製品が実用化されるに至っている。このような
メモリチップではその大容量化によりＣＰＵ（中央処理
装置）の必要とするメモリ全てを１チツプでまかなえる
ようにもなシシステムの小型化、低コスト化に貢献する
が、反面、システム全体のソフトウェアが１チツプ内に
入ってしまうためプログラム暴走時にシステムの重要な
データが容易に破壊される恐れが生じメモリチップ内で
メモリ保護、すなわち （１）書き込んではいけない領域への書き込み要求があ
った時に書き込まない。
（２）読み出してはいけない領域への読み出し要求があ
ったときに読み出さない。
ったときに読み出さない。
及び付加的機能として
（３）存在しないと規定したアドレスへの読み出し／書
き込み要求に対しメモリが存在しなかったかのようにふ
るまう。
き込み要求に対しメモリが存在しなかったかのようにふ
るまう。
の機能が必要になると考えられる。上記（１）は特にＲ
ＡＭ（ランダム・アクセス・メモリ）に対しての要求で
あるが、（３）はＲＯＭ（読み出し専用メモリ）の大容
量のものに対して必要とされることである。すなわちＲ
ＯＭのうち、有効なデータの入っている領域へのアクセ
スはデータを返し、有効でないデータの入っている領域
（余シの部分）へのアクセスに対してはメモリが割り付
けられていないようにふるまい、（たと、えば）他のＲ
ＡＭチップへのアクセスに転換する外付は回路を付加す
ることを可能にすることによ、りＣＰＵから見た時のア
ドレス空間の無駄使いを防ぐことである。
ＡＭ（ランダム・アクセス・メモリ）に対しての要求で
あるが、（３）はＲＯＭ（読み出し専用メモリ）の大容
量のものに対して必要とされることである。すなわちＲ
ＯＭのうち、有効なデータの入っている領域へのアクセ
スはデータを返し、有効でないデータの入っている領域
（余シの部分）へのアクセスに対してはメモリが割り付
けられていないようにふるまい、（たと、えば）他のＲ
ＡＭチップへのアクセスに転換する外付は回路を付加す
ることを可能にすることによ、りＣＰＵから見た時のア
ドレス空間の無駄使いを防ぐことである。
本発明の目的は上記の（１）〜（３）を満たすメモリ装
置を提供することにある。
置を提供することにある。
従来はこの種のメモリ装置を実現するための制御回路は
（メモリ・チップの）外付は回路として実現が試みられ
ているが固定的配線によシメモリアドレスが規定される
ため、プログラム実行時に上記（１）（２）を動的に設
定することが不可能であったため柔軟な対処が実現でき
なかった。また上記（１）（２）の制御回路をＣＰＵ内
に持つシステムも考案されているが、ＣＭＯ８（相補性
ＭＯ８）の特徴である低電力消費を生かした電源断の時
の電池バックアップシステムを考えた場合、メモリ保護
情報が電源断の時にも保存されるようにすること、及び
不用意なＣＰＵリセットによるメモリ保護情報を破壊か
ら防ぐために、上記の制御回路及び保護情報をメモリチ
ップ側にもつ事が不可欠である。
（メモリ・チップの）外付は回路として実現が試みられ
ているが固定的配線によシメモリアドレスが規定される
ため、プログラム実行時に上記（１）（２）を動的に設
定することが不可能であったため柔軟な対処が実現でき
なかった。また上記（１）（２）の制御回路をＣＰＵ内
に持つシステムも考案されているが、ＣＭＯ８（相補性
ＭＯ８）の特徴である低電力消費を生かした電源断の時
の電池バックアップシステムを考えた場合、メモリ保護
情報が電源断の時にも保存されるようにすること、及び
不用意なＣＰＵリセットによるメモリ保護情報を破壊か
ら防ぐために、上記の制御回路及び保護情報をメモリチ
ップ側にもつ事が不可欠である。
以上を鑑み、本発明のメモリ装置はデータを貯えるメモ
リと前記のメモリに対するデータアクセスのアドレス範
囲を示す複数のレジスタと、前記アドレス範囲に対する
データアクセスの許可種類を示す複数の７ラグと、前記
レジスタ及びフラグの持つ情報に従い前記のメモリへの
アクセスとアクセス制御とアクセス違反の検出を行う制
御回路と前記制御回路により検出されたアクセス違反を
示す信号線とを持つことを特徴とする。
リと前記のメモリに対するデータアクセスのアドレス範
囲を示す複数のレジスタと、前記アドレス範囲に対する
データアクセスの許可種類を示す複数の７ラグと、前記
レジスタ及びフラグの持つ情報に従い前記のメモリへの
アクセスとアクセス制御とアクセス違反の検出を行う制
御回路と前記制御回路により検出されたアクセス違反を
示す信号線とを持つことを特徴とする。
以下図面を用い、本発明の詳細な説明する。
第１図はメモリ装置のブロック図である。メモリ装置は
アドレスを撰択するアドレス線１００とそのアドレスへ
の読み出し／書き込みのデータが流れるデータ線１０１
そしてそこへのデータの書き込みを許す制御線１０が接
続されているメモリセル・アレイ３８とメモリアクセス
制御回路３９から成る。メモリアクセス制御回路３９は
このメモリチップへのチップセレクト信号１．リード信
号２゜ライト信号３．コントロール信号４の外部からの
制御信号と上限レジスタ３１．下限レジスタ３２゜フラ
グ３３で示される保護情報、及びデータの通過を制御す
るゲート３７，３４，３５．３６とそれの制御線１１．
１２そして全体の制御を行う制御部３０から成る。メモ
リセル・アレイがＲＡＭになっている場合の読み出し／
書き込み動作を順に説明を行う。読み出しの場合、すな
わちチップセレクト信号１及びリード信号２がこのチッ
プを活性化したとき、アドレス線１００のアドレスがメ
モリセル・プレイに入力され、そのアドレスのデータが
データ線１０１に接続された箇所に出力されるが、その
データの読み出しが許されているかどうかを制御部３０
が上限レジスタ３１と下限レジスタ３２と７２グ３３に
よって判断し許されている場合はゲート３７が開きデー
タ線１０１に出力される。書き込みの場合、すなわちチ
ップセレクト信号１とライト信号３によってチップが活
性化された場合も同様にしてチェックが行われ、書き込
み許可のときはゲート１１が開き制御線１０によりデー
タが書き込まれるが、不許可の時はゲート１１が開かず
データはメモリセル・アレイに行かない。以上の制御部
の動作はアドレス入力からデータ入出力までの時間差内
に可能な程しか制御部の論理回路は複雑でないため通常
のメモリ・チップに比しメモリアクセス制御のためのオ
ーバヘッドはかからないと考えられる。メモリアクセス
制御は、下限レジスタ３１．上限レジスタ３２゜フラグ
３３により行なわれる。すなわち、アドレスｍ１００
に示されるアドレスのうち、下限レジスタ３１の示す
アドレスから上限レジスタ３２の示すアドレスまでの範
囲にあシかつフラグ３３の持つ、読み出し可、書き込み
可のフラグが示す条件に合致するアクセスであった場合
にのみアクセスが正当とみなされる。第２図ａにその様
子を示すが、矩形２００はチップのアドレス空間を示し
、斜線で示されるアドレス空間２０１がフラグ３３の表
わすメモリアクセス制御の対象になるアドレスである。
アドレスを撰択するアドレス線１００とそのアドレスへ
の読み出し／書き込みのデータが流れるデータ線１０１
そしてそこへのデータの書き込みを許す制御線１０が接
続されているメモリセル・アレイ３８とメモリアクセス
制御回路３９から成る。メモリアクセス制御回路３９は
このメモリチップへのチップセレクト信号１．リード信
号２゜ライト信号３．コントロール信号４の外部からの
制御信号と上限レジスタ３１．下限レジスタ３２゜フラ
グ３３で示される保護情報、及びデータの通過を制御す
るゲート３７，３４，３５．３６とそれの制御線１１．
１２そして全体の制御を行う制御部３０から成る。メモ
リセル・アレイがＲＡＭになっている場合の読み出し／
書き込み動作を順に説明を行う。読み出しの場合、すな
わちチップセレクト信号１及びリード信号２がこのチッ
プを活性化したとき、アドレス線１００のアドレスがメ
モリセル・プレイに入力され、そのアドレスのデータが
データ線１０１に接続された箇所に出力されるが、その
データの読み出しが許されているかどうかを制御部３０
が上限レジスタ３１と下限レジスタ３２と７２グ３３に
よって判断し許されている場合はゲート３７が開きデー
タ線１０１に出力される。書き込みの場合、すなわちチ
ップセレクト信号１とライト信号３によってチップが活
性化された場合も同様にしてチェックが行われ、書き込
み許可のときはゲート１１が開き制御線１０によりデー
タが書き込まれるが、不許可の時はゲート１１が開かず
データはメモリセル・アレイに行かない。以上の制御部
の動作はアドレス入力からデータ入出力までの時間差内
に可能な程しか制御部の論理回路は複雑でないため通常
のメモリ・チップに比しメモリアクセス制御のためのオ
ーバヘッドはかからないと考えられる。メモリアクセス
制御は、下限レジスタ３１．上限レジスタ３２゜フラグ
３３により行なわれる。すなわち、アドレスｍ１００
に示されるアドレスのうち、下限レジスタ３１の示す
アドレスから上限レジスタ３２の示すアドレスまでの範
囲にあシかつフラグ３３の持つ、読み出し可、書き込み
可のフラグが示す条件に合致するアクセスであった場合
にのみアクセスが正当とみなされる。第２図ａにその様
子を示すが、矩形２００はチップのアドレス空間を示し
、斜線で示されるアドレス空間２０１がフラグ３３の表
わすメモリアクセス制御の対象になるアドレスである。
斜線の引かれていないチップのメモリ部分は通常のメモ
リと同様に動く。信号線５はアクセスが不法の際に信号
をチップ外に示す線であり、たとえばＣＰＵへの割り込
み信号として使えるようにする。上限レジスタ３１．下
限レジスタ３２゜フラグ３３に対する読み出し／設定は
コントロール信号４を使うことＫよ如メモリセル・アレ
イへのアクセスと同様ＣＰＵから読み出し／設定が行え
る。そのとき信号線１２によりゲート３４．ゲート３５
、ゲート３６が作動してこの目的を果す。
リと同様に動く。信号線５はアクセスが不法の際に信号
をチップ外に示す線であり、たとえばＣＰＵへの割り込
み信号として使えるようにする。上限レジスタ３１．下
限レジスタ３２゜フラグ３３に対する読み出し／設定は
コントロール信号４を使うことＫよ如メモリセル・アレ
イへのアクセスと同様ＣＰＵから読み出し／設定が行え
る。そのとき信号線１２によりゲート３４．ゲート３５
、ゲート３６が作動してこの目的を果す。
メモリセル・プレイがＲＯＭの場合、読み出し許可フラ
グと上限／下限レジスタを、有効でないデータの格βｔ
（されているアドレスを指し示すように設定しておくこ
とでデータがデータ線１０１に出力されないように出来
るため、他のメモリチップがそのアドレスを代替しデー
タの入出力を行えるように外部回路を設定することが可
能になっている。
グと上限／下限レジスタを、有効でないデータの格βｔ
（されているアドレスを指し示すように設定しておくこ
とでデータがデータ線１０１に出力されないように出来
るため、他のメモリチップがそのアドレスを代替しデー
タの入出力を行えるように外部回路を設定することが可
能になっている。
本メモリ装置をＣＭＤ８技術で実現する際は上記のメモ
リアクセス制御の情報も電源断の際、メモリセル・アレ
イの内容と共にバックアップされるため再電源人のとき
にもひきつづき同じ保護が実現できる。
リアクセス制御の情報も電源断の際、メモリセル・アレ
イの内容と共にバックアップされるため再電源人のとき
にもひきつづき同じ保護が実現できる。
以上の説明から明らかなように、本発明によればメモリ
アクセスの制御を基本としたデータ保護を外部回路によ
らず、またプログラム実行時に動的に設定することがで
きる。更に上限レジスタ、下限レジスタ、フラグを何紙
も持つようにすることにより、よりきめの細かい保護の
実現が可能なメモリ装置に拡張することも容易である。
アクセスの制御を基本としたデータ保護を外部回路によ
らず、またプログラム実行時に動的に設定することがで
きる。更に上限レジスタ、下限レジスタ、フラグを何紙
も持つようにすることにより、よりきめの細かい保護の
実現が可能なメモリ装置に拡張することも容易である。
第１図はメモリ装置のブロック図である。第２図はその
メモリチップ内におけるアドレスの見合を示す。図にお
いて １・・・・・・チップセレクト信号、２・・・・・・リ
ード信号、３・・・・・・ライト信号、４・・・・・・
コントロール信号％ ５・・・・・・不許可を示す信号
、１ｏ・・印・メモリセル・アレイに対する書込信号、
１１・・・・・・データ線に対するゲート３７の制御信
号、１２・・用保護情報に対するゲー）３４．３５．３
６に対する信号、３゜・・・・・・制御部、３１・・・
・・・上限レジスタ、３２・・・・・・下限レジスタ、
３３・・・・・・フラグ、３８・・印・メモリセル・ア
レイ、３９・・・・・・メモリアクセス制御回路、１０
０・・・・・・アドレス線、１ｏ１・・団・データ線、
２００・・・・・・チップのメモリアドレス空間、２ｏ
１・・・・・・保護されたメモリアドレス空間。 第１図 第２図
メモリチップ内におけるアドレスの見合を示す。図にお
いて １・・・・・・チップセレクト信号、２・・・・・・リ
ード信号、３・・・・・・ライト信号、４・・・・・・
コントロール信号％ ５・・・・・・不許可を示す信号
、１ｏ・・印・メモリセル・アレイに対する書込信号、
１１・・・・・・データ線に対するゲート３７の制御信
号、１２・・用保護情報に対するゲー）３４．３５．３
６に対する信号、３゜・・・・・・制御部、３１・・・
・・・上限レジスタ、３２・・・・・・下限レジスタ、
３３・・・・・・フラグ、３８・・印・メモリセル・ア
レイ、３９・・・・・・メモリアクセス制御回路、１０
０・・・・・・アドレス線、１ｏ１・・団・データ線、
２００・・・・・・チップのメモリアドレス空間、２ｏ
１・・・・・・保護されたメモリアドレス空間。 第１図 第２図
Claims (1)
- データを貯えることのできるメモリと、前記のメモリに
対するデータアクセスのアドレス範囲を示す複数のレジ
スタと、前記アドレス範囲に対すルテータアクセスの許
可種類を示す複数のフラグと、前記レジスタ及びフラグ
の示す情報に従って前記メモリへのアクセスとアクセス
制御とアクセス違反の検出を行う制御回路と、前記制御
回路によシ検出されたアクセス違反を示すための信号線
を持つことを特徴とするメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57090627A JPS58208999A (ja) | 1982-05-28 | 1982-05-28 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57090627A JPS58208999A (ja) | 1982-05-28 | 1982-05-28 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58208999A true JPS58208999A (ja) | 1983-12-05 |
Family
ID=14003713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57090627A Pending JPS58208999A (ja) | 1982-05-28 | 1982-05-28 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58208999A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6278643A (ja) * | 1985-10-02 | 1987-04-10 | Hitachi Ltd | 半導体集積回路 |
| JPS6298440A (ja) * | 1985-09-30 | 1987-05-07 | エスジーエス―トムソン マイクロエレクトロニクス インク． | プログラマブルアクセスメモリ |
| JP2006508576A (ja) * | 2002-11-27 | 2006-03-09 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | チップが集積されている保護手段 |
-
1982
- 1982-05-28 JP JP57090627A patent/JPS58208999A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6298440A (ja) * | 1985-09-30 | 1987-05-07 | エスジーエス―トムソン マイクロエレクトロニクス インク． | プログラマブルアクセスメモリ |
| JPS6278643A (ja) * | 1985-10-02 | 1987-04-10 | Hitachi Ltd | 半導体集積回路 |
| JP2006508576A (ja) * | 2002-11-27 | 2006-03-09 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | チップが集積されている保護手段 |
| JP4686193B2 (ja) * | 2002-11-27 | 2011-05-18 | エヌエックスピー ビー ヴィ | チップが集積されている保護手段 |
| US8266444B2 (en) | 2002-11-27 | 2012-09-11 | Entropic Communications, Inc. | Chip integrated protection means |
| US8738930B2 (en) | 2002-11-27 | 2014-05-27 | Entropic Communications, Inc. | Chip integrated protection means |
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