JPH0786872B2 - メモリ拡張用端子を具備したｉｃカード用シングルチップコンピュータ - Google Patents
メモリ拡張用端子を具備したｉｃカード用シングルチップコンピュータInfo
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- JPH0786872B2 JPH0786872B2 JP62024870A JP2487087A JPH0786872B2 JP H0786872 B2 JPH0786872 B2 JP H0786872B2 JP 62024870 A JP62024870 A JP 62024870A JP 2487087 A JP2487087 A JP 2487087A JP H0786872 B2 JPH0786872 B2 JP H0786872B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7839—Architectures of general purpose stored program computers comprising a single central processing unit with memory
- G06F15/7842—Architectures of general purpose stored program computers comprising a single central processing unit with memory on one IC chip (single chip microcontrollers)
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- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、メモリ拡張用端子を具備したICカード用シン
グルチップコンピュータに関する。
グルチップコンピュータに関する。
［従来技術］ 第６図は、ICカードに使用されていた従来のシングルチ
ップコンピュータの概略的構成図である。
ップコンピュータの概略的構成図である。
同図に示すように、シングルチップ内にはCPU1、RAM2、
CPUコントロール用マスクROM3およびデータ記録用PROM4
が設けられ、各メモリはコントロールバスCB、データバ
スDBおよびアドレスバスABを介してCPU1によって制御さ
れる。また、CPU1には、カード表面に設けられたCLK、R
ST、SIO等の端子群を通して外部からクロック信号、リ
セット信号が入力し、あるいはデータの入出力を行う。
CPUコントロール用マスクROM3およびデータ記録用PROM4
が設けられ、各メモリはコントロールバスCB、データバ
スDBおよびアドレスバスABを介してCPU1によって制御さ
れる。また、CPU1には、カード表面に設けられたCLK、R
ST、SIO等の端子群を通して外部からクロック信号、リ
セット信号が入力し、あるいはデータの入出力を行う。
［発明が解決しようとする問題点］ しかしながら、上記従来のシングルチップコンピュータ
では、メモリ領域の拡張性がないために、大容量化がで
きず、機能面でも制限されるという問題点を有してい
た。
では、メモリ領域の拡張性がないために、大容量化がで
きず、機能面でも制限されるという問題点を有してい
た。
また、拡張メモリを接続するためにバスに外付け端子を
形成すると、外部からのデータ読み取りに対して無防備
になるという問題点を有していた。
形成すると、外部からのデータ読み取りに対して無防備
になるという問題点を有していた。
本発明は、上記従来の問題点を解決しようとするもので
あり、その目的はメモリの拡張性を有し、しかも高いセ
キュリティ性を保持するメモリ拡張用端子を具備したIC
チップ用シングルチップコンピュータを提供することに
ある。
あり、その目的はメモリの拡張性を有し、しかも高いセ
キュリティ性を保持するメモリ拡張用端子を具備したIC
チップ用シングルチップコンピュータを提供することに
ある。
［問題点を解決するための手段］ 本発明の目的は、少なくともCPU、メモリ拡張用端子、
前記CPUの制御により前記メモリ拡張用端子を通しての
外部とのデータの入出力を許可するのか、あるいは禁止
するのかを指示する信号を格納するためのデータ記録用
PROM、該データ記録用PROMに格納された信号に基づいて
前記メモリ拡張用端子を通してのデータの入出力を制御
するためのゲート手段を具備したICカード用シングルチ
ップコンピュータであって、前記データ記録用PROMにデ
ータの出力を禁止する禁止信号が格納されている場合
は、前記ゲート手段をデータの出力を禁止する状態と
し、前記データ記録用PROMにデータの入出力を許可する
許可信号が格納されている場合は、前記ゲート手段を前
記CPUから出力されるデータの入出力制御信号に従う状
態とすることにより、前記メモリ拡張用端子を介して接
続された拡張メモリとのデータの入出力を制御するよう
にしたことを特徴とするメモリ拡張用端子を具備したIC
カード用シングルチップコンピュータによって達成され
る。
前記CPUの制御により前記メモリ拡張用端子を通しての
外部とのデータの入出力を許可するのか、あるいは禁止
するのかを指示する信号を格納するためのデータ記録用
PROM、該データ記録用PROMに格納された信号に基づいて
前記メモリ拡張用端子を通してのデータの入出力を制御
するためのゲート手段を具備したICカード用シングルチ
ップコンピュータであって、前記データ記録用PROMにデ
ータの出力を禁止する禁止信号が格納されている場合
は、前記ゲート手段をデータの出力を禁止する状態と
し、前記データ記録用PROMにデータの入出力を許可する
許可信号が格納されている場合は、前記ゲート手段を前
記CPUから出力されるデータの入出力制御信号に従う状
態とすることにより、前記メモリ拡張用端子を介して接
続された拡張メモリとのデータの入出力を制御するよう
にしたことを特徴とするメモリ拡張用端子を具備したIC
カード用シングルチップコンピュータによって達成され
る。
［作用］ 上記ゲート手段を設けることによって、メモリ拡張性お
よびセキュリティ性を共に確保することができる。たと
えば、メモリ拡張端子に外部メモリを接続しない場合に
は、ゲート手段をOFF状態にしておくことで、内部デー
タを読み取りを禁止でき、高いセキュリティ性を維持す
ることができる。
よびセキュリティ性を共に確保することができる。たと
えば、メモリ拡張端子に外部メモリを接続しない場合に
は、ゲート手段をOFF状態にしておくことで、内部デー
タを読み取りを禁止でき、高いセキュリティ性を維持す
ることができる。
［実施例］ 以下、本発明の実施例を図面を参照しながら詳細に説明
する。
する。
第１図は、本発明によるメモリ拡張用端子を具備したIC
カード用シングルチップコンピュータの第１実施例の概
略的構成図である。
カード用シングルチップコンピュータの第１実施例の概
略的構成図である。
同図において、ORゲート５には、コントロールバスCBか
らのR/W信号およびPROM6からの信号が入力する。このR/
W信号は、読出しの場合に“1"、書込みの場合に“0"と
なる。
らのR/W信号およびPROM6からの信号が入力する。このR/
W信号は、読出しの場合に“1"、書込みの場合に“0"と
なる。
PROM6は、格納内容“1"又は“0"をORゲート５へ出力す
る。ここでは、“1"を禁止信号、“0"を許可信号とす
る。PROMとしては、UVPROM、EEPROM等を使用すればよ
い。
る。ここでは、“1"を禁止信号、“0"を許可信号とす
る。PROMとしては、UVPROM、EEPROM等を使用すればよ
い。
また、PROM6の格納内容はバッファ９を介してデータバ
スDBから入力する。バッファ９の制御端子にはCPU1から
制御信号Ｆが入力し、ON/OFF制御が行われる。バッファ
９がOFF状態であれば、PROM6の内容は維持され、バッフ
ァ９がON状態であれば、内容はその時データバスDBにあ
るデータによって書き換えられる。
スDBから入力する。バッファ９の制御端子にはCPU1から
制御信号Ｆが入力し、ON/OFF制御が行われる。バッファ
９がOFF状態であれば、PROM6の内容は維持され、バッフ
ァ９がON状態であれば、内容はその時データバスDBにあ
るデータによって書き換えられる。
ORゲート５の出力はバッファ７の制御端子に入力する。
ここでは、ORゲート５からの出力が“1"のとき、バッフ
ァ７の出力はハイ・インピーダンス状態となり、“0"の
ときは、データバスの信号がそのまま端子Ｄに現われ
る。
ここでは、ORゲート５からの出力が“1"のとき、バッフ
ァ７の出力はハイ・インピーダンス状態となり、“0"の
ときは、データバスの信号がそのまま端子Ｄに現われ
る。
バッファ７には、逆方向のバッファ８が並列接続され、
その制御端子にはコントロールバスからのR/W信号が入
力する。
その制御端子にはコントロールバスからのR/W信号が入
力する。
また、コントロールバスCBはバッファ10を介して端子Ｃ
に、アドレスバスABはバッファ11を介して端子Ａに各々
接続されている。バッファ10および11は、外部からの入
力信号を制限するために設けられている。
に、アドレスバスABはバッファ11を介して端子Ａに各々
接続されている。バッファ10および11は、外部からの入
力信号を制限するために設けられている。
このような構成において、データの授受を行う端子Ｄ、
コントロールバスCBに接続された端子Ｃおよびアドレス
バスABに接続された端子Ａを介して拡張メモリを接続す
ることができる。
コントロールバスCBに接続された端子Ｃおよびアドレス
バスABに接続された端子Ａを介して拡張メモリを接続す
ることができる。
次に、本実施例の動作を説明する。
まず、CPU1によって、データバスDBにデータ“1"が出力
されると共に信号Ｆによってバッファ９をON状態とし、
制限用PROM6に禁止信号“1"を格納した場合を説明す
る。
されると共に信号Ｆによってバッファ９をON状態とし、
制限用PROM6に禁止信号“1"を格納した場合を説明す
る。
これによってORゲート５の出力はコントロールバスCBの
R/W信号に関係なく、常に“1"となる。したがって、バ
ッファ７はハイ・インピーダンスのOFF状態となり、デ
ータバスDBのデータは端子Ｄに現われない。すなわち、
端子Ｄを通してのデータ読出しが禁止される。
R/W信号に関係なく、常に“1"となる。したがって、バ
ッファ７はハイ・インピーダンスのOFF状態となり、デ
ータバスDBのデータは端子Ｄに現われない。すなわち、
端子Ｄを通してのデータ読出しが禁止される。
一方、バッファ８はR/W信号に従っている。すなわち、R
/W信号が“1"であるときは、バッファ８はON状態にあ
り、端子Ｄを通して入力するデータをデータバスDBに導
入する。したがって、端子Ａから拡張メモリのアドレス
を指定することで、拡張メモリのデータをチップ内に読
み込むことができる。
/W信号が“1"であるときは、バッファ８はON状態にあ
り、端子Ｄを通して入力するデータをデータバスDBに導
入する。したがって、端子Ａから拡張メモリのアドレス
を指定することで、拡張メモリのデータをチップ内に読
み込むことができる。
R/W信号が“0"であるときは、バッファ８はOFF状態であ
るから、チップと外部（ここでは拡張メモリ）とはデー
タの授受に関しては遮断された状態となる。
るから、チップと外部（ここでは拡張メモリ）とはデー
タの授受に関しては遮断された状態となる。
次に、CPU1によってPROM6に許可信号“0"が格納された
とする。
とする。
これによってORゲート５の出力は、コントロールバスCB
のR/W信号と同一になる。
のR/W信号と同一になる。
R/W信号が“1"のとき、バッファ７はOFF、バッファ８は
ONとなり、拡張メモリのデータが読み込まれる。
ONとなり、拡張メモリのデータが読み込まれる。
R/W信号が“0"のとき、バッファ７はON、バッファ８はO
FFとなり、PROM4に格納されているデータがバッファ７
および端子Ｄを通して外部へ出力される。R/W信号が
“0"であるから拡張メモリは書き込み可能状態である。
したがって、CPU1のアドレス指定に従って、上記データ
が拡張メモリに書き込まれる。
FFとなり、PROM4に格納されているデータがバッファ７
および端子Ｄを通して外部へ出力される。R/W信号が
“0"であるから拡張メモリは書き込み可能状態である。
したがって、CPU1のアドレス指定に従って、上記データ
が拡張メモリに書き込まれる。
このようにPROM6の格納内容によって内部データの読み
出しが禁止又は許可される。これによって、拡張メモリ
を接続して制御することが可能となり、大容量化を達成
できる。さらに、拡張メモリを接続しない場合であって
も、読み出しを禁止すれば、端子Ｄを通しての内部デー
タの読出しは禁止されるために、高いセキュリティ性を
達成できる。
出しが禁止又は許可される。これによって、拡張メモリ
を接続して制御することが可能となり、大容量化を達成
できる。さらに、拡張メモリを接続しない場合であって
も、読み出しを禁止すれば、端子Ｄを通しての内部デー
タの読出しは禁止されるために、高いセキュリティ性を
達成できる。
第２図は、本発明の第２実施例の概略的構成図である。
本実施例では、４ビットのデータバスDBを有するICカー
ドの場合を示している。基本的構成は第１実施例と同様
である。すなわち、データバスDBの各データをバッファ
９を介して各々PROM6に格納し、格納された信号“1"又
は“0"によって、禁止状態又は許可状態が決定される。
ORゲート５およびバッファ７および８の動作も第１実施
例と同一である。
ドの場合を示している。基本的構成は第１実施例と同様
である。すなわち、データバスDBの各データをバッファ
９を介して各々PROM6に格納し、格納された信号“1"又
は“0"によって、禁止状態又は許可状態が決定される。
ORゲート５およびバッファ７および８の動作も第１実施
例と同一である。
また、各バッファ９の制御端子にはCPU1からの信号Ｆが
入力する。信号Ｆが“1"のときは、バッファ９はOFFで
あり、PROM6の内容は維持される。信号Ｆが“0"になる
と、バッファ９はONとなり、その時のデータバスDBの各
データを“1"又は“0"にしておけば、そのデータがPROM
6に格納される。
入力する。信号Ｆが“1"のときは、バッファ９はOFFで
あり、PROM6の内容は維持される。信号Ｆが“0"になる
と、バッファ９はONとなり、その時のデータバスDBの各
データを“1"又は“0"にしておけば、そのデータがPROM
6に格納される。
第３図は、本発明の第３実施例の概略的構成図である。
本実施例では、信号Ｆをアドレス一致回路12によって発
生させている。すなわち、アドレスバスABのアドレス信
号が設定された値と一致した時のみ、信号Ｆがバッファ
９に出力され、その時のデータバスDBにあるデータをPR
OM6に各々格納する。その他の構成は第２実施例と同様
である。
生させている。すなわち、アドレスバスABのアドレス信
号が設定された値と一致した時のみ、信号Ｆがバッファ
９に出力され、その時のデータバスDBにあるデータをPR
OM6に各々格納する。その他の構成は第２実施例と同様
である。
第４図は、各実施例に拡張メモリを接続した場合の構成
図である。
図である。
拡張メモリ13は、本発明によるシングルチップコンピュ
ータによって制御され、データの読み出し又は書き込み
を行うことができる。
ータによって制御され、データの読み出し又は書き込み
を行うことができる。
また、ICカード使用時のみ許可状態となるようにしてお
けば、カードを開封されて端子Ｄから不正にアクセスし
ても、内部のPROM4に格納された重要データが読み出さ
れることはなく、セキュリティの向上に有効となる。
けば、カードを開封されて端子Ｄから不正にアクセスし
ても、内部のPROM4に格納された重要データが読み出さ
れることはなく、セキュリティの向上に有効となる。
拡張メモリ13を接続しない場合は、上述したように、PR
OM6に禁止信号を格納しておけば、コンピュータ内部の
データを端子Ｄから読み取ることはできない。
OM6に禁止信号を格納しておけば、コンピュータ内部の
データを端子Ｄから読み取ることはできない。
たとえば、小容量のICカードでは、拡張メモリ13を接続
せず、シングルチップのみを内蔵したカードを製造し、
また、大容量のICカードでは上記拡張メモリ13を接続し
て製造すればよい。
せず、シングルチップのみを内蔵したカードを製造し、
また、大容量のICカードでは上記拡張メモリ13を接続し
て製造すればよい。
第５図は、上記各実施例における供給電源系を示す概略
的構成図である。
的構成図である。
同図に示すように、内部のメモリ２、３および４又は外
部の拡張メモリ13への電源は、CPU1内部の静電気対策保
護回路14を通して供給される。これによって、各メモリ
を過電圧等から保護することができる。
部の拡張メモリ13への電源は、CPU1内部の静電気対策保
護回路14を通して供給される。これによって、各メモリ
を過電圧等から保護することができる。
［発明の効果］ 以上詳細に説明したように、本発明によるシングルチッ
プコンピュータは、ゲート手段を内蔵することによっ
て、セキュリティ性を損なうことなく、メモリを拡張す
ることが可能となる。
プコンピュータは、ゲート手段を内蔵することによっ
て、セキュリティ性を損なうことなく、メモリを拡張す
ることが可能となる。
たとえば、メモリ拡張端子に外部メモリを接続しない場
合には、ゲート手段をOFF状態にしておくことで、内部
データの読み取りを禁止でき、高いセキュリティ性を維
持することができる。
合には、ゲート手段をOFF状態にしておくことで、内部
データの読み取りを禁止でき、高いセキュリティ性を維
持することができる。
また、拡張メモリを接続することで容易に大容量化を達
成できるために、一種類のシングルチップで、低コスト
のシングルチップICカードと大容量化したマルチチップ
ICカードの双方が製造可能となる。
成できるために、一種類のシングルチップで、低コスト
のシングルチップICカードと大容量化したマルチチップ
ICカードの双方が製造可能となる。
第１図は、本発明によるメモリ拡張用端子を具備したIC
カード用シングルチップコンピュータの第１実施例の概
略的構成図、 第２図は、本発明の第２実施例の概略的構成図、 第３図は、本発明の第３実施例の概略的構成図、 第４図は、各実施例に拡張メモリを接続した場合の構成
図、 第５図は、上記各実施例における供給電源系を示す概略
的構成図、 第６図は、ICカードに使用されていた従来のシングルチ
ップコンピュータの概略的構成図である。 １……CPU ４……データ記録用PROM ５……ORゲート ６……制限用PROM ７、８、９、10、11……バッファ 12……アドレス一致回路 13……拡張メモリ
カード用シングルチップコンピュータの第１実施例の概
略的構成図、 第２図は、本発明の第２実施例の概略的構成図、 第３図は、本発明の第３実施例の概略的構成図、 第４図は、各実施例に拡張メモリを接続した場合の構成
図、 第５図は、上記各実施例における供給電源系を示す概略
的構成図、 第６図は、ICカードに使用されていた従来のシングルチ
ップコンピュータの概略的構成図である。 １……CPU ４……データ記録用PROM ５……ORゲート ６……制限用PROM ７、８、９、10、11……バッファ 12……アドレス一致回路 13……拡張メモリ
Claims (1)
- 【請求項１】少なくともCPU、メモリ拡張用端子、前記C
PUの制御により前記メモリ拡張用端子を通しての外部と
のデータの入出力を許可するのか、あるいは禁止するの
かを指示する信号を格納するためのデータ記録用PROM、
該データ記録用PROMに格納された信号に基づいて前記メ
モリ拡張用端子を通してのデータの入出力を制御するた
めのゲート手段を具備したICカード用シングルチップコ
ンピュータであって、 前記データ記録用PROMにデータの出力を禁止する禁止信
号が格納されている場合は、前記ゲート手段をデータの
出力を禁止する状態とし、前記データ記録用PROMにデー
タの入出力を許可する許可信号が格納されている場合
は、前記ゲート手段を前記CPUから出力されるデータの
入出力制御信号に従う状態とすることにより、前記メモ
リ拡張用端子を介して接続された拡張メモリとのデータ
の入出力を制御するようにしたことを特徴とするメモリ
拡張用端子を具備したICカード用シングルチップコンピ
ュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62024870A JPH0786872B2 (ja) | 1987-02-06 | 1987-02-06 | メモリ拡張用端子を具備したｉｃカード用シングルチップコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62024870A JPH0786872B2 (ja) | 1987-02-06 | 1987-02-06 | メモリ拡張用端子を具備したｉｃカード用シングルチップコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63193257A JPS63193257A (ja) | 1988-08-10 |
| JPH0786872B2 true JPH0786872B2 (ja) | 1995-09-20 |
Family
ID=12150241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62024870A Expired - Fee Related JPH0786872B2 (ja) | 1987-02-06 | 1987-02-06 | メモリ拡張用端子を具備したｉｃカード用シングルチップコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0786872B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5894195A (ja) * | 1981-11-30 | 1983-06-04 | Nec Home Electronics Ltd | ワンチツプ・マイクロコンピユ−タ |
-
1987
- 1987-02-06 JP JP62024870A patent/JPH0786872B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63193257A (ja) | 1988-08-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |