JP3232109B2 - メモリのライトプロテクト回路 - Google Patents
メモリのライトプロテクト回路Info
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Description
【０００１】
【産業上の利用分野】この発明は、パーソナルコンピュ
ータなどにおけるメモリのライトプロテクト回路に関す
る。
ータなどにおけるメモリのライトプロテクト回路に関す
る。
【０００２】
【従来の技術】パーソナルコンピュータやマイクロコン
ピュータなどのコンピュータにおいて、プログラムにバ
グがあると、ＣＰＵが暴走してＲＡＭ上のデータを破壊
してしまうことがある。
ピュータなどのコンピュータにおいて、プログラムにバ
グがあると、ＣＰＵが暴走してＲＡＭ上のデータを破壊
してしまうことがある。
【０００３】そこで、そのようなトラブルからデータを
保護する回路として、例えば図４に示すようなライトプ
ロテクト回路が考えられている。
保護する回路として、例えば図４に示すようなライトプ
ロテクト回路が考えられている。
【０００４】すなわち、図４において、１はＣＰＵ、
３、４はワークエリア用あるいはデータ保持用のＲＡＭ
を示し、この例においては、ＲＡＭ４の内容が保護され
る場合である。また、ＲＡＭ３、４において、!OE はア
ウトプットイネーブル端子、!WE はライトイネーブル端
子、!CE はチップイネーブル端子、Amはアドレス端子、
Dnはデータ端子である（参照符号の先頭の「! 」は、図
における参照符号の上線に対応し、否定を示す。以下同
様）。
３、４はワークエリア用あるいはデータ保持用のＲＡＭ
を示し、この例においては、ＲＡＭ４の内容が保護され
る場合である。また、ＲＡＭ３、４において、!OE はア
ウトプットイネーブル端子、!WE はライトイネーブル端
子、!CE はチップイネーブル端子、Amはアドレス端子、
Dnはデータ端子である（参照符号の先頭の「! 」は、図
における参照符号の上線に対応し、否定を示す。以下同
様）。
【０００５】さらに、５はアドレスデコーダ、６はＤフ
リップフロップ回路を示し、このフリップフロップ回路
６にも所定のアドレスが割り当てられている。そして、
アドレスデコーダ５において、ＣＰＵ１からのアドレス
信号ADRSがデコードされてチップセレクト信号!CS3、!C
S4、!CS6が形成され、これら信号が“Ｌ”のとき、メモ
リ３、４及びフリップフロップ回路６のうち、該当する
回路が選択される。
リップフロップ回路を示し、このフリップフロップ回路
６にも所定のアドレスが割り当てられている。そして、
アドレスデコーダ５において、ＣＰＵ１からのアドレス
信号ADRSがデコードされてチップセレクト信号!CS3、!C
S4、!CS6が形成され、これら信号が“Ｌ”のとき、メモ
リ３、４及びフリップフロップ回路６のうち、該当する
回路が選択される。
【０００６】また、１１はデータバス、１２はアドレス
バス、１３はコントロールバスを示し、これらバス１１
〜１３はそれぞれの回路に接続されるとともに、この例
においては、データバス１１のＬＳＢがフリップフロッ
プ回路４のＤ入力端子に接続される。なお、!RD はリー
ド信号、!WRTはライト信号で、これら信号はＣＰＵ１か
ら出力される。
バス、１３はコントロールバスを示し、これらバス１１
〜１３はそれぞれの回路に接続されるとともに、この例
においては、データバス１１のＬＳＢがフリップフロッ
プ回路４のＤ入力端子に接続される。なお、!RD はリー
ド信号、!WRTはライト信号で、これら信号はＣＰＵ１か
ら出力される。
【０００７】そして、ＣＰＵ１がＲＡＭ３からデータを
読み出すときには、ＣＰＵ１がＲＡＭ３の目的とするア
ドレスのアドレス信号ADRSを出力することにより、チッ
プセレクト信号!CS3が“Ｌ”になってＲＡＭ３が選択さ
れるとともに、アドレス信号ADRSによりＲＡＭ３のアド
レスが指定される。さらに、このとき、ＣＰＵ１からの
リード信号!RD が“Ｌ”になるとともに、ライト信号!W
RTが“Ｈ”となるので、ＲＡＭ３のデータの読み出しが
許可される。したがって、ＲＡＭ３の目的とするアドレ
スからデータが読み出される。
読み出すときには、ＣＰＵ１がＲＡＭ３の目的とするア
ドレスのアドレス信号ADRSを出力することにより、チッ
プセレクト信号!CS3が“Ｌ”になってＲＡＭ３が選択さ
れるとともに、アドレス信号ADRSによりＲＡＭ３のアド
レスが指定される。さらに、このとき、ＣＰＵ１からの
リード信号!RD が“Ｌ”になるとともに、ライト信号!W
RTが“Ｈ”となるので、ＲＡＭ３のデータの読み出しが
許可される。したがって、ＲＡＭ３の目的とするアドレ
スからデータが読み出される。
【０００８】また、ＣＰＵ１がＲＡＭ３にデータを書き
込むときには、ＣＰＵ１がＲＡＭ３の目的とするアドレ
スのアドレス信号ADRSを出力することにより、チップセ
レクト信号!CS3が“Ｌ”になってＲＡＭ３が選択される
とともに、アドレス信号ADRSによりＲＡＭ３のアドレス
が指定される。さらに、このとき、ＣＰＵ１からのリー
ド信号!RD が“Ｈ”になるとともに、ライト信号!WRTが
“Ｌ”となるので、ＲＡＭ３へのデータの書き込みが許
可される。したがって、ＲＡＭ３の目的とするアドレス
にデータが書き込まれる。
込むときには、ＣＰＵ１がＲＡＭ３の目的とするアドレ
スのアドレス信号ADRSを出力することにより、チップセ
レクト信号!CS3が“Ｌ”になってＲＡＭ３が選択される
とともに、アドレス信号ADRSによりＲＡＭ３のアドレス
が指定される。さらに、このとき、ＣＰＵ１からのリー
ド信号!RD が“Ｈ”になるとともに、ライト信号!WRTが
“Ｌ”となるので、ＲＡＭ３へのデータの書き込みが許
可される。したがって、ＲＡＭ３の目的とするアドレス
にデータが書き込まれる。
【０００９】一方、ＣＰＵ１がＲＡＭ４からデータを読
み出すときも、ＣＰＵ１からのアドレス信号ADRSにより
チップセレクト信号!CS4が“Ｌ”になり、他はＲＡＭ３
のときと同様にして読み出しが行われる。
み出すときも、ＣＰＵ１からのアドレス信号ADRSにより
チップセレクト信号!CS4が“Ｌ”になり、他はＲＡＭ３
のときと同様にして読み出しが行われる。
【００１０】しかし、ＲＡＭ４へのデータの書き込み
は、フリップフロップ回路６の状態によって禁止あるい
は許可される。
は、フリップフロップ回路６の状態によって禁止あるい
は許可される。
【００１１】すなわち、ＣＰＵ１がフリップフロップ回
路６に割り当てられているアドレスに対して値「１」
（少なくとも、ＬＳＢが“Ｈ”のデータ）の書き込みを
実行すると、そのアドレスを示すアドレス信号ADRSによ
りチップセレクト信号!CS6が“Ｌ”になるとともに、こ
のとき、書き込み信号!WRTが“Ｌ”となるので、負論理
入力のアンド回路８の出力が“Ｈ”となり、フリップフ
ロップ回路６にＣＰＵ１からの値「１」がセットされ
る。
路６に割り当てられているアドレスに対して値「１」
（少なくとも、ＬＳＢが“Ｈ”のデータ）の書き込みを
実行すると、そのアドレスを示すアドレス信号ADRSによ
りチップセレクト信号!CS6が“Ｌ”になるとともに、こ
のとき、書き込み信号!WRTが“Ｌ”となるので、負論理
入力のアンド回路８の出力が“Ｈ”となり、フリップフ
ロップ回路６にＣＰＵ１からの値「１」がセットされ
る。
【００１２】したがって、フリップフロップ回路６のＱ
出力が“Ｈ”となるとともに、これが負論理のアンド回
路７に供給されるので、以後、ＣＰＵ１からのライト信
号!WRTにかかわらずＲＡＭ４の書き込みはできなくな
る。すなわち、フリップフロップ回路６に値「１」を書
き込むと、以後、ＲＡＭ４への書き込みは禁止される。
出力が“Ｈ”となるとともに、これが負論理のアンド回
路７に供給されるので、以後、ＣＰＵ１からのライト信
号!WRTにかかわらずＲＡＭ４の書き込みはできなくな
る。すなわち、フリップフロップ回路６に値「１」を書
き込むと、以後、ＲＡＭ４への書き込みは禁止される。
【００１３】しかし、ＣＰＵ１がフリップフロップ回路
６に割り当てられているアドレスに対して値「０」（少
なくとも、ＬＳＢが“Ｌ”のデータ）の書き込みを実行
すると、そのアドレスを示すアドレス信号ADRSによりチ
ップセレクト信号!CS6が“Ｌ”になるとともに、このと
き、書き込み信号!WRTが“Ｌ”となるので、アンド回路
８の出力が“Ｈ”となり、フリップフロップ回路６にＣ
ＰＵ１からの値「０」がセットされる。
６に割り当てられているアドレスに対して値「０」（少
なくとも、ＬＳＢが“Ｌ”のデータ）の書き込みを実行
すると、そのアドレスを示すアドレス信号ADRSによりチ
ップセレクト信号!CS6が“Ｌ”になるとともに、このと
き、書き込み信号!WRTが“Ｌ”となるので、アンド回路
８の出力が“Ｈ”となり、フリップフロップ回路６にＣ
ＰＵ１からの値「０」がセットされる。
【００１４】したがって、フリップフロップ回路６のＱ
出力は“Ｌ”となるので、以後、ＣＰＵ１からＲＡＭ４
に書き込みを実行すると、そのライト信号!WRTがアンド
回路７を通じてＲＡＭ４に供給される。したがって、フ
リップフロップ回路６に値「０」を書き込むと、以後、
ＲＡＭ４への書き込みが許可される。
出力は“Ｌ”となるので、以後、ＣＰＵ１からＲＡＭ４
に書き込みを実行すると、そのライト信号!WRTがアンド
回路７を通じてＲＡＭ４に供給される。したがって、フ
リップフロップ回路６に値「０」を書き込むと、以後、
ＲＡＭ４への書き込みが許可される。
【００１５】こうして、この図４の回路によれば、プロ
グラムによりＲＡＭ４に対する書き込みの禁止あるいは
許可を自由に設定できる。そして、書き込みを禁止して
おけば、ＣＰＵ１の暴走によりＲＡＭ４の内容が変化す
ることがない。
グラムによりＲＡＭ４に対する書き込みの禁止あるいは
許可を自由に設定できる。そして、書き込みを禁止して
おけば、ＣＰＵ１の暴走によりＲＡＭ４の内容が変化す
ることがない。
【００１６】あるいはＲＡＭ４を電池によりバックアッ
プしておけば、ＲＡＭ４を書き換え可能なＲＯＭとして
使用することができる。
プしておけば、ＲＡＭ４を書き換え可能なＲＯＭとして
使用することができる。
【００１７】
【発明が解決しようとする課題】ところが、上述のライ
トプロテクト回路においては、ＬＳＢが“Ｌ”のデータ
であれば、他のビットがどのような値であっても、その
データがフリップフロップ回路６に書き込まれると、Ｒ
ＡＭ４の書き込みが許可されるので、ＣＰＵ１の暴走に
より、容易にＲＡＭ４の書き込みが許可され、ＲＡＭ４
の内容が簡単に破壊されてしまう。
トプロテクト回路においては、ＬＳＢが“Ｌ”のデータ
であれば、他のビットがどのような値であっても、その
データがフリップフロップ回路６に書き込まれると、Ｒ
ＡＭ４の書き込みが許可されるので、ＣＰＵ１の暴走に
より、容易にＲＡＭ４の書き込みが許可され、ＲＡＭ４
の内容が簡単に破壊されてしまう。
【００１８】この発明は、このような問題点を解決しよ
うとするものである。
うとするものである。
【００１９】
【課題を解決するための手段】このため、この発明にお
いては、各部の参照符号を後述の実施例に対応させる
と、ＣＰＵ１からのアドレス信号ADRSをデコードし、Ｃ
ＰＵ１のアドレス信号ADRSが所定のアドレスエリア０〜
255 番地のとき、これを示す第１のセレクト信号!CS8を
形成するとともに、ＣＰＵ１のアドレス信号ADRSがアド
レスエリア０〜255番地の中央のアドレス127 番地のと
き、これを示す第２のセレクト信号!CS9を形成するアド
レスデコーダ５と、第１及び第２のセレクト信号!CS8、
!CS9が供給される４ビットのカウンタ２１と、このカウ
ンタ２１の出力が供給されるＣＰＵ１からメモリ４への
データの書き込みを制御するゲート回路７とを設ける。
いては、各部の参照符号を後述の実施例に対応させる
と、ＣＰＵ１からのアドレス信号ADRSをデコードし、Ｃ
ＰＵ１のアドレス信号ADRSが所定のアドレスエリア０〜
255 番地のとき、これを示す第１のセレクト信号!CS8を
形成するとともに、ＣＰＵ１のアドレス信号ADRSがアド
レスエリア０〜255番地の中央のアドレス127 番地のと
き、これを示す第２のセレクト信号!CS9を形成するアド
レスデコーダ５と、第１及び第２のセレクト信号!CS8、
!CS9が供給される４ビットのカウンタ２１と、このカウ
ンタ２１の出力が供給されるＣＰＵ１からメモリ４への
データの書き込みを制御するゲート回路７とを設ける。
【００２０】そして、第１のセレクト信号!CS8がアドレ
スエリア０〜255 番地を示しているとともに、第２のセ
レクト信号!CS9が中央のアドレス127 番地を示していな
いとき、カウンタ２１のカウント値を第１の所定値
「０」にセットし、第２のセレクト信号!CS9が中央のア
ドレス127 番地を示すとき、この中央のアドレス127 番
地を示すごとにカウンタ２１のカウントを行い、カウン
タ２１のカウント値が第２の所定値「15」のとき、ＣＰ
Ｕ１のメモリ４への書き込みをゲート回路７により許可
し、カウンタ２１のカウント値が第２の所定値「15」を
除くすべての値のとき、ＣＰＵ１のメモリ４への書き込
みをゲート回路７により禁止するようにしたものであ
る。
スエリア０〜255 番地を示しているとともに、第２のセ
レクト信号!CS9が中央のアドレス127 番地を示していな
いとき、カウンタ２１のカウント値を第１の所定値
「０」にセットし、第２のセレクト信号!CS9が中央のア
ドレス127 番地を示すとき、この中央のアドレス127 番
地を示すごとにカウンタ２１のカウントを行い、カウン
タ２１のカウント値が第２の所定値「15」のとき、ＣＰ
Ｕ１のメモリ４への書き込みをゲート回路７により許可
し、カウンタ２１のカウント値が第２の所定値「15」を
除くすべての値のとき、ＣＰＵ１のメモリ４への書き込
みをゲート回路７により禁止するようにしたものであ
る。
【００２１】
【作用】ＣＰＵ１がアドレス０〜126 番地あるいは128
〜255 番地に対して書き込みを行うと、メモリ４への書
き込みが禁止され、127 番地への書き込みを15回行う
と、メモリ４への書き込みが許可される。
〜255 番地に対して書き込みを行うと、メモリ４への書
き込みが禁止され、127 番地への書き込みを15回行う
と、メモリ４への書き込みが許可される。
【００２２】
【実施例】図１において、例えば４ビットの16進カウン
タ２１が設けられ、その入力端子Ａ〜Ｄに“Ｌ”レベル
が供給される。また、図２に示すように、カウンタ２１
にはアドレスとして例えば０〜255 番地が割り当てら
れ、アドレスカウンタ５からは、ＣＰＵ１の示すアドレ
スが０〜255 番地のとき、“Ｌ”となるチップセレクト
信号!CS8が取り出される。そして、このチップセレクト
信号!CS8と、ＣＰＵ１からのライト信号!WRTとが、アン
ド回路８に供給され、そのアンド出力がカウンタ２１の
クロック端子CKに供給される。
タ２１が設けられ、その入力端子Ａ〜Ｄに“Ｌ”レベル
が供給される。また、図２に示すように、カウンタ２１
にはアドレスとして例えば０〜255 番地が割り当てら
れ、アドレスカウンタ５からは、ＣＰＵ１の示すアドレ
スが０〜255 番地のとき、“Ｌ”となるチップセレクト
信号!CS8が取り出される。そして、このチップセレクト
信号!CS8と、ＣＰＵ１からのライト信号!WRTとが、アン
ド回路８に供給され、そのアンド出力がカウンタ２１の
クロック端子CKに供給される。
【００２３】さらに、図２に示すように、アドレスデコ
ーダ５から、チップセレクト信号!CS8が“Ｌ”になるア
ドレスエリアの中央のアドレス、この例においては、チ
ップセレクト信号!CS8が“Ｌ”になるアドレスエリアは
０〜255 番地であり、その中央のアドレスは127 番地な
ので、ＣＰＵ１の示すアドレスが127 番地のとき、
“Ｌ”となるチップセレクト信号!CS9が取り出される。
そして、この信号!CS9が、インバータ回路２２を通じて
カウンタ２１のロード端子!LD に供給される。
ーダ５から、チップセレクト信号!CS8が“Ｌ”になるア
ドレスエリアの中央のアドレス、この例においては、チ
ップセレクト信号!CS8が“Ｌ”になるアドレスエリアは
０〜255 番地であり、その中央のアドレスは127 番地な
ので、ＣＰＵ１の示すアドレスが127 番地のとき、
“Ｌ”となるチップセレクト信号!CS9が取り出される。
そして、この信号!CS9が、インバータ回路２２を通じて
カウンタ２１のロード端子!LD に供給される。
【００２４】また、カウンタ２１のリップルキャリー出
力RCが、インバータ回路２３を通じてアンド回路７に供
給されるとともに、ＣＰＵ１からのライト信号!WRTがア
ンド回路７に供給され、そのアンド出力がＲＡＭ４のラ
イトイネーブル端子!WE に供給される。
力RCが、インバータ回路２３を通じてアンド回路７に供
給されるとともに、ＣＰＵ１からのライト信号!WRTがア
ンド回路７に供給され、そのアンド出力がＲＡＭ４のラ
イトイネーブル端子!WE に供給される。
【００２５】このような構成において、ＲＡＭ４に対す
る書き込みの禁止及び許可は、次のようしてに行う。
る書き込みの禁止及び許可は、次のようしてに行う。
【００２６】《書き込みの禁止》まず、ＣＰＵ１によ
り、０〜126 番地、128 〜255 番地のどれかに対して書
き込みを行う。すなわち、!CS8＝“Ｌ”のアドレスエリ
アのうち、!CS9＝“Ｌ”となるアドレスを除くいずれか
のアドレスに対して、書き込みを行う。なお、このとき
の書き込みデータは任意である。
り、０〜126 番地、128 〜255 番地のどれかに対して書
き込みを行う。すなわち、!CS8＝“Ｌ”のアドレスエリ
アのうち、!CS9＝“Ｌ”となるアドレスを除くいずれか
のアドレスに対して、書き込みを行う。なお、このとき
の書き込みデータは任意である。
【００２７】すると、このとき、ＣＰＵ１からのアドレ
ス信号ADRSによりチップセレクト信号!CS9が“Ｈ”にな
るので、インバータ回路２２の出力は“Ｌ”となり、カ
ウンタ２１はロードモードとなる。また、チップセレク
ト信号!CS8が“Ｌ”となるとともに、ＣＰＵ１からのラ
イト信号!WRTが“Ｌ”となるので、カウンタ２１のクロ
ック端子CKが“Ｌ”から“Ｈ”に立ち上がる。
ス信号ADRSによりチップセレクト信号!CS9が“Ｈ”にな
るので、インバータ回路２２の出力は“Ｌ”となり、カ
ウンタ２１はロードモードとなる。また、チップセレク
ト信号!CS8が“Ｌ”となるとともに、ＣＰＵ１からのラ
イト信号!WRTが“Ｌ”となるので、カウンタ２１のクロ
ック端子CKが“Ｌ”から“Ｈ”に立ち上がる。
【００２８】したがって、カウンタ２１はロード動作を
行うが、このとき、カウンタ２１の入力端子Ａ〜Ｄは
“Ｌ”とされているので、カウンタ２１のカウント値は
「０」にクリアされる。
行うが、このとき、カウンタ２１の入力端子Ａ〜Ｄは
“Ｌ”とされているので、カウンタ２１のカウント値は
「０」にクリアされる。
【００２９】そして、カウンタ２１のカウント値が
「０」であれば、図３に示すように、そのリップルキャ
リーRCは“Ｌ”なので、インバータ回路２３の出力Ｑ23
は“Ｈ”となる。そして、Ｑ23＝“Ｈ”であれば、ＣＰ
Ｕ１からのライト信号!WRTはアンド回路７において阻止
されるので、ＲＡＭ４への書き込みは、以後、できなく
なる。
「０」であれば、図３に示すように、そのリップルキャ
リーRCは“Ｌ”なので、インバータ回路２３の出力Ｑ23
は“Ｈ”となる。そして、Ｑ23＝“Ｈ”であれば、ＣＰ
Ｕ１からのライト信号!WRTはアンド回路７において阻止
されるので、ＲＡＭ４への書き込みは、以後、できなく
なる。
【００３０】したがって、ＣＰＵ１により、!CS8＝
“Ｌ”のアドレスエリアのうち、!CS9＝“Ｌ”となる中
央アドレスを除くアドレスに対して、書き込みを実行す
ると、ＲＡＭ４に対する書き込みが禁止される。
“Ｌ”のアドレスエリアのうち、!CS9＝“Ｌ”となる中
央アドレスを除くアドレスに対して、書き込みを実行す
ると、ＲＡＭ４に対する書き込みが禁止される。
【００３１】なお、この書き込みの禁止状態でも、ＲＡ
Ｍ４のライトイネーブル端子!WE は“Ｈ”なので、ＲＡ
Ｍ４からの読み出しは可能である。
Ｍ４のライトイネーブル端子!WE は“Ｈ”なので、ＲＡ
Ｍ４からの読み出しは可能である。
【００３２】《書き込みの許可》まず、ＣＰＵ１によ
り、ＲＡＭ４を上述した書き込みの禁止状態にする。こ
れは、カウンタ２１のカウント値を「０」にクリアする
ためである。
り、ＲＡＭ４を上述した書き込みの禁止状態にする。こ
れは、カウンタ２１のカウント値を「０」にクリアする
ためである。
【００３３】次に、ＣＰＵ１により、127 番地に対し
て、すなわち、!CS9＝“Ｌ”となるアドレスに対して、
書き込みを行う。なお、このときの書き込みデータは任
意である。
て、すなわち、!CS9＝“Ｌ”となるアドレスに対して、
書き込みを行う。なお、このときの書き込みデータは任
意である。
【００３４】すると、このとき、ＣＰＵ１からのアドレ
ス信号ADRSによりチップセレクト信号!CS9が“Ｌ”にな
るので、インバータ回路２２の出力は“Ｈ”となり、カ
ウンタ２１はカウントモードとなる。また、チップセレ
クト信号!CS8も“Ｌ”となるとともに、ＣＰＵ１からの
ライト信号!WRTが“Ｌ”となるので、カウンタ２１のク
ロック端子CKが“Ｌ”から“Ｈ”に立ち上がる。
ス信号ADRSによりチップセレクト信号!CS9が“Ｌ”にな
るので、インバータ回路２２の出力は“Ｈ”となり、カ
ウンタ２１はカウントモードとなる。また、チップセレ
クト信号!CS8も“Ｌ”となるとともに、ＣＰＵ１からの
ライト信号!WRTが“Ｌ”となるので、カウンタ２１のク
ロック端子CKが“Ｌ”から“Ｈ”に立ち上がる。
【００３５】したがって、カウンタ２１はカウント動作
を行い、そのカウント値は「１」となる。
を行い、そのカウント値は「１」となる。
【００３６】そして、以後、この書き込みを繰り返し、
全部で15回書き込みを実行する。
全部で15回書き込みを実行する。
【００３７】すると、カウンタ２１のカウント値は、そ
の書き込みごとに「１」ずつインクリメントされ、書き
込みが15回実行されたときには、「15」となる。
の書き込みごとに「１」ずつインクリメントされ、書き
込みが15回実行されたときには、「15」となる。
【００３８】そして、カウント値が「15」のときには、
図３にも示すように、カウンタ２１のリップルキャリー
RCが“Ｈ”になるので、信号Ｑ23は“Ｌ”になる。した
がって、以後、ＣＰＵ１がＲＡＭ４に対して書き込み命
令を実行すると、ＣＰＵ１からのライト信号!WRTはアン
ド回路７を通じてＲＡＭ４に供給されるので、その書き
込みが行われることになる。
図３にも示すように、カウンタ２１のリップルキャリー
RCが“Ｈ”になるので、信号Ｑ23は“Ｌ”になる。した
がって、以後、ＣＰＵ１がＲＡＭ４に対して書き込み命
令を実行すると、ＣＰＵ１からのライト信号!WRTはアン
ド回路７を通じてＲＡＭ４に供給されるので、その書き
込みが行われることになる。
【００３９】したがって、ＲＡＭ４を書き込みの禁止状
態にし、その後、!CS9＝“Ｌ”となるアドレスに対して
書き込みを15回実行すると、ＲＡＭ４への書き込みが許
可される。
態にし、その後、!CS9＝“Ｌ”となるアドレスに対して
書き込みを15回実行すると、ＲＡＭ４への書き込みが許
可される。
【００４０】《内容の保護》ＣＰＵ１の暴走により127
番地への書き込みが実行されてカウンタ２１のカウント
値がインクリメントされていっても、その途中で１回で
も127 番地の周囲のアドレス０〜126 番地あるいは128
〜255 番地に書き込みが行われると、カウンタ２１のカ
ウント値は「０」にクリアされるので、その後127 番地
に15回の書き込みが行われない限り、ＲＡＭ４への書き
込みは許可されない。
番地への書き込みが実行されてカウンタ２１のカウント
値がインクリメントされていっても、その途中で１回で
も127 番地の周囲のアドレス０〜126 番地あるいは128
〜255 番地に書き込みが行われると、カウンタ２１のカ
ウント値は「０」にクリアされるので、その後127 番地
に15回の書き込みが行われない限り、ＲＡＭ４への書き
込みは許可されない。
【００４１】すなわち、ＣＰＵ１から見ると、ＣＰＵ１
は、暴走時、０〜126 番地あるいは128 〜255 番地に書
き込みを行わないで、その中央のアドレスである127 番
地だけに書き込みを行うように、かつ、その書き込みに
よりカウンタ２１のカウント値がちょうど「15」になる
ように、暴走しなければ、ＲＡＭ４の内容を破壊するこ
とができない。
は、暴走時、０〜126 番地あるいは128 〜255 番地に書
き込みを行わないで、その中央のアドレスである127 番
地だけに書き込みを行うように、かつ、その書き込みに
よりカウンタ２１のカウント値がちょうど「15」になる
ように、暴走しなければ、ＲＡＭ４の内容を破壊するこ
とができない。
【００４２】そして、そのように暴走することは、ほと
んど不可能なので、ＣＰＵ１が暴走しても、ＲＡＭ４の
内容は確実に保護される。
んど不可能なので、ＣＰＵ１が暴走しても、ＲＡＭ４の
内容は確実に保護される。
【００４３】
【発明の効果】この発明によれば、ＲＡＭ４への書き込
みの許可は、カウンタ２１のカウント値が「15」になっ
たときだけであり、ＣＰＵ１が暴走しても、そのような
状態になることは、ほとんどないので、ＣＰＵ１の暴走
からＲＡＭ４の内容を保護することができる。
みの許可は、カウンタ２１のカウント値が「15」になっ
たときだけであり、ＣＰＵ１が暴走しても、そのような
状態になることは、ほとんどないので、ＣＰＵ１の暴走
からＲＡＭ４の内容を保護することができる。
【００４４】すなわち、ＣＰＵ１から見ると、ＣＰＵ１
は、暴走時、０〜126 番地あるいは128 〜255 番地に書
き込みを行わないで、その中央のアドレスである127 番
地だけに書き込みを行うように、かつ、その書き込みに
よりカウンタ２１のカウント値がちょうど「15」になる
ように、暴走しなければ、ＲＡＭ４の内容を破壊するこ
とができない。そして、そのように暴走することは、ほ
とんど不可能なので、ＣＰＵ１が暴走しても、ＲＡＭ４
の内容を十分に保護することができる。
は、暴走時、０〜126 番地あるいは128 〜255 番地に書
き込みを行わないで、その中央のアドレスである127 番
地だけに書き込みを行うように、かつ、その書き込みに
よりカウンタ２１のカウント値がちょうど「15」になる
ように、暴走しなければ、ＲＡＭ４の内容を破壊するこ
とができない。そして、そのように暴走することは、ほ
とんど不可能なので、ＣＰＵ１が暴走しても、ＲＡＭ４
の内容を十分に保護することができる。
【００４５】また、図４のライトプロテクト回路に比
べ、この発明においては、アドレスデコーダ５はチップ
セレクト信号!CS8、!CS9を形成しなければならない。し
かし、実際には、アドレスデコーダ５は、図１に示すチ
ップセレクト信号以外にも、各種のチップセレクト信号
を形成しているので、あるいは図４に示すチップセレク
ト信号!CS3〜!CS6を形成するために、アドレスデコーダ
５は各種の論理回路をすでに有しているので、チップセ
レクト信号!CS8、!CS9を形成するために、アドレスデコ
ーダ５が複雑になるようなことはない。
べ、この発明においては、アドレスデコーダ５はチップ
セレクト信号!CS8、!CS9を形成しなければならない。し
かし、実際には、アドレスデコーダ５は、図１に示すチ
ップセレクト信号以外にも、各種のチップセレクト信号
を形成しているので、あるいは図４に示すチップセレク
ト信号!CS3〜!CS6を形成するために、アドレスデコーダ
５は各種の論理回路をすでに有しているので、チップセ
レクト信号!CS8、!CS9を形成するために、アドレスデコ
ーダ５が複雑になるようなことはない。
【００４６】さらに、図４のライトプロテクト回路がＤ
フリップフロップ回路６を使用するのに比べ、この発明
においては、カウンタ２１を必要とするが、どちらも１
チップＩＣにより提供されるので、カウンタ２１となっ
ても構成が複雑になることがない。
フリップフロップ回路６を使用するのに比べ、この発明
においては、カウンタ２１を必要とするが、どちらも１
チップＩＣにより提供されるので、カウンタ２１となっ
ても構成が複雑になることがない。
【００４７】また、カウンタ２１のリップルキャリーRC
を使用してアンド回路７を制御しているので、カウンタ
２１のカウント値をデコードしてそのカウント値が「1
5」になったことを検出する必要がなく、この点からも
構成が簡単である。
を使用してアンド回路７を制御しているので、カウンタ
２１のカウント値をデコードしてそのカウント値が「1
5」になったことを検出する必要がなく、この点からも
構成が簡単である。
【図１】この発明の一例の接続図である。
【図２】この発明を説明するためのアドレスマップであ
る。
る。
【図３】カウンタのカウント値と、そのキャリー出力と
の関係を示す図である。
の関係を示す図である。
【図４】従来例を示す接続図である。
１ ＣＰＵ ３ ＲＡＭ ４ 保護されるＲＡＭ ５ アドレスデコーダ １１ データバス １２ アドレスバス １３ コントロールバス ２１ カウンタ
フロントページの続き (56)参考文献 特開 平３−205690（ＪＰ，Ａ) 特開 平２−90251（ＪＰ，Ａ) 特開 平２−247753（ＪＰ，Ａ) 特開 昭61−33556（ＪＰ，Ａ) 特開 昭63−29859（ＪＰ，Ａ) 特開 昭62−61137（ＪＰ，Ａ) 特開 昭55−129999（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/14 G06K 19/00
Claims (1)
- 【請求項１】 ＣＰＵからのアドレス信号をデコードす
るアドレスデコーダであって、上記ＣＰＵのアドレス信
号が所定のアドレスエリアのとき、これを示す第１のセ
レクト信号を形成するとともに、上記ＣＰＵのアドレス
信号が上記アドレスエリアの中央のアドレスのとき、こ
れを示す第２のセレクト信号を形成するアドレスデコー
ダと、上記第１及び第２のセレクト信号が供給されるＮ
ビット（Ｎ≧２）のカウンタと、このカウンタの出力が
供給されてＣＰＵからメモリへのデータの書き込みを制
御するゲート回路とを有し、上記第１のセレクト信号が
上記アドレスエリアを示しているとともに、上記第２の
セレクト信号が上記中央のアドレスを示していないと
き、上記カウンタのカウント値を第１の所定値にセット
し、上記第２のセレクト信号が上記中央のアドレスを示
すとき、この中央のアドレスを示すごとに上記カウンタ
のカウントを行い、上記カウンタのカウント値が第２の
所定値のとき、上記ＣＰＵの上記メモリへの書き込みを
上記ゲート回路により許可し、上記カウンタのカウント
値が上記第２の所定値を除くすべての値のとき、上記Ｃ
ＰＵの上記メモリへの書き込みを上記ゲート回路により
禁止するようにしたメモリのライトプロテクト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16512091A JP3232109B2 (ja) | 1991-06-10 | 1991-06-10 | メモリのライトプロテクト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16512091A JP3232109B2 (ja) | 1991-06-10 | 1991-06-10 | メモリのライトプロテクト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04362752A JPH04362752A (ja) | 1992-12-15 |
| JP3232109B2 true JP3232109B2 (ja) | 2001-11-26 |
Family
ID=15806300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16512091A Expired - Lifetime JP3232109B2 (ja) | 1991-06-10 | 1991-06-10 | メモリのライトプロテクト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3232109B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3979194B2 (ja) * | 2002-06-25 | 2007-09-19 | ソニー株式会社 | 情報記憶装置、およびメモリアクセス制御方法、並びにコンピュータ・プログラム |
-
1991
- 1991-06-10 JP JP16512091A patent/JP3232109B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04362752A (ja) | 1992-12-15 |
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