JPH04297938A - メモリ保護回路 - Google Patents
メモリ保護回路Info
- Publication number
- JPH04297938A JPH04297938A JP3062212A JP6221291A JPH04297938A JP H04297938 A JPH04297938 A JP H04297938A JP 3062212 A JP3062212 A JP 3062212A JP 6221291 A JP6221291 A JP 6221291A JP H04297938 A JPH04297938 A JP H04297938A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- cpu
- write
- gate
- write protect
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 4
Landscapes
- Storage Device Security (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、メモリ保護回路に関す
るものであり、詳しくは、ＣＰＵの暴走などによってメ
モリ（ＳＲＡＭ）の定められた格納領域に誤った書込み
が行われないようにするメモリ保護回路に関するもので
ある。
るものであり、詳しくは、ＣＰＵの暴走などによってメ
モリ（ＳＲＡＭ）の定められた格納領域に誤った書込み
が行われないようにするメモリ保護回路に関するもので
ある。
【０００２】
【従来の技術】図２は従来のデ―タの書換えが可能なＳ
ＲＡＭのメモリ保護回路の一例の要部を示す回路図であ
る。図において、１はＣＰＵ、２はメモリ（ＳＲＡＭ）
、３は書込みプロテクトスイッチである。ＣＰＵ１のア
ドレス端子ＡＤＲＳとメモリ２のアドレス端子ＡＤＲＳ
はアドレスバス４で接続され、ＣＰＵ１のデ―タ端子Ｄ
ＡＴＡとメモリ２のデ―タ端子ＤＡＴＡはデ―タバス５
で接続されている。ＣＰＵ１の書込み制御端子ＷＲとメ
モリ２の書込み制御端子ＷＲ´は書込み制御信号線６で
接続されている。なお、ダッシュ（´）は負論理で動作
することを表している。書込みプロテクトスイッチ３の
出力信号ＷＰはＣＰＵ１の書込みプロテクト端子ＷＰに
接続されている。このような構成において、ＣＰＵ１は
、書込みプロテクトスイッチ３がオンの状態を検出する
ことによりメモリ２の書込み制御端子ＷＲ´に出力する
書込み制御信号を有効にしてメモリ２への書込みが行わ
れるように制御し、書込みプロテクトスイッチ３がオフ
の状態を検出することによりメモリ２の書込み制御端子
ＷＲ´に出力する書込み制御信号を無効にしてメモリ２
への書込みが行われないように制御する。
ＲＡＭのメモリ保護回路の一例の要部を示す回路図であ
る。図において、１はＣＰＵ、２はメモリ（ＳＲＡＭ）
、３は書込みプロテクトスイッチである。ＣＰＵ１のア
ドレス端子ＡＤＲＳとメモリ２のアドレス端子ＡＤＲＳ
はアドレスバス４で接続され、ＣＰＵ１のデ―タ端子Ｄ
ＡＴＡとメモリ２のデ―タ端子ＤＡＴＡはデ―タバス５
で接続されている。ＣＰＵ１の書込み制御端子ＷＲとメ
モリ２の書込み制御端子ＷＲ´は書込み制御信号線６で
接続されている。なお、ダッシュ（´）は負論理で動作
することを表している。書込みプロテクトスイッチ３の
出力信号ＷＰはＣＰＵ１の書込みプロテクト端子ＷＰに
接続されている。このような構成において、ＣＰＵ１は
、書込みプロテクトスイッチ３がオンの状態を検出する
ことによりメモリ２の書込み制御端子ＷＲ´に出力する
書込み制御信号を有効にしてメモリ２への書込みが行わ
れるように制御し、書込みプロテクトスイッチ３がオフ
の状態を検出することによりメモリ２の書込み制御端子
ＷＲ´に出力する書込み制御信号を無効にしてメモリ２
への書込みが行われないように制御する。
【０００３】
【発明が解決しようとする課題】しかし、このような従
来の構成によれば、ＣＰＵ１が正常に動作する範囲でし
か書込みプロテクト動作は保証されない。また、書込み
プロテクト動作の対象はメモリ２の全領域であることか
ら重要度の高い設定パラメ―タなどを格納する書込み保
護領域と書込み保護が不要なワ―キング領域とに分割し
て使用することは不可能であり、それぞれの用途に応じ
たメモリを独立に設けなければならず、メモリのコスト
がかかってしまう。本発明の目的は、このような従来の
メモリ保護回路の問題点を解決するものであり、ＣＰＵ
の正常動作のみに依存することなくメモリの特定領域に
対する書込みプロテクト動作が行えるメモリ保護回路を
提供することにある。
来の構成によれば、ＣＰＵ１が正常に動作する範囲でし
か書込みプロテクト動作は保証されない。また、書込み
プロテクト動作の対象はメモリ２の全領域であることか
ら重要度の高い設定パラメ―タなどを格納する書込み保
護領域と書込み保護が不要なワ―キング領域とに分割し
て使用することは不可能であり、それぞれの用途に応じ
たメモリを独立に設けなければならず、メモリのコスト
がかかってしまう。本発明の目的は、このような従来の
メモリ保護回路の問題点を解決するものであり、ＣＰＵ
の正常動作のみに依存することなくメモリの特定領域に
対する書込みプロテクト動作が行えるメモリ保護回路を
提供することにある。
【０００４】
【課題を解決するための手段】本発明は、ＣＰＵに書込
みプロテクト信号を加える書込みプロテクトスイッチと
、ＣＰＵからメモリアドレス端子に加えられるアドレス
デ―タ線の一部とＣＰＵに加えられる書込みプロテクト
信号の論理積を出力する第１のゲ―トと、この第１のゲ
―トの出力信号とＣＰＵからメモリに加えられる書込み
制御信号の論理積をメモリの書込み制御端子に出力する
第２のゲ―ト、とで構成されたことを特徴とする。
みプロテクト信号を加える書込みプロテクトスイッチと
、ＣＰＵからメモリアドレス端子に加えられるアドレス
デ―タ線の一部とＣＰＵに加えられる書込みプロテクト
信号の論理積を出力する第１のゲ―トと、この第１のゲ
―トの出力信号とＣＰＵからメモリに加えられる書込み
制御信号の論理積をメモリの書込み制御端子に出力する
第２のゲ―ト、とで構成されたことを特徴とする。
【０００５】
【作用】第１のゲ―トはＣＰＵからメモリアドレス端子
に加えられるアドレスデ―タ線の一部とＣＰＵに加えら
れる書込みプロテクト信号の論理積を出力し、第２のゲ
―トは第１のゲ―トの出力信号とＣＰＵからメモリに加
えられる書込み制御信号の論理積をメモリの書込み制御
端子に出力する。これにより、ＣＰＵの動作状態には関
係なく、書込みプロテクトスイッチの出力信号に従って
アドレスデ―タ線の一部により特定される領域に対する
書込みプロテクト動作が得られる。
に加えられるアドレスデ―タ線の一部とＣＰＵに加えら
れる書込みプロテクト信号の論理積を出力し、第２のゲ
―トは第１のゲ―トの出力信号とＣＰＵからメモリに加
えられる書込み制御信号の論理積をメモリの書込み制御
端子に出力する。これにより、ＣＰＵの動作状態には関
係なく、書込みプロテクトスイッチの出力信号に従って
アドレスデ―タ線の一部により特定される領域に対する
書込みプロテクト動作が得られる。
【０００６】
【実施例】以下、図面を用いて本発明の実施例を説明す
る。図１は本発明の一実施例の要部を示すブロック図で
あり、図２と同一部分には同一符号を付けている。図１
と図２の異なる点は、第１のゲ―ト７と第２のゲ―ト８
を設けていることである。すなわち、第１のゲ―ト７に
はＣＰＵ１からメモリアドレス端子に加えられるアドレ
スバス４を構成するアドレスデ―タ線の一部（本実施例
ではＡ１４，Ａ１５）とＣＰＵ１に加えられる書込みプ
ロテクト信号ＷＰが入力され、その論理積Ｇ１が出力さ
れる。第２のゲ―ト８にはこの第１のゲ―ト７の出力信
号Ｇ１とＣＰＵ１からメモリ２に加えられる書込み制御
信号ＷＲが入力され、その論理積Ｇ２をメモリ２の書込
み制御端子ＷＲ´に出力する。
る。図１は本発明の一実施例の要部を示すブロック図で
あり、図２と同一部分には同一符号を付けている。図１
と図２の異なる点は、第１のゲ―ト７と第２のゲ―ト８
を設けていることである。すなわち、第１のゲ―ト７に
はＣＰＵ１からメモリアドレス端子に加えられるアドレ
スバス４を構成するアドレスデ―タ線の一部（本実施例
ではＡ１４，Ａ１５）とＣＰＵ１に加えられる書込みプ
ロテクト信号ＷＰが入力され、その論理積Ｇ１が出力さ
れる。第２のゲ―ト８にはこの第１のゲ―ト７の出力信
号Ｇ１とＣＰＵ１からメモリ２に加えられる書込み制御
信号ＷＲが入力され、その論理積Ｇ２をメモリ２の書込
み制御端子ＷＲ´に出力する。
【０００７】このような構成において、第１のゲ―ト７
の出力信号Ｇ１は、 Ｇ１＝（Ａ１５・Ａ１６・ＷＰ）´ になり、第２のゲ―ト８の出力信号Ｇ２は、Ｇ２＝（Ｇ
１・ＷＲ）´ になる。従って、書込みプロテクトスイッチ３がオンに
なって書込みプロテクト信号ＷＰが“Ｌ”になると、第
１のゲ―ト７の出力信号Ｇ１は“Ｈ”になってＣＰＵ１
から書込み制御信号ＷＲは常に有効になって、アドレス
デ―タ線４のＡ１４，Ａ１５で指定される領域ＦＦＦＦ
Ｈ〜Ｃ０００Ｈへの書込み動作が可能になる。これに対
し、書込みプロテクトスイッチ３がオフになって書込み
プロテクト信号ＷＰが“Ｈ”になると、第１のゲ―ト７
の出力信号Ｇ１はアドレスデ―タ線４のＡ１４，Ａ１５
が“Ｈ”の場合にのみ“Ｈ”になって第２のゲ―ト８の
出力信号Ｇ２は“Ｈ”になり、アドレスデ―タ線４のＡ
１４，Ａ１５で指定される領域ＦＦＦＦＨ〜Ｃ０００Ｈ
への書込み動作を禁止する。そして、ＣＰＵ１は書込み
プロテクトスイッチ３の状態を読込むことにより、メモ
リ２の特定の領域へ書き込むモ―ドかどうかを判断でき
る。
の出力信号Ｇ１は、 Ｇ１＝（Ａ１５・Ａ１６・ＷＰ）´ になり、第２のゲ―ト８の出力信号Ｇ２は、Ｇ２＝（Ｇ
１・ＷＲ）´ になる。従って、書込みプロテクトスイッチ３がオンに
なって書込みプロテクト信号ＷＰが“Ｌ”になると、第
１のゲ―ト７の出力信号Ｇ１は“Ｈ”になってＣＰＵ１
から書込み制御信号ＷＲは常に有効になって、アドレス
デ―タ線４のＡ１４，Ａ１５で指定される領域ＦＦＦＦ
Ｈ〜Ｃ０００Ｈへの書込み動作が可能になる。これに対
し、書込みプロテクトスイッチ３がオフになって書込み
プロテクト信号ＷＰが“Ｈ”になると、第１のゲ―ト７
の出力信号Ｇ１はアドレスデ―タ線４のＡ１４，Ａ１５
が“Ｈ”の場合にのみ“Ｈ”になって第２のゲ―ト８の
出力信号Ｇ２は“Ｈ”になり、アドレスデ―タ線４のＡ
１４，Ａ１５で指定される領域ＦＦＦＦＨ〜Ｃ０００Ｈ
への書込み動作を禁止する。そして、ＣＰＵ１は書込み
プロテクトスイッチ３の状態を読込むことにより、メモ
リ２の特定の領域へ書き込むモ―ドかどうかを判断でき
る。
【０００８】このように構成することにより、回路構成
によってメモリ２の特定領域への書込みを選択的に禁止
できるので、従来のようなＣＰＵ１の動作への依存性を
解消でき、信頼性の高い保護動作が実現できる。また、
同一のメモリの領域を重要度の高い設定パラメ―タなど
を格納する書込み保護領域と書込み保護が不要なワ―キ
ング領域とに分割して使用でき、従来のようにそれぞれ
の用途に応じたメモリを独立に設ける場合に比べてメモ
リのコストを下げることもできる。
によってメモリ２の特定領域への書込みを選択的に禁止
できるので、従来のようなＣＰＵ１の動作への依存性を
解消でき、信頼性の高い保護動作が実現できる。また、
同一のメモリの領域を重要度の高い設定パラメ―タなど
を格納する書込み保護領域と書込み保護が不要なワ―キ
ング領域とに分割して使用でき、従来のようにそれぞれ
の用途に応じたメモリを独立に設ける場合に比べてメモ
リのコストを下げることもできる。
【０００９】なお、上記実施例ではメモリ２として６４
Ｋバイトのものを用い、アドレスデ―タ線の上位２ビッ
トに着目した例を説明したが、これに限るものではなく
、適宜変更してもよい。
Ｋバイトのものを用い、アドレスデ―タ線の上位２ビッ
トに着目した例を説明したが、これに限るものではなく
、適宜変更してもよい。
【００１０】
【発明の効果】以上説明したように、本発明によれば、
ＣＰＵの正常動作のみに依存することなくメモリの特定
領域に対する書込みプロテクト動作が行えるメモリ保護
回路を実現することができる。
ＣＰＵの正常動作のみに依存することなくメモリの特定
領域に対する書込みプロテクト動作が行えるメモリ保護
回路を実現することができる。
【図１】本発明の一実施例の要部を示すブロック図であ
る。
る。
【図２】従来の回路の一例の要部を示すブロック図であ
る。
る。
１ ＣＰＵ
２ メモリ
３ 書込みプロテクトスイッチ
４ アドレスバス
５ デ―タバス
７ 第１ゲ―ト
８ 第２ゲ―ト
Claims (1)
- 【請求項１】 ＣＰＵに書込みプロテクト信号を加え
る書込みプロテクトスイッチと、ＣＰＵからメモリアド
レス端子に加えられるアドレスデ―タ線の一部とＣＰＵ
に加えられる書込みプロテクト信号の論理積を出力する
第１のゲ―トと、この第１のゲ―トの出力信号とＣＰＵ
からメモリに加えられる書込み制御信号の論理積をメモ
リの書込み制御端子に出力する第２のゲ―ト、とで構成
されたことを特徴とするメモリ保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3062212A JPH04297938A (ja) | 1991-03-26 | 1991-03-26 | メモリ保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3062212A JPH04297938A (ja) | 1991-03-26 | 1991-03-26 | メモリ保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04297938A true JPH04297938A (ja) | 1992-10-21 |
Family
ID=13193613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3062212A Pending JPH04297938A (ja) | 1991-03-26 | 1991-03-26 | メモリ保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04297938A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10051941C2 (de) * | 2000-10-19 | 2003-03-27 | Wolfgang A Halang | Gerätetechnische Schreibschutzkopplung zum Schutz digitaler Datenverarbeitungsanlagen vor Eindringlingen während der Installationsphase von Programmen |
-
1991
- 1991-03-26 JP JP3062212A patent/JPH04297938A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10051941C2 (de) * | 2000-10-19 | 2003-03-27 | Wolfgang A Halang | Gerätetechnische Schreibschutzkopplung zum Schutz digitaler Datenverarbeitungsanlagen vor Eindringlingen während der Installationsphase von Programmen |
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